應(yīng)用于avs的關(guān)鍵路徑擬合電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電力電子技術(shù)領(lǐng)域，利用了一種更高效的方式擬合數(shù)字負(fù)載的關(guān)鍵路徑，從而使AVS (Adaptive Voltage Scaling)發(fā)揮更好的節(jié)能效果，主要應(yīng)用于低壓低功耗領(lǐng)域。
【背景技術(shù)】
[0002]伴隨著半導(dǎo)體工藝的日新月異，器件的特征尺寸不斷縮小，在相同芯片面積上所集成的器件數(shù)量成倍增加。雖然芯片內(nèi)部的供電電壓成比例下降，但由于以中央處理器(CPU)、數(shù)字信號處理器(DSP)和微控制單元(MCU)等為主的數(shù)字邏輯電路工作頻率越來越高，芯片單位面積的功耗非但不能降低，反而隨著最小線寬的不斷減小而急劇增加。為了降低功耗，AVS被提出并予以廣泛應(yīng)用。數(shù)字邏輯電路在工作過程中，根據(jù)其任務(wù)的繁重程度不同，會工作于不同的頻率。AVS電路就是要實時監(jiān)測數(shù)字負(fù)載的工作頻率，找到在該頻率下能滿足數(shù)字負(fù)載工作的最低電壓，并閉環(huán)調(diào)節(jié)數(shù)字負(fù)載的供電電壓至這個最低值，以達(dá)到節(jié)約能耗的目的。對于AVS來說，一個至關(guān)重要的技術(shù)核心就是對數(shù)字負(fù)載關(guān)鍵路徑的擬合。當(dāng)供電電壓變化時，通過檢測關(guān)鍵路徑的工作情況可以間接反映整個數(shù)字負(fù)載正常工作與否，因此AVS電路需要用延時鏈來擬合數(shù)字負(fù)載的關(guān)鍵路徑。為了保證AVS的降壓不致使數(shù)字負(fù)載無法正常工作，現(xiàn)有的技術(shù)在擬合關(guān)鍵路徑時往往留有較大的延時裕度，這樣做雖然有很好的魯棒性，但是AVS降低功耗的效果被大打折扣。
[0003]隨著半導(dǎo)體技術(shù)的發(fā)展，工藝線寬已經(jīng)入深壓微米級和納米級。由互連線引起的寄生效應(yīng)所顯示的尺寸縮小特性并不與晶體管等有源器件相同，隨著器件尺寸的縮小和電路速度的提高，它們變得非常重要。而其中寄生效應(yīng)的一個主要影響就是導(dǎo)致信號的傳播延時增加。由于信號分別在互聯(lián)線與邏輯門中的延時特性隨電壓的變化不一致，因此將關(guān)鍵路徑中的互連線與邏輯門分開進(jìn)行模擬就顯得十分必要。數(shù)字負(fù)載在工作的過程中，并不是所有的邏輯塊都在同時工作。對于一項特定的任務(wù)，其往往只需要進(jìn)行某幾種運(yùn)算。若運(yùn)算較為簡單，則其關(guān)鍵路徑較短，若運(yùn)算較為復(fù)雜，則其關(guān)鍵路徑較長。舉個例子來說，假如某一數(shù)字負(fù)載具有加法、乘法、乘累加三種運(yùn)算功能，該三種運(yùn)算的延時依次遞增。在該負(fù)載工作過程中，并不是所有的運(yùn)算功能都在同時進(jìn)行，任務(wù)一可能只需要加法就能完成，那此時負(fù)載的關(guān)鍵路徑長度就是加法延時的長度；任務(wù)二可能需要加法與乘累加操作才能完成，那此時負(fù)載的關(guān)鍵路徑長度就是乘累加延時的長度；任務(wù)三可能只需要乘法操作就能完成，那此時負(fù)載的關(guān)鍵路徑長度就是乘法延時的長度。而傳統(tǒng)的關(guān)鍵路徑擬合都是選擇數(shù)字負(fù)載最長的關(guān)鍵路徑，因此當(dāng)負(fù)載進(jìn)行相對簡單的運(yùn)算時，就相當(dāng)于有非常大的關(guān)鍵路徑延時裕度。這會使AVS電路的降壓節(jié)能效果大大降低。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的就是針對已有技術(shù)中擬合關(guān)鍵路徑的延時鏈存在較大裕度的問題，提出一種更加高效與精確的擬合方式，從而使AVS的能耗節(jié)約效果更加顯著。
[0005]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種應(yīng)用于AVS的關(guān)鍵路徑擬合電路，包括:數(shù)控振蕩器單元、復(fù)位控制邏輯單元、互連線延時單元、邏輯門延時單元、任務(wù)選擇器單元以及輸出緩沖級單元；所述數(shù)控振蕩器單元接收數(shù)字負(fù)載工作頻率信號，并根據(jù)該信號產(chǎn)生與負(fù)載頻率相同的周期振蕩信號，該周期振蕩信號分成兩路:一路送入復(fù)位控制邏輯單元，用于每個周期對互連線延時單元與邏輯門延時單元進(jìn)行復(fù)位，另一路作為輸入時鐘送入互連線延時單元，經(jīng)過相當(dāng)于實際負(fù)載互連線的延時后產(chǎn)生輸出信號DL-wire ;輸出信號DL-wire作為第一邏輯門延時單元的輸入，任務(wù)選擇器接收數(shù)字負(fù)載工作任務(wù)控制信號，根據(jù)該控制信號選擇與負(fù)載工作任務(wù)關(guān)鍵路徑長度相一致的邏輯門延時單元，邏輯門延時單元輸出的延時信號送入到任務(wù)選擇器，任務(wù)選擇器輸出邏輯門延時信號DL-logic，得到關(guān)鍵路徑的擬合輸出，從而使總輸出延時等于實際負(fù)載關(guān)鍵路徑的延時。
[0006]作為優(yōu)選方式，任務(wù)選擇器輸出邏輯門延時信號DL-1ogic經(jīng)過輸出緩沖級單元緩沖后，得到關(guān)鍵路徑的擬合輸出。
[0007]作為優(yōu)選方式，包括依次串聯(lián)的多個邏輯門延時單元。
[0008]作為優(yōu)選方式，對互連線延時的擬合是針對數(shù)字負(fù)載內(nèi)部各模塊間進(jìn)行數(shù)據(jù)傳輸?shù)陌肴中盘柧€。
[0009]作為優(yōu)選方式，互連線延時單元由中繼器、等效互連線電阻Rmrtal、等效互連線電容Cmim級聯(lián)構(gòu)成。
[0010]作為優(yōu)選方式，所述中繼器由反相器進(jìn)行模擬，其放置的位置與個數(shù)與實際數(shù)字負(fù)載互連線相一致。
[0011]作為優(yōu)選方式，電阻Rmetal為金屬薄層電阻；電容Cmim為金屬層間的MM電容，使用靜態(tài)時序分析得到數(shù)字負(fù)載互連線長度的相關(guān)信息，根據(jù)實際負(fù)載互連線的長度確定等效
Rmetal與。MIM的值。
[0012]作為優(yōu)選方式，邏輯門延時單元由反相器與或非門的級聯(lián)結(jié)構(gòu)組成。
[0013]如上所述，本發(fā)明具有以下有益效果:通過將互連線延時與邏輯門延時的分開擬合，獲得更高的精確度；通過實時監(jiān)測數(shù)字負(fù)載的運(yùn)行情況，選擇運(yùn)行過程中最復(fù)雜任務(wù)的關(guān)鍵路徑進(jìn)行擬合，降低關(guān)鍵路徑擬合的裕度。這兩種技術(shù)的結(jié)合使得用來擬合數(shù)字負(fù)載關(guān)鍵路徑的AVS延時鏈與負(fù)載關(guān)鍵路徑本身更好的對應(yīng)，讓AVS電路在高魯棒性的前提下發(fā)揮更好地節(jié)能效果。
【附圖說明】
[0014]圖1為負(fù)載關(guān)鍵路徑擬合電路整體框圖。
[0015]圖2為擬合互連線延時所用延時單元的電路圖。
[0016]圖3為擬合邏輯門延時所用延時單元的電路圖。
【具體實施方式】
[0017]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0018]圖1為負(fù)載關(guān)鍵路徑擬合電路整體框圖。數(shù)字負(fù)載工作過程中，該整體電路接收數(shù)字負(fù)載頻率信號與負(fù)載工作任務(wù)信號，并產(chǎn)生擬合負(fù)載的關(guān)鍵路徑的輸出。
[0019]如圖1所示，一種應(yīng)用于AVS的關(guān)鍵路徑擬合電路，包括數(shù)控振蕩器單元、復(fù)位控制邏輯單元、互連線延時單元、邏輯門延時單元、任務(wù)選擇器單元以及輸出緩沖級單元；所述數(shù)控振蕩器單元接收數(shù)字負(fù)載工作頻率信號，并根據(jù)該信號產(chǎn)生與負(fù)載頻率相同的周期振蕩信號，該周期振蕩信號分成兩路:一路送入復(fù)位控制邏輯單元，用于每個周期對互連線延時單元與邏輯門延時單元進(jìn)行復(fù)位，以便下個周期重新進(jìn)行檢測；另一路作為輸入時鐘送入互連線延時單元，經(jīng)過相當(dāng)于實際負(fù)載互連線的延時后產(chǎn)生輸出信號DL-wire ;多個邏輯門延時單元依次串聯(lián)形成邏輯門延時鏈，依次為第一邏輯門延時單元、第二邏輯門延時單元……經(jīng)過不同的邏輯門延時單元后得到不同的延時信號。輸出信號DL-wire作為第一邏輯門延時單元的輸入，任務(wù)選擇器接收到數(shù)字負(fù)載工作任務(wù)控制信號，根據(jù)該控制信號選擇與負(fù)載工作任務(wù)關(guān)鍵路徑長度相一致的邏輯門延時單元，邏輯門延時單元輸出的延時信號送入到任務(wù)選擇器，任務(wù)選擇器輸出邏輯門延時信號DL-logic，邏輯門延時信號DL-1ogic經(jīng)過輸出緩沖級單元緩沖后，得到關(guān)鍵路徑的擬合輸出。從而使總輸出延時等于實際負(fù)載關(guān)鍵路徑的延時。
[0020]對互連線延時