本發(fā)明屬于水輪機組狀態(tài)監(jiān)測技術(shù)領(lǐng)域，具體涉及一種可組態(tài)的水輪機組振動擺度狀態(tài)監(jiān)測裝置，還涉及一種基于此裝置的高速數(shù)據(jù)采集方法。

背景技術(shù)：

在水電廠的運行設(shè)備中，水輪機組是非常重要且關(guān)鍵的主設(shè)備，其結(jié)構(gòu)復(fù)雜，由主軸、定子、轉(zhuǎn)子、上機架、下機架、頂蓋等多個復(fù)雜部件組成。由于水輪機組不斷需要受水力推動，工作環(huán)境較為惡劣，作為一種旋轉(zhuǎn)機械，其最常見、最主要的故障是振動故障。早期對水輪機組的檢修是定期停機時通過進行人工檢查的方式進行，隨著水輪機組老化，就需要經(jīng)常停機檢查，造成水電廠運行成本增加，同時也無法及時發(fā)現(xiàn)機組運行時的隱患或缺陷，也無法準確定位出隱患或缺陷的位置。后來隨著技術(shù)手段的不斷發(fā)展，通過在水輪機組各部件上安裝振動、擺度等各種測量傳感器，通過采集并計算這些傳感器的振動、擺度、軸向位移、壓力脈動、氣隙等數(shù)據(jù)，就可以在線監(jiān)測水輪機組主軸及相關(guān)零部件的運行狀態(tài)。國家標準也要求，在大型水輪機組上必須設(shè)計振動擺度在線監(jiān)測裝置，中小型水輪機組也可參照進行。

由于水輪發(fā)電機組種類也較多，如混流式機組、軸流式機組、貫流式機組、沖擊式機組等，其測點配置數(shù)量也不一樣，即使是同一種類型機組，各個發(fā)電廠對測點數(shù)量和位置的設(shè)計也不盡相同，特別是中小型水輪機組和大型水輪機組，其測點數(shù)量差別更大。

現(xiàn)有對水輪機組振動擺度等傳感器的數(shù)據(jù)采集方法，一種是在各傳感器測點位置分散設(shè)計單獨采集裝置，然后通過通訊的方式匯集所有測點數(shù)據(jù)，在后臺進行分析和處理。后來由于這種方法對采樣數(shù)據(jù)處理的不及時，無法及時進行故障或隱患判斷，后來發(fā)展成一種集中式采集方式，即把各種測點數(shù)據(jù)采集模塊放在同一個裝置類，在現(xiàn)地就可以進行數(shù)據(jù)采集、分析很判斷。

一般集中式水輪發(fā)電機組振動擺度數(shù)據(jù)采集裝置，一般測點數(shù)比較固定，都是按照大型機組的配置要求設(shè)計的，如果需要配置成測點少的中心型水輪機組，在硬件上和嵌入式軟件都要做較大的修改，自適應(yīng)能力較差，另外其高速采集模塊之間采用軟件對時方式實現(xiàn)采樣通道數(shù)據(jù)的對齊。

不管是在各測點分散采集，還是集中在一個裝置內(nèi)進行數(shù)據(jù)采集，在后來對水輪機組振動、擺度、軸向位移、壓力脈動、氣隙等采樣數(shù)據(jù)的分析并進行故障判斷時，發(fā)現(xiàn)水輪機組不穩(wěn)定或故障時，這些部件數(shù)據(jù)具有時間上的相關(guān)性，某些測點間需要進行相關(guān)性計算和分析，即要求最好在同時刻對水輪機組的各位置傳感器的數(shù)據(jù)進行采集，才能對設(shè)備的運行狀態(tài)進行準確的分析和判斷。而分散采集的裝置，雖然各獨立裝置進行了一定的對時處理，也只是精確到毫秒級，甚至秒級。而原來的集中式采樣裝置，雖然可采集模塊放在同一裝置內(nèi)部，各模塊之間也是采取對時方式，僅一個采集模塊內(nèi)部通道才能實現(xiàn)同步同時刻采樣，而模塊之間依然存在數(shù)據(jù)采樣時刻不一致的情況，各測點的采樣數(shù)據(jù)時間誤差取決于對時方式和和模塊內(nèi)部的定時精度，對于振動擺度等這些高頻信號，需要的采樣率達到1KHz、 10KHz，甚至更高，如果對時精度不高，各數(shù)據(jù)采樣點會錯位嚴重，造成進行相關(guān)運算或其他分析處理時不能準確反映水輪機組真實的運行狀態(tài)。

另外，測點分散采集裝置雖然可以根據(jù)機組不同、電廠要求不同靈活配置采集裝置，但是由于前述分散對時、采樣非同步等原因，為其配置高精度對時系統(tǒng)，也帶了成本過高。而早期的集中式采集裝置，裝置的測點數(shù)量一定，需要按照水輪機組最大測點數(shù)量進行配置，造成該裝置只能用在大型水輪機狀態(tài)監(jiān)測裝置中，如果安裝在中小型水輪機組，要么需要重新設(shè)計、修改估計，要么會造成測點硬件配置數(shù)量的浪費。

綜上所述，現(xiàn)有技術(shù)中水力發(fā)電廠中的水輪發(fā)電機組振動擺度實時狀態(tài)監(jiān)測，存在測點布置數(shù)量不同、采樣頻率要求高、數(shù)據(jù)量大及各測點采樣數(shù)據(jù)難以同步性問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)中的不足，提供了一種可組態(tài)的水輪機組振動擺度狀態(tài)監(jiān)測裝置及數(shù)據(jù)采集方法，采樣通道數(shù)量可以根據(jù)機組類型或測點數(shù)量的不同自由配置，可實現(xiàn)多達84個通道的高速采樣，所有通道采樣數(shù)據(jù)均為同時刻采樣，保證后續(xù)數(shù)據(jù)分析的準確性和有效性。

為解決上述技術(shù)問題，本發(fā)明提供了一種可組態(tài)的水輪機組振動擺度狀態(tài)監(jiān)測裝置，其特征是，包括電源模件、中央處理器模件、多路高速模擬信號采集模件以及模件底板；

其中電源模件、中央處理器模件以及多路高速模擬信號采集模件依次排序可插拔地設(shè)置在模件底板上；

電源模件的輸出端提供工作電源至中央處理器模件及多路高速模擬信號采集模件；

中央處理器模件包括用于通道配置的嵌入式處理器模塊和用于控制采樣時序的FPGA模塊；嵌入式處理器模塊和FPGA模塊之間通過總線連接；以向FPGA模塊傳輸接收自上位機的通道配置信息以及接收FPGA模塊上傳的采樣數(shù)據(jù)；

高速模擬信號采集模件包括CPLD模塊和用于模數(shù)轉(zhuǎn)換的 AD模塊，AD模塊的輸入端采集部署在水輪機組的各傳感器輸出的模擬信號；FPGA模塊通過并行總線與各路高速模擬信號采集模件中的CPLD模塊連接；CPLD模塊連接AD模塊；

FPGA模塊通過各路CPLD模塊同時向各AD模塊輸出采樣時序，控制各路AD模塊同時采樣數(shù)據(jù)，采樣數(shù)據(jù)完成后，F(xiàn)PGA模塊依次讀取各路AD模塊的采樣數(shù)據(jù)，并將采集數(shù)據(jù)上傳至嵌入式處理器模塊中。

進一步的，每路AD模塊中包括兩個AD單元。

進一步的，F(xiàn)PGA模塊在其內(nèi)部存儲空間開辟兩個用于存儲采樣數(shù)據(jù)的緩沖區(qū)，兩個緩沖區(qū)進行乒乓操作。

進一步的，高速模擬信號采集模件的通道數(shù)量范圍為1~84。

相應(yīng)的，本發(fā)明還提供了一種基于上述可組態(tài)的監(jiān)測裝置的數(shù)據(jù)采集方法，其特征是，包括：

采樣時鐘到來，F(xiàn)PGA發(fā)出采樣信號SAMCLK啟動采樣，所有通道AD同時進行數(shù)據(jù)采集，采樣結(jié)束后AD返回ADBUSY信號；

FPGA接收到第一個通道AD的ADBUSY信號時，開始從第一個通道依次讀取所有通道AD的采樣值，以上傳至嵌入式處理器模塊；

下一個采樣時鐘到來，重復(fù)以上過程，不斷進行采樣。

進一步的，在FPGA內(nèi)部開辟兩個數(shù)據(jù)緩沖區(qū)，兩個緩沖區(qū)進行乒乓操作。

進一步的，兩個緩沖區(qū)的存儲空間均按照通道數(shù)量均分，各通道每次采樣的數(shù)據(jù)按照分配的地址空間順序存儲。

進一步的，將緩沖區(qū)內(nèi)一個通道的采樣數(shù)據(jù)稱為一個片段，緩沖區(qū)產(chǎn)生滿標志信號的同時，保存片段序號信息；然后在讀取數(shù)據(jù)時按照片段序號進行數(shù)據(jù)拼接。

與現(xiàn)有技術(shù)相比，本發(fā)明所達到的有益效果是：

1）可以根據(jù)水輪機組不同及測點數(shù)量不同，硬件可靈活配置高速采樣模件數(shù)量，實現(xiàn)可組態(tài)硬件配置，擴大了裝置的適應(yīng)范圍，方便現(xiàn)場對測量和監(jiān)測的配置進行修改；

2）各通道AD的采樣時鐘均由FPGA一個信號進行控制，所有通道同時刻啟動采樣，保證所有測點采樣數(shù)據(jù)均為一個時刻的，為水輪機組狀態(tài)監(jiān)測提供更為準確的原始采樣數(shù)據(jù)，便于后續(xù)分析和處理；

3）FPGA內(nèi)部開辟兩個緩沖區(qū)，兩個緩沖區(qū)進行乒乓操作從而實現(xiàn)采樣不停頓與數(shù)據(jù)獲取不丟失；并且數(shù)據(jù)按片段保存、拼接采樣數(shù)據(jù)，實現(xiàn)該通道在時間上連續(xù)不斷的數(shù)據(jù)采樣和保存。

附圖說明

圖1為本發(fā)明監(jiān)測裝置的原理框圖；

圖2為本發(fā)明實施例中中央處理器內(nèi)部嵌入式處理器和FPGA模塊之間的局部總線接口；

圖3為本發(fā)明實施例中FPGA和高速采集模件之間的自定義高速并行總線接口；

圖4為本發(fā)明數(shù)據(jù)采集方法的原理框圖；

圖5為本發(fā)明中FPGA內(nèi)部兩個數(shù)據(jù)緩沖區(qū)的原理框圖；

圖6為本發(fā)明實施例中FPGA內(nèi)部緩沖區(qū)保存數(shù)據(jù)的格式框圖。

具體實施方式

下面結(jié)合附圖對本發(fā)明作進一步描述。以下實施例僅用于更加清楚地說明本發(fā)明的技術(shù)方案，而不能以此來限制本發(fā)明的保護范圍。

組態(tài) ：“組態(tài) (Configure)”的含義是“配置”、“設(shè)定”、“設(shè)置”等意思，是指用戶通過類似“搭積木”的簡單方式來完成自己所需要的功能，而不需要重新編寫計算機程序，也就是所謂的“組態(tài)”。

本發(fā)明的一種可組態(tài)的水輪機組振動擺度狀態(tài)監(jiān)測裝置，如圖1所示，包括電源模件、中央處理器模件、多路高速模擬信號采集模件以及模件底板，

其中電源模件、中央處理器模件以及多個高速模擬信號采集模件依次排序可插拔地設(shè)置在模件底板上；

電源模件的輸出端提供工作電源至中央處理器模件及多個高速模擬信號采集模件；

中央處理器模件包括用于通道配置的嵌入式處理器模塊和控制采樣時序的FPGA模塊；嵌入式處理器模塊和FPGA模塊之間通過總線連接；以向FPGA模塊傳輸接收自上位機的通道配置信息以及接收FPGA模塊上傳的采樣數(shù)據(jù)；

高速模擬信號采集模件包括CPLD模塊和模數(shù)轉(zhuǎn)換的 AD模塊，AD模塊的輸入端采集部署在水輪機組的各傳感器輸出的模擬信號；FPGA模塊通過并行總線與各路高速模擬信號采集模件中的CPLD模塊連接；以向CPLD模塊傳輸采樣時序以及接收CPLD上傳的采樣數(shù)據(jù)；CPLD模塊連接AD模塊；以接收CPLD模塊發(fā)出的采樣時序以及向CPLD模塊上傳采樣數(shù)據(jù)；

FPGA模塊通過各路CPLD模塊同時向各AD模塊輸出采樣時序，控制各路AD模塊同時采樣數(shù)據(jù)，采樣數(shù)據(jù)完成后，F(xiàn)PGA模塊依次讀取各路AD模塊的采樣數(shù)據(jù)，并將采集數(shù)據(jù)上傳至嵌入式處理器模塊中。

本發(fā)明實施例中，除模件底板外，各個模件均為獨立外殼模件，其中電源模件和中央處理器模件為必配，而高速模擬信號采集模件可以根據(jù)機組大小、測點數(shù)量進行簡單靈活選配高速模擬信號采集模件數(shù)量，可以是圖 1 所示的包括高速模擬信號采集模件1的1路通道，也可以是包含高速模擬信號采集模件1、高速模擬信號采集模件2以及高速模擬信號采集模件3構(gòu)成的3路通道；還可以包含高速模擬信號采集模件1、高速模擬信號采集模件2…… 高速模擬信號采集模件n構(gòu)成的n 路通道，本實施例中最多可以配置84個通道。只需要把需求特定數(shù)量的高速模擬信號采集模件插入模件底板，上位機（PC 機）進行簡單設(shè)置中央處理器模件，即可完成現(xiàn)場配置的修改。擴大了裝置的適應(yīng)范圍，方便現(xiàn)場對測量和監(jiān)測的配置進行修改。

中央處理器模件包括現(xiàn)有技術(shù)中的PowerPC嵌入式處理器模塊和Xilinx現(xiàn)場可編程門陣列模塊（本文中簡稱FPGA）；其中FPGA負責對所有通道的采樣時序進行管理，完成數(shù)據(jù)獲取、緩存、預(yù)處理和運算等，嵌入式處理器主要負責通道配置、參數(shù)加載，同時對FPGA獲取的數(shù)據(jù)進行整理以及對外通訊等功能。

本發(fā)明實施例中，上位機對本發(fā)明可組態(tài)監(jiān)測裝置進行組態(tài)時，由上位機（PC 機）通過以太網(wǎng)和可組態(tài)監(jiān)測裝置相連。在相應(yīng)的通訊參數(shù)設(shè)置完畢后，在上位機（PC 機）環(huán)境中對所需的所述可組態(tài)監(jiān)測裝置的控制功能進行軟件組態(tài)，經(jīng)編譯處理成功后通過以太網(wǎng)下載到所述可組態(tài)監(jiān)測裝置的嵌入式處理器中，從而完成多所述可組態(tài)監(jiān)測裝置的組態(tài)配置。嵌入式處理器根據(jù)測點數(shù)量所配置的硬件信息，設(shè)置通道數(shù)量和采樣頻率，并下載至FPGA中。

中央處理器模件的嵌入式處理器模塊與FPGA模塊之間采用嵌入式處理器自帶的局部總線（Local Bus）進行數(shù)據(jù)交互，其與FPGA模塊之間的接口信號定義如圖2所示，包括Addr地址線、Data數(shù)據(jù)線以及片選CS、寫使能WE和數(shù)據(jù)輸出使能OE信號等，通訊速率可達66MHz。嵌入式處理器接收到的通道配置信息通過該總線傳輸至FPGA中，F(xiàn)PGA也是通過該總線把采樣數(shù)據(jù)數(shù)據(jù)結(jié)果傳輸至嵌入式處理器中。

高速模擬信號采集模件采用現(xiàn)有技術(shù)中復(fù)雜可編程邏輯器件（CPLD）和2個高速多通道模數(shù)轉(zhuǎn)換器模塊（簡稱AD）組成，實現(xiàn)對傳感器信號進行高速采樣、時序控制、簡單的數(shù)據(jù)處理以及與FPGA的高速控制總線的接口功能。多通道AD模塊的輸入端采集部署在水輪機組的各傳感器輸出的模擬信號， AD模塊將模擬信號轉(zhuǎn)換為數(shù)字信號輸出至CPLD。本實施例中AD模塊包括AD1和AD2，每個AD為8位，則每個采樣數(shù)據(jù)為2字節(jié)16位。

中央處理器模件的FPGA模塊與多個高速模擬信號采集模件中的CPLD模塊通過自定義高速并行總線連接，該總線如圖3所示，其中EXA為地址總線，EXD為數(shù)據(jù)總線，EXWR_n為寫使能有效信號，EXRD_n為讀使能有效信號，EXRST為復(fù)位信號，SAMCLK為采樣時序，ADBUSY為采樣完成信號。把FPGA輸出的采樣時鐘信號SAMCLK直接和所有高速模擬信號采集模件中的AD模塊的采樣時鐘相連，可以實現(xiàn)所有AD同時采樣，在該時鐘SAMCLK上升沿AD進行數(shù)據(jù)采集（采集水輪機組振動擺度傳感器輸出的模擬信號），采樣結(jié)束后采樣數(shù)據(jù)保存在AD的內(nèi)部寄存器中，并輸出ADBUSY低電平，表示本次采樣結(jié)束，AD內(nèi)有數(shù)據(jù)可以讀取；FPGA收到該信號之后，F(xiàn)PGA開始讀取采樣數(shù)據(jù)，先使讀使能信號EXRD_n低電平有效，通過EXA地址總線依次選通各通道的CPLD，就可以通過EXD數(shù)據(jù)總線以及AD_CS1和AD_CS2片選信號，先后讀取兩個AD內(nèi)部的采樣數(shù)據(jù)。

因此，本發(fā)明可以同時啟動所有測點的采樣，保證所有測點采樣數(shù)據(jù)均為一個時刻的，為水輪機組狀態(tài)監(jiān)測提供更為準確的原始采樣數(shù)據(jù)，便于后續(xù)分析和處理。

相應(yīng)的，本發(fā)明的基于上述可組態(tài)的監(jiān)測裝置的數(shù)據(jù)采集方法，包括：

采樣時鐘到來，F(xiàn)PGA發(fā)出采樣信號SAMCLK啟動采樣，所有通道AD同時進行數(shù)據(jù)采集，采樣結(jié)束后AD返回ADBUSY信號；

FPGA接收到第一個通道AD的ADBUSY信號時，開始從第一個通道依次讀取所有通道AD的采樣值，以上傳至嵌入式處理器模塊；

下一個采樣時鐘到來，重復(fù)以上過程，不斷進行采樣。

FPGA與多個高速模擬信號采集模件之間接口如圖4所示，所有AD采樣的時鐘信號SAMCLK，均通過CPLD電路直接連接在一起，受中央處理器模件上的FPGA控制，一旦FPGA啟動采樣，SAMCLK上升沿時，所有AD同時進行數(shù)據(jù)采集，采樣結(jié)束后AD的ADBUSY信號由高變低，表示第一次采樣結(jié)束，F(xiàn)PGA以第一個通道AD的ADBUSY信號低為標志，在第二個采樣時鐘SAMCLK上升沿到來之前，通過高速并行總線從第一個通道至最后一個通道，依次讀取所有通道的AD采樣值，并保存至FPGA內(nèi)部的數(shù)據(jù)緩沖區(qū)中，以備后續(xù)嵌入式處理器來讀取。第二個采樣時鐘來之后，又同時啟動所有AD采樣，采樣結(jié)束后按照ADBUSY信號標志讀取所有通道的采樣數(shù)據(jù)，如此不斷進行啟動采樣、數(shù)據(jù)獲取和數(shù)據(jù)緩沖，確保高速連續(xù)不斷采樣。

由于AD采樣速度很高，嵌入式處理器和FPGA之間的數(shù)據(jù)總線吞吐率有限，每次采樣結(jié)束之后，嵌入式處理器是無法及時來讀取FPGA的采樣數(shù)據(jù)，造成采樣數(shù)據(jù)丟失，也造成嵌入式處理器負擔過重，無法完成其他如通訊及計算等任務(wù)。為了保證高速AD不間斷采樣和采樣數(shù)據(jù)能完整地被嵌入式處理器讀取，在FPGA內(nèi)部設(shè)計兩個數(shù)據(jù)緩沖區(qū)，如圖5所示，分別為buf1緩沖區(qū)和buf2緩沖區(qū)，進行乒乓操作，即buf1緩沖區(qū)為保存AD數(shù)據(jù)時候，buf2緩沖區(qū)數(shù)據(jù)供嵌入式處理器讀取，buf2緩沖區(qū)為保存AD數(shù)據(jù)時候，buf1緩沖區(qū)數(shù)據(jù)供嵌入式處理器讀取，如此交替工作。

乒乓緩沖區(qū)具體操作及數(shù)據(jù)保存方式如下，buf1緩沖區(qū)和buf2緩沖區(qū)的存儲空間按照通道數(shù)量n均分，各通道AD每次采樣的數(shù)據(jù)按照分配的地址空間順序存儲。

本實施例以84個高速采樣通道為例，F(xiàn)PGA內(nèi)部緩沖區(qū)保存數(shù)據(jù)的格式如圖6所示。FPGA內(nèi)buf1緩沖區(qū)大小為42K（字節(jié)），buf2緩沖區(qū)大小為42K（字節(jié)），按照本實施例中通道數(shù)為84，將每個緩沖區(qū)均分為84個通道區(qū)間，第一個通道區(qū)間地址為0x00000~0x001FE，第二個通道區(qū)間地址為0x00200~0x003FE，……第84個通道區(qū)間為0x0A600~0x0A7FE；讀取所有通道AD第一個采樣數(shù)據(jù)之后，先放入到buf1緩沖區(qū)的0地址、0x00200地址、0x00400地址、0x00600地址、0x00800地址……0x0A600，由于本實施例中一個采樣數(shù)據(jù)占兩個字節(jié)，因此各通道區(qū)間地址之間偏移256個采樣，直到所有通道的第一個點的采樣值都被保存至緩沖區(qū)中。然后繼續(xù)第二個采樣數(shù)據(jù)，第二個采樣結(jié)束時，由于每個采樣值為兩個字節(jié)所有數(shù)據(jù)保存在0+2地址、0x00200+2地址、0x00400+2地址、0x00600+2地址、0x00800+2地址……0x0A600+2地址中。如此不斷進行采樣和保存，直到buf1緩沖區(qū)保存滿，產(chǎn)生滿標志，通知嵌入式處理器讀取緩沖區(qū)buf1內(nèi)的數(shù)據(jù)，后續(xù)的AD采樣數(shù)據(jù)則開始存入buf2緩沖區(qū)，buf2緩沖區(qū)的劃分和數(shù)據(jù)保存方式參見buf1緩沖區(qū)，在此不再贅述。由于FPGA為可并行處理器，采樣數(shù)據(jù)送至buf2時完全不影響buf1內(nèi)的數(shù)據(jù)獲取，從而實現(xiàn)采樣不停頓與數(shù)據(jù)獲取不丟失。

為了便于嵌入式處理器辨認數(shù)據(jù)并進行處理，把緩沖區(qū)內(nèi)的一個通道256點的采樣數(shù)據(jù)稱為一個片段，第一次buf1滿時，產(chǎn)生滿標志信號的同時，另外在FPGA內(nèi)部設(shè)計一個寄存器來保存片段序號信息，嵌入式處理器在讀取緩沖區(qū)內(nèi)數(shù)據(jù)的同時，也同時知道該數(shù)據(jù)是該通道的第幾個片段，然后在讀取數(shù)據(jù)時按照數(shù)據(jù)序號進行數(shù)據(jù)拼接，從而實現(xiàn)該通道在時間上連續(xù)不斷的數(shù)據(jù)采樣和保存。

如果FPGA內(nèi)置的RAM容量夠大，可以不按照256個點作為片段，而是可以按照512點、1024點、2048點作為片段進行處理，例如各緩沖區(qū)大小為84K（字節(jié)），則每個通道存儲空間為1K，各通道可以存儲512個采樣值。

本發(fā)明數(shù)據(jù)采集方法實現(xiàn)對于所有通道同步采樣和數(shù)據(jù)保存方式，提供更加準確的原始采樣數(shù)據(jù)供后續(xù)分析，從而更加準確的監(jiān)測水輪機組的運行狀態(tài)。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進和變型，這些改進和變型也應(yīng)視為本發(fā)明的保護范圍。