專利名稱：基于fpga的高速數(shù)據(jù)采集系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種250MSPS采樣速率的數(shù)據(jù)采集系統(tǒng)，尤其是涉及一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)。
背景技術(shù)：
傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)通常采用單片機(jī)或DSP作為主要的控制模塊，通過(guò)其控制 ADC、存儲(chǔ)器和其他外圍電路的工作。在現(xiàn)今的實(shí)際工程中，隨著系統(tǒng)對(duì)數(shù)據(jù)采集的速率、精度、存儲(chǔ)量、以及環(huán)境適應(yīng)性等性能的要求越來(lái)越高，傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)已不能夠滿足實(shí)際應(yīng)用的需要，存在的弊端也越來(lái)越明顯。專利號(hào)為ZL 200820095724. 9的實(shí)用新型專利就公開(kāi)了一種多路數(shù)據(jù)采集系統(tǒng)， 包括選擇器、放大器、模數(shù)轉(zhuǎn)換模塊和中央處理器，所述放大器連接在選擇器和模數(shù)轉(zhuǎn)換模塊之間，所述中央處理器與放大器相連；所述選擇器接收傳感器的多路輸出信號(hào)并在中央處理器的控制下分時(shí)將多路信號(hào)送至放大器進(jìn)行放大，所述放大器將放大后的多路信號(hào)送至模數(shù)轉(zhuǎn)換模塊進(jìn)行模數(shù)轉(zhuǎn)換。具備上述結(jié)構(gòu)的多路數(shù)據(jù)采集系統(tǒng)，存在以下嚴(yán)重缺陷1)系統(tǒng)不能實(shí)現(xiàn)并行交替實(shí)時(shí)采樣，采樣速率低；2)系統(tǒng)不具有硬件累加功能，信噪比低、采樣精度低、系統(tǒng)穩(wěn)定性差；3)數(shù)據(jù)上傳速度慢。隨著FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)的出現(xiàn)及其相關(guān)技術(shù)的發(fā)展，因其時(shí)鐘頻率高、內(nèi)部延時(shí)小、全部控制邏輯均由硬件完成等優(yōu)越特點(diǎn)，運(yùn)用新型FPGA芯片進(jìn)行數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)，已經(jīng)成為一種趨勢(shì)。

發(fā)明內(nèi)容
本發(fā)明的目的就是克服現(xiàn)有技術(shù)中的不足，提供一種采樣速率高、采樣精度高、數(shù)據(jù)上傳速度快、系統(tǒng)穩(wěn)定性好、能夠?qū)崿F(xiàn)多路并行實(shí)時(shí)采集的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)。為解決現(xiàn)有技術(shù)中的問(wèn)題，本發(fā)明采用了如下的技術(shù)方案包括接收模擬信號(hào)的差分放大單元、與所述差分放大單元相連接的A/D轉(zhuǎn)換單元、與所述A/D轉(zhuǎn)換單元相連接的 FPGA處理單元、與所述FPGA處理單元相連接的微處理器，所述微處理器通過(guò)通信接口與上位機(jī)相連接。進(jìn)一步，所述差分放大單元至少包括兩個(gè)差分放大器，分別為第一差分放大器和第二差分放大器。 進(jìn)一步，所述A/D轉(zhuǎn)換單元至少包括兩個(gè)A/D轉(zhuǎn)換器，分別為與所述第一差分放大器相連接的第一 A/D轉(zhuǎn)換器和與所述第二差分放大器相連接的第二 A/D轉(zhuǎn)換器。
進(jìn)一步，所述FPGA處理單元至少包括給所述第一 A/D轉(zhuǎn)換器提供采樣時(shí)鐘信號(hào)的第一采樣時(shí)鐘模塊、給所述第二 A/D轉(zhuǎn)換器提供采樣時(shí)鐘信號(hào)的第二采樣時(shí)鐘模塊，所述第一采樣時(shí)鐘模塊與所述第二采樣時(shí)鐘模塊的時(shí)鐘輸出相位差為180度。
進(jìn)一步，所述FPGA處理單元還包括與所述A/D轉(zhuǎn)換單元相連接的采樣數(shù)據(jù)接收模塊、與所述采樣數(shù)據(jù)接收模塊相連接的累加處理組件、與所述累加處理組件相連接的雙口 RAM組件，還包括與所述微處理器相連接的指令接收與處理模塊、分別與所述指令接收與處理模塊相連接的參數(shù)配置模塊和數(shù)據(jù)上傳模塊，所述累加處理組件還分別與所述指令接收與處理模塊、所述參數(shù)配置模塊相連接，所述雙口 RAM組件、所述數(shù)據(jù)上傳模塊和所述微處理器依次連接。進(jìn)一步，所述FPGA處理單元還包括數(shù)據(jù)轉(zhuǎn)存模塊，所述數(shù)據(jù)轉(zhuǎn)存模塊外接SRAM并設(shè)置在所述雙口 RAM組件和所述數(shù)據(jù)上傳模塊之間，所述數(shù)據(jù)轉(zhuǎn)存模塊還與所述指令接收與處理模塊相連接。進(jìn)一步，所述FPGA處理單元還包括分別與所述指令接收與處理模塊相連接的觸發(fā)信號(hào)選擇模塊和內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊，所述觸發(fā)信號(hào)選擇模塊分別與所述內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊和外部觸發(fā)信號(hào)產(chǎn)生裝置相連接，所述觸發(fā)信號(hào)選擇模塊還與所述累加處理組件相連接。進(jìn)一步，所述采樣數(shù)據(jù)接收模塊至少包括用來(lái)接收所述第一 A/D轉(zhuǎn)換器的采樣數(shù)據(jù)的第一采樣數(shù)據(jù)接收模塊、用來(lái)接收所述第二 A/D轉(zhuǎn)換器的采樣數(shù)據(jù)的第二采樣數(shù)據(jù)接收模塊。進(jìn)一步，所述累加處理組件至少包括與所述第一采樣數(shù)據(jù)接收模塊相連接的第一累加處理模塊和與所述第二采樣數(shù)據(jù)接收模塊相連接的第二累加處理模塊。進(jìn)一步，所述雙口 RAM組件至少包括與所述第一累加處理模塊相連接的第一雙口 RAM和與所述第二累加處理模塊相連接的第二雙口 RAM。進(jìn)一步，所述第一 A/D轉(zhuǎn)換器的采樣速率和所述第二 A/D轉(zhuǎn)換器的采樣速率均為 125MSPS0進(jìn)一步，所述通信接口為USB接口。本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的優(yōu)點(diǎn)是1)系統(tǒng)設(shè)置FPGA處理單元，因其時(shí)鐘頻率高、內(nèi)部延時(shí)小，大大提高了數(shù)據(jù)處理的速度和精度；2)兩個(gè)采樣速率為125MSPS的A/D轉(zhuǎn)換器并行交替采樣一路信號(hào)，實(shí)現(xiàn)250MSPS 采樣速率；3)FPGA處理單元內(nèi)設(shè)置累加處理組件，能夠提高系統(tǒng)的信噪比、消除噪聲；4)FPGA處理單元外接SRAM、內(nèi)設(shè)數(shù)據(jù)轉(zhuǎn)存模塊，不但擴(kuò)大了系統(tǒng)的存儲(chǔ)容量、提高了系統(tǒng)的易用性，并且使系統(tǒng)進(jìn)行數(shù)據(jù)上傳的同時(shí)不影響系統(tǒng)對(duì)信號(hào)的實(shí)時(shí)采集工作；5)FPGA處理單元內(nèi)設(shè)置觸發(fā)信號(hào)選擇模塊，可支持內(nèi)外同步觸發(fā)；6)可通過(guò)上層軟件設(shè)計(jì)指令，增添了系統(tǒng)設(shè)計(jì)的靈活性，并使系統(tǒng)具有很好的可擴(kuò)展性；7)系統(tǒng)采用USB接口上傳數(shù)據(jù)，較之傳統(tǒng)的串口使系統(tǒng)具有較高的上傳輸率，且支持熱插拔，方便使用?？傊景l(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)具有采樣速率高、精度高、存儲(chǔ)量大、 上傳速度快等特性，采樣方式為并行交替實(shí)時(shí)采樣，利用兩個(gè)采樣速率為125MSPS的A/D 轉(zhuǎn)換器并行交替采樣一路信號(hào)，實(shí)現(xiàn)250MSPS采樣速率，采樣精度可達(dá)12bits，采集點(diǎn)數(shù)為1 25K，具有硬件累加功能，累加次數(shù)為1 250K，帶寬200MHz，支持USB2.0全速通訊，信號(hào)輸入范圍2Vp-p，可廣泛用于對(duì)數(shù)據(jù)采集的速率、精度、存儲(chǔ)量要求較高的多路信號(hào)采集領(lǐng)域。


圖1為本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例一的結(jié)構(gòu)示意框圖。圖2為圖1中FPGA處理單元的結(jié)構(gòu)示意框圖。圖3為本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例二的結(jié)構(gòu)示意框圖。圖4為圖3中FPGA處理單元的結(jié)構(gòu)示意框圖。圖5為本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例二的工作流程圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)的說(shuō)明。圖1為本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例一的結(jié)構(gòu)示意框圖。如圖1所示，本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，包括依次相連接的差分放大單元1、A/D轉(zhuǎn)換單元2、FPGA處理單元3和微處理器4，微處理器4通過(guò)USB接口 5與上位機(jī)6相連接。如圖1所示，差分放大單元1包括4個(gè)相同的差分放大器，分別為第一差分放大器 11、第二差分放大器12、第三差分放大器13和第四差分放大器14 ；A/D轉(zhuǎn)換單元2包括4個(gè)采樣速率均為125MSPS的A/D轉(zhuǎn)換器，分別為與第一差分放大器12相連接的第一 A/D轉(zhuǎn)換器21、與第二差分放大器12相連接的第二 A/D轉(zhuǎn)換器22、與第三差分放大器13相連接的第三A/D轉(zhuǎn)換器23和與第四差分放大器14相連接的第四A/D轉(zhuǎn)換器M。在本實(shí)施例中，差分放大單元1和A/D轉(zhuǎn)換單元2組成四路信號(hào)采集單元采集信號(hào)通道一和信號(hào)通道二的模擬信號(hào)，具體分配為，第一差分放大器11和第一 A/D轉(zhuǎn)換器21 組成第一路信號(hào)采集單元；第二差分放大器12和第二 A/D轉(zhuǎn)換器22組成第二路信號(hào)采集單元；第三差分放大器13和第三A/D轉(zhuǎn)換器23組成第三路信號(hào)采集單元；第四差分放大器 14和第四A/D轉(zhuǎn)換器M組成第四路信號(hào)采集單元；其中，第一路信號(hào)采集單元和第二路信號(hào)采集單元采集信號(hào)通道一的模擬信號(hào)，第三路信號(hào)采集單元和第四路信號(hào)采集單元采集信號(hào)通道二的模擬信號(hào)。在本實(shí)施例中，差分放大單元1用來(lái)接收信號(hào)通道一和信號(hào)通道二的單端模擬信號(hào)，并將單端模擬信號(hào)轉(zhuǎn)換成差分模擬信號(hào)輸出到A/D轉(zhuǎn)換單元2，可提高系統(tǒng)的信噪比， 增強(qiáng)對(duì)共模信號(hào)的抑制能力。在本實(shí)施例中，A/D轉(zhuǎn)換單元2將接收的差分模擬信號(hào)轉(zhuǎn)化成FPGA處理單元3所識(shí)別的數(shù)字信號(hào)，并將數(shù)字信號(hào)以12位并行、CMOS兼容的方式發(fā)送給FPGA處理單元3，同時(shí)，A/D轉(zhuǎn)換單元2發(fā)送采樣數(shù)據(jù)輸出時(shí)鐘信號(hào)給FPGA處理單元3。圖2為圖1中的本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例一中FPGA處理單元 3的結(jié)構(gòu)示意框圖。如圖2所示，F(xiàn)PGA處理單元3內(nèi)設(shè)置有給第一 A/D轉(zhuǎn)換器21提供采樣時(shí)鐘信號(hào)的第一采樣時(shí)鐘模塊311、給第二 A/D轉(zhuǎn)換器22提供采樣時(shí)鐘信號(hào)的第二采樣時(shí)鐘模塊312，給第三A/D轉(zhuǎn)換器23提供采樣時(shí)鐘信號(hào)的第三采樣時(shí)鐘模塊313、給第四々/1)轉(zhuǎn)換器M提供采樣時(shí)鐘信號(hào)的第四采樣時(shí)鐘模塊314。在本實(shí)施例中，第一采樣時(shí)鐘模塊311與第二采樣時(shí)鐘模塊312的時(shí)鐘輸出相位差為180度，因此，第一 A/D轉(zhuǎn)換器21和第二 A/D轉(zhuǎn)換器22在第一采樣時(shí)鐘模塊311與第二采樣時(shí)鐘模塊312的差分時(shí)鐘的作用下，并行交替采樣第一差分放大器11或第二差分放大器12輸出的差分模擬信號(hào)，實(shí)現(xiàn)系統(tǒng)對(duì)信號(hào)通道一的250MSPS采樣速率；同樣，第三采樣時(shí)鐘模塊313與第四采樣時(shí)鐘模塊314的時(shí)鐘輸出相位差也為180度，因此，第三A/D轉(zhuǎn)換器23和第四A/D轉(zhuǎn)換器M在第三采樣時(shí)鐘模塊313與第四采樣時(shí)鐘模塊314的差分時(shí)鐘的作用下，并行交替采樣第三差分放大器13或第四差分放大器14輸出的差分模擬信號(hào)，實(shí)現(xiàn)系統(tǒng)對(duì)信號(hào)通道二的250MSPS采樣速率。如圖2所示，F(xiàn)PGA處理單元3內(nèi)還設(shè)置有采樣數(shù)據(jù)接收模塊32、累加處理組件33、 雙口 RAM組件34、指令接收與處理模塊35、參數(shù)配置模塊36和數(shù)據(jù)上傳模塊37，還設(shè)置有內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊38和觸發(fā)信號(hào)選擇模塊39。如圖2所示，采樣數(shù)據(jù)接收模塊32包括用來(lái)接收第一 A/D轉(zhuǎn)換器21的采樣數(shù)據(jù)的第一采樣數(shù)據(jù)接收模塊321、用來(lái)接收第二 A/D轉(zhuǎn)換器22的采樣數(shù)據(jù)的第二采樣數(shù)據(jù)接模塊322，用來(lái)接收第三A/D轉(zhuǎn)換器23的采樣數(shù)據(jù)的第三采樣數(shù)據(jù)接收模塊323、用來(lái)接收第四A/D轉(zhuǎn)換器M的采樣數(shù)據(jù)的第四采樣數(shù)據(jù)接模塊324。如圖2所示，累加處理組件33包括對(duì)第一采樣數(shù)據(jù)接收模塊321接收的采樣數(shù)據(jù)進(jìn)行累加處理的第一累加處理模塊331、對(duì)第二采樣數(shù)據(jù)接收模塊322接收的采樣數(shù)據(jù)進(jìn)行累加處理的第二累加處理模塊332、對(duì)第三采樣數(shù)據(jù)接收模塊323接收的采樣數(shù)據(jù)進(jìn)行累加處理的第三累加處理模塊333、對(duì)第四采樣數(shù)據(jù)接收模塊3M接收的采樣數(shù)據(jù)進(jìn)行累加處理的第四累加處理模塊334。如圖2所示，雙口 RAM組件；34包括第一雙口 RAMMl，用來(lái)存儲(chǔ)第一累加處理模塊331的實(shí)時(shí)累加的結(jié)果數(shù)據(jù)；第二雙口 RAM342，用來(lái)存儲(chǔ)第二累加處理模塊332的實(shí)時(shí)累加的結(jié)果數(shù)據(jù)；第三雙口 RAM343，用來(lái)存儲(chǔ)第三累加處理模塊333的實(shí)時(shí)累加的結(jié)果數(shù)據(jù)；第四雙口 RAM344，用來(lái)存儲(chǔ)第四累加處理模塊334的實(shí)時(shí)累加的結(jié)果數(shù)據(jù)。在本實(shí)施例中，指令接收與處理模塊35與微處理器4相連接，用來(lái)接收微處理器 4解析的上位機(jī)6所發(fā)送的指令信息，同時(shí)根據(jù)指令內(nèi)容將其發(fā)送給參數(shù)配置模塊36和/ 或數(shù)據(jù)上傳模塊37和/或累加處理組件33和/或內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊38和/或觸發(fā)信號(hào)選擇模塊39。在本實(shí)施例中，參數(shù)配置模塊36根據(jù)參數(shù)配置指令，進(jìn)行譬如累加次數(shù)、采樣點(diǎn)數(shù)等參數(shù)配置。 在本實(shí)施例中，數(shù)據(jù)上傳模塊37根據(jù)數(shù)據(jù)上傳指令，將存儲(chǔ)在雙口 RAM組件34中的數(shù)據(jù)通過(guò)微處理器4和USB接口 5上傳到上位機(jī)6。在本實(shí)施例中，內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊38根據(jù)內(nèi)觸發(fā)信號(hào)產(chǎn)生頻率，發(fā)送內(nèi)觸發(fā)信號(hào)給觸發(fā)信號(hào)選擇模塊39。在本實(shí)施例中，觸發(fā)信號(hào)選擇模塊39根據(jù)觸發(fā)信號(hào)選擇指令，選擇接收由內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊38產(chǎn)生的內(nèi)觸發(fā)信號(hào)或接收由外部觸發(fā)信號(hào)產(chǎn)生裝置發(fā)送的外部觸發(fā)信號(hào)。
在本實(shí)施例中，微處理器4接收并分析處理上位機(jī)6的控制指令，并將指令發(fā)送給 FPGA處理單元3的指令接收與處理模塊35，同時(shí)接收FPGA處理單元3的數(shù)據(jù)上傳模塊37 所上傳的數(shù)據(jù)，并將數(shù)據(jù)通過(guò)USB接口 5上傳到上位機(jī)6。在本實(shí)施例中，USB接口 5作為系統(tǒng)和上位機(jī)6的通信接口，可以全速上傳采樣數(shù)據(jù)。在本實(shí)施例中，上位機(jī)6發(fā)送采樣控制指令和接收采樣數(shù)據(jù)。圖3為本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例二的結(jié)構(gòu)示意框圖。除了以下描述之外，圖3和圖1的系統(tǒng)組成的其他部分相同。如圖3所示，本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)還包括SRAM7，SRAM7為外部存儲(chǔ)器并與FPGA處理單元3相連接。圖4為圖3中的本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例二中FPGA處理單元 3的結(jié)構(gòu)示意框圖。除了以下描述之外，圖4和圖2的組成的其他部分相同。如圖4所示，F(xiàn)PGA處理單元3內(nèi)還設(shè)置有數(shù)據(jù)轉(zhuǎn)存模塊310，數(shù)據(jù)轉(zhuǎn)存模塊310分別與雙口 RAM組件34和SRAM7及指令接收與處理模塊35相連接，根據(jù)指令，數(shù)據(jù)轉(zhuǎn)存模塊 310將雙口 RAM組件34存儲(chǔ)的采樣累加結(jié)果數(shù)據(jù)轉(zhuǎn)存到外部存儲(chǔ)器SRAM7中，數(shù)據(jù)上傳模塊37再將SRAM7中的數(shù)據(jù)通過(guò)微處理器4和USB接口 5上傳到上位機(jī)6。在本實(shí)施例中，SRAM7及數(shù)據(jù)轉(zhuǎn)存模塊310的設(shè)置，不但擴(kuò)大了系統(tǒng)的存儲(chǔ)容量、 提高了系統(tǒng)的易用性，并且使系統(tǒng)進(jìn)行數(shù)據(jù)上傳的同時(shí)不影響系統(tǒng)對(duì)信號(hào)的實(shí)時(shí)采集工作。圖5為本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)實(shí)施例二的工作流程圖。下面通過(guò)圖5將本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的工作過(guò)程進(jìn)行詳盡的描述。步驟S101，上電初始化。步驟S102，系統(tǒng)和上位機(jī)6建立通信，接收上位機(jī)6發(fā)送的指令信息。系統(tǒng)通過(guò)USB接口 5與上位機(jī)6建立通信，上位機(jī)6發(fā)送指令信息，微處理器5對(duì)指令進(jìn)行解析并發(fā)送給指令接收與處理模塊35。步驟S103，參數(shù)配置模塊36接收配置參數(shù)指令進(jìn)行參數(shù)配置，包括累加次數(shù)、采樣點(diǎn)數(shù)等參數(shù)配置。步驟S104，觸發(fā)信號(hào)選擇模塊39根據(jù)觸發(fā)信號(hào)選擇指令，選擇接收由內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊38產(chǎn)生的內(nèi)觸發(fā)信號(hào)或接收外部觸發(fā)信號(hào)。步驟S105，采集工作開(kāi)始，采樣數(shù)據(jù)接收模塊32在A/D轉(zhuǎn)換單元2輸出采樣數(shù)據(jù)可以輸出的時(shí)鐘信號(hào)時(shí)接收采樣數(shù)據(jù)。步驟S106，累加處理組件33中的各累加處理模塊對(duì)各采樣數(shù)據(jù)接收模塊接收的采樣數(shù)據(jù)進(jìn)行累加處理，得到累加結(jié)果數(shù)據(jù)；步驟S107，判斷是否達(dá)到規(guī)定的累加次數(shù)，如果是，停止累加，執(zhí)行步驟S108，否則，繼續(xù)執(zhí)行步驟S106。步驟S108，累加處理組件33中的各累加處理模塊將步驟S106中的累加結(jié)果數(shù)據(jù)暫存在雙口 RAM組件34中對(duì)應(yīng)的各雙口 RAM中。步驟S109，數(shù)據(jù)轉(zhuǎn)存模塊310根據(jù)指令，將各雙口 RAM中的累加結(jié)果數(shù)據(jù)轉(zhuǎn)存到外部存儲(chǔ)器SRAM7中。步驟S110，數(shù)據(jù)上傳模塊37根據(jù)數(shù)據(jù)上傳指令，將SRAM7中的數(shù)據(jù)通過(guò)微處理器 4和USB接口 5上傳到上位機(jī)6。步驟S111，判斷是否重新采集，如果是，執(zhí)行步驟S105，否則，本次采集結(jié)束。總之，本發(fā)明的實(shí)施例公布的是其較佳的實(shí)施方式，但并不限于此。本領(lǐng)域的普通技術(shù)人員極易根據(jù)上述實(shí)施例，領(lǐng)會(huì)本發(fā)明的精神，并做出不同的引申和變化，但只要不脫離本發(fā)明的精神，都在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于包括接收模擬信號(hào)的差分放大單元、與所述差分放大單元相連接的A/D轉(zhuǎn)換單元、與所述A/D轉(zhuǎn)換單元相連接的FPGA處理單元、與所述FPGA處理單元相連接的微處理器，所述微處理器通過(guò)通信接口與上位機(jī)相連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述差分放大單元至少包括兩個(gè)差分放大器，分別為第一差分放大器和第二差分放大器。
3.根據(jù)權(quán)利要求2所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述A/D轉(zhuǎn)換單元至少包括兩個(gè)A/D轉(zhuǎn)換器，分別為與所述第一差分放大器相連接的第一 A/D轉(zhuǎn)換器和與所述第二差分放大器相連接的第二 A/D轉(zhuǎn)換器。
4.根據(jù)權(quán)利要求3所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述FPGA處理單元至少包括給所述第一 A/D轉(zhuǎn)換器提供采樣時(shí)鐘信號(hào)的第一采樣時(shí)鐘模塊、給所述第二 A/D轉(zhuǎn)換器提供采樣時(shí)鐘信號(hào)的第二采樣時(shí)鐘模塊，所述第一采樣時(shí)鐘模塊與所述第二采樣時(shí)鐘模塊的時(shí)鐘輸出相位差為180度。
5.根據(jù)權(quán)利要求4所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述FPGA處理單元還包括與所述A/D轉(zhuǎn)換單元相連接的采樣數(shù)據(jù)接收模塊、與所述采樣數(shù)據(jù)接收模塊相連接的累加處理組件、與所述累加處理組件相連接的雙口 RAM組件，還包括與所述微處理器相連接的指令接收與處理模塊、分別與所述指令接收與處理模塊相連接的參數(shù)配置模塊和數(shù)據(jù)上傳模塊，所述累加處理組件還分別與所述指令接收與處理模塊、所述參數(shù)配置模塊相連接，所述雙口 RAM組件、所述數(shù)據(jù)上傳模塊和所述微處理器依次連接。
6.根據(jù)權(quán)利要求5所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述FPGA處理單元還包括數(shù)據(jù)轉(zhuǎn)存模塊，所述數(shù)據(jù)轉(zhuǎn)存模塊外接SRAM并設(shè)置在所述雙口 RAM組件和所述數(shù)據(jù)上傳模塊之間，所述數(shù)據(jù)轉(zhuǎn)存模塊還與所述指令接收與處理模塊相連接。
7.根據(jù)權(quán)利要求5或6所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述FPGA 處理單元還包括分別與所述指令接收與處理模塊相連接的觸發(fā)信號(hào)選擇模塊和內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊，所述觸發(fā)信號(hào)選擇模塊分別與所述內(nèi)觸發(fā)信號(hào)產(chǎn)生模塊和外部觸發(fā)信號(hào)產(chǎn)生裝置相連接，所述觸發(fā)信號(hào)選擇模塊還與所述累加處理組件相連接。
8.根據(jù)權(quán)利要求7所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述采樣數(shù)據(jù)接收模塊至少包括用來(lái)接收所述第一 A/D轉(zhuǎn)換器的采樣數(shù)據(jù)的第一采樣數(shù)據(jù)接收模塊、用來(lái)接收所述第二 A/D轉(zhuǎn)換器的采樣數(shù)據(jù)的第二采樣數(shù)據(jù)接收模塊。
9.根據(jù)權(quán)利要求8所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述累加處理組件至少包括與所述第一采樣數(shù)據(jù)接收模塊相連接的第一累加處理模塊和與所述第二采樣數(shù)據(jù)接收模塊相連接的第二累加處理模塊。
10.根據(jù)權(quán)利要求9所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述雙口RAM 組件至少包括與所述第一累加處理模塊相連接的第一雙口 RAM和與所述第二累加處理模塊相連接的第二雙口 RAM。
11.根據(jù)權(quán)利要求3至6任一權(quán)利要求所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述第一 A/D轉(zhuǎn)換器的采樣速率和所述第二 A/D轉(zhuǎn)換器的采樣速率均為125MSPS。
12.根據(jù)權(quán)利要求1所述的基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，其特征在于所述通信接口為USB接口。
全文摘要
本發(fā)明公開(kāi)了一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，包括接收模擬信號(hào)的差分放大單元、與所述差分放大單元相連接的A/D轉(zhuǎn)換單元、與所述A/D轉(zhuǎn)換單元相連接的FPGA處理單元、與所述FPGA處理單元相連接的微處理器，所述微處理器通過(guò)通信接口與上位機(jī)相連接。本發(fā)明基于FPGA的高速數(shù)據(jù)采集系統(tǒng)具有采樣速率高、精度高、存儲(chǔ)量大、上傳速度快等特性，采樣方式為并行交替實(shí)時(shí)采樣，利用兩個(gè)采樣速率為125MSPS的A/D轉(zhuǎn)換器并行交替采樣一路信號(hào)，實(shí)現(xiàn)250MSPS采樣速率，采樣精度可達(dá)12bits，采集點(diǎn)數(shù)為1～25K，具有硬件累加功能，累加次數(shù)為1～250K，帶寬200MHz，支持USB2.0全速通訊，信號(hào)輸入范圍2Vp-p，可廣泛用于對(duì)數(shù)據(jù)采集的速率、精度、存儲(chǔ)量要求較高的多路信號(hào)采集領(lǐng)域。
文檔編號(hào)G05B19/418GK102176142SQ201010623689
公開(kāi)日2011年9月7日 申請(qǐng)日期2010年12月31日 優(yōu)先權(quán)日2010年12月31日
發(fā)明者于娟, 史振國(guó), 徐佳, 李德和, 李翠錦, 高明 申請(qǐng)人:威海北洋電氣集團(tuán)股份有限公司