多功能芯片內(nèi)置的測(cè)試電路的制作方法
【專利摘要】本實(shí)用新型公開一種多功能芯片內(nèi)置的測(cè)試電路，該測(cè)試電路包括判斷電路、時(shí)鐘選擇電路、測(cè)試下拉電路和下拉脈沖電路；判斷電路包括第一D觸發(fā)器、第二D觸發(fā)器、第一反相器、第二反相器、第三反相器、以及與非門；時(shí)鐘選擇電路包括二選一電路和第四反相器；測(cè)試下拉電路包括第一NMOS管和第二NMOS管；下拉脈沖電路包括D鎖存器、第五反相器和或非門。所述測(cè)試電路括判斷電路、時(shí)鐘選擇電路、測(cè)試下拉電路和下拉脈沖電路，只用一個(gè)測(cè)試端口即可實(shí)現(xiàn)現(xiàn)有技術(shù)的常規(guī)電路采用三個(gè)端口方可實(shí)現(xiàn)的三種測(cè)試功能，從而能夠避免芯片內(nèi)部的測(cè)試電路對(duì)芯片資源的浪費(fèi)，進(jìn)而能夠降低芯片的成本。
【專利說明】
多功能芯片內(nèi)置的測(cè)試電路
技術(shù)領(lǐng)域
[0001] 本實(shí)用新型涉及測(cè)試電路技術(shù)領(lǐng)域。更具體地，涉及一種多功能芯片內(nèi)置的測(cè)試 電路。
【背景技術(shù)】
[0002] 現(xiàn)有技術(shù)中，在各種芯片內(nèi)部，都需要設(shè)置測(cè)試電路，用以檢測(cè)芯片內(nèi)部的某部分 的功能。許多時(shí)候，芯片需要測(cè)試一個(gè)頻率輸出，以檢查是否符合預(yù)定的頻率要求;另外一 些時(shí)候，需要向芯片內(nèi)部輸入一個(gè)時(shí)鐘，以實(shí)現(xiàn)對(duì)芯片進(jìn)行同步控制或者加速測(cè)試;還有一 些時(shí)候，需要通過簡(jiǎn)單方便的置高或置低某些測(cè)試端，來控制某些功能的測(cè)試。
[0003] 如圖1和圖2所示，現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路采用一個(gè)時(shí)鐘選擇電路。該時(shí) 鐘選擇電路包括第一 D觸發(fā)器Fla、第二D觸發(fā)器F2a、二選一電路I3a、第一反相器I4a和第二 反相器I5a，其中第一 D觸發(fā)器Fla的時(shí)鐘端C和第二D觸發(fā)器F2a的時(shí)鐘端C均電連接至內(nèi)部 待測(cè)時(shí)鐘CK1，第一 D觸發(fā)器Fla的時(shí)鐘反端CB和第二D觸發(fā)器F2a的時(shí)鐘反端CB均電連接至 第二反相器I5a的反相輸出端Y，第一 D觸發(fā)器Fla的D端接高電位，第二D觸發(fā)器F2a的D端電 連接至第一D觸發(fā)器Fla的Q端，組成類似移位寄存器的結(jié)構(gòu)，第一D觸發(fā)器Fla的R端和第二D 觸發(fā)器F2a的R端均電連接至第二端口 P0RT2,二選一電路I3a的第一輸入端inO電連接至第 二端口 P0RT2,二選一電路I3a的第二輸入端ini電連接至內(nèi)部待測(cè)時(shí)鐘CK1，二選一電路I3a 的選擇端sel電連接至第二D觸發(fā)器F2a的Q端，二選一電路I3a的輸出端out經(jīng)第一反相器 I4a電連接至?xí)r鐘輸出端CKout。內(nèi)部待測(cè)時(shí)鐘CK1依次經(jīng)第一緩沖器Ila和第二緩沖器I2a 電連接至第一端口 P0RT1。
[0004] 當(dāng)外送頻率經(jīng)由第二端口 P0RT2輸入時(shí)，該時(shí)鐘選擇電路會(huì)自動(dòng)比較第二端口 P0RT2和內(nèi)部待測(cè)時(shí)鐘CK1的頻率快慢，并從二者中選擇較快的頻率送至?xí)r鐘輸出端CKout， 以供后級(jí)電路使用。
[0005] 第三端口 P0RT3作為控制端，依次經(jīng)第三緩沖器I6a和第四緩沖器I7a緩沖后接入 芯片內(nèi)部，控制某些功能的測(cè)試。
[0006] 可以看到，現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路為了實(shí)現(xiàn)上述三種測(cè)試功能，采用三 個(gè)端口。由于三個(gè)端口所占據(jù)的芯片面積遠(yuǎn)遠(yuǎn)大于芯片的其它器件，因此，三個(gè)端口相當(dāng)程 度上增加了芯片面積。更為重要的是，后續(xù)還要為三個(gè)端口做相應(yīng)的測(cè)試配套。因此，現(xiàn)有 技術(shù)的芯片內(nèi)置的測(cè)試電路浪費(fèi)了寶貴的芯片資源，增加了芯片的成本。如何避免芯片內(nèi) 部的測(cè)試電路對(duì)芯片資源的浪費(fèi)進(jìn)而降低芯片的成本成為本領(lǐng)域技術(shù)人員亟待解決的技 術(shù)問題。
[0007] 因此，需要提供一種多功能芯片內(nèi)置的測(cè)試電路。 【實(shí)用新型內(nèi)容】
[0008] 本實(shí)用新型的目的在于提供一種多功能芯片內(nèi)置的測(cè)試電路。
[0009] 為達(dá)到上述目的，本實(shí)用新型采用下述技術(shù)方案：
[0010] 多功能芯片內(nèi)置的測(cè)試電路，該測(cè)試電路包括判斷電路、時(shí)鐘選擇電路、測(cè)試下拉 電路和下拉脈沖電路；
[0011] 判斷電路包括第一 D觸發(fā)器、第二D觸發(fā)器、第一反相器、第二反相器、第三反相器、 以及與非門；
[0012] 時(shí)鐘選擇電路包括二選一電路和第四反相器；
[0013] 測(cè)試下拉電路包括第一 NM0S管和第二NM0S管；
[0014] 下拉脈沖電路包括D鎖存器、第五反相器和或非門。
[0015]優(yōu)選地，所述第二反相器為三態(tài)反相器。
[0016] 優(yōu)選地，所述第一 D觸發(fā)器的時(shí)鐘端和所述第二D觸發(fā)器的時(shí)鐘端均與內(nèi)部待測(cè)時(shí) 鐘輸入端電連接;所述第一 D觸發(fā)器的時(shí)鐘反端和所述第二D觸發(fā)器的時(shí)鐘反端均與所述第 三反相器的反相輸出端電連接;所述第一 D觸發(fā)器的D端接高電位，所述第二D觸發(fā)器的D端 與所述第一 D觸發(fā)器的Q端電連接;所述第一 D觸發(fā)器的R端和所述第二D觸發(fā)器的R端均與所 述與非門的輸出端電連接;所述與非門的第一輸入端與所述第六反相器的反相輸出端電連 接，所述與非門的第二輸入端與測(cè)試端口電連接;所述第二反相器的輸入端與所述第三反 相器的反相輸出端電連接;所述第二反相器的反相輸出端經(jīng)電阻電連接至測(cè)試端口；所述 第二反相器的使能端和所述第一反相器的輸入端均與所述第二D觸發(fā)器的&端電連接;所 述第二反相器的使能反端與所述第一反相器的反相輸出端電連接;所述第一反相器的反相 輸出端與控制端電連接。
[0017] 優(yōu)選地，所述二選一電路的第一輸入端與所述與非門的輸出端電連接;所述二選 一電路的第二輸入端與所述第三反相器的反相輸出端電連接;所述二選一電路的選擇端與 所述第一反相器的反相輸出端電連接;所述二選一電路的輸出端與所述第四反相器的輸入 端電連接;所述第四反相器的反相輸出端電連接至?xí)r鐘輸出端。
[0018]優(yōu)選地，所述第一匪0S管的源極與所述第二匪0S管的漏極電連接，使得所述第一 匪0S管和所述第二匪0S管串聯(lián)構(gòu)成一個(gè)下拉管；所述第一匪0S管的漏極與測(cè)試端口電連 接;所述第二匪0S管的源極接地;所述第一匪0S管的柵極與所述第一反相器的反相輸出端 電連接;所述第二NM0S管的柵極與所述或非門的輸出端電連接。
[0019] 優(yōu)選地，所述D鎖存器的時(shí)鐘端與時(shí)鐘輸出端電連接，所述D鎖存器的時(shí)鐘反端與 所述第五反相器的反相輸出端電連接;所述D鎖存器的D端與所述或非門的第一輸入端電連 接，所述D鎖存器的0端與所述或非門的第二輸入端電連接;所述D鎖存器的Rb端與所述第 六反相器的反相輸出端電連接;所述或非門的輸出端與所述第二NM0S管的柵極電連接。
[0020] 本實(shí)用新型的有益效果如下：
[0021] 與現(xiàn)有技術(shù)相比，本實(shí)用新型的所述測(cè)試電路包括判斷電路、時(shí)鐘選擇電路、測(cè)試 下拉電路和下拉脈沖電路，只用一個(gè)測(cè)試端口即可實(shí)現(xiàn)現(xiàn)有技術(shù)的常規(guī)電路采用三個(gè)端口 方可實(shí)現(xiàn)的三種測(cè)試功能，從而能夠避免芯片內(nèi)部的測(cè)試電路對(duì)芯片資源的浪費(fèi)，進(jìn)而能 夠降低芯片的成本。
【附圖說明】
[0022] 下面結(jié)合附圖對(duì)本實(shí)用新型的【具體實(shí)施方式】作進(jìn)一步詳細(xì)的說明。
[0023] 圖1為現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路的電路圖。
[0024] 圖2為現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路的時(shí)序圖。
[0025] 圖3為本實(shí)用新型實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路的電路圖。
[0026] 圖4為本實(shí)用新型實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路的時(shí)序圖。
【具體實(shí)施方式】
[0027] 為了更清楚地說明本實(shí)用新型，下面結(jié)合優(yōu)選實(shí)施例和附圖對(duì)本實(shí)用新型做進(jìn)一 步的說明。附圖中相似的部件以相同的附圖標(biāo)記進(jìn)行表示。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，下面 所具體描述的內(nèi)容是說明性的而非限制性的，不應(yīng)以此限制本實(shí)用新型的保護(hù)范圍。
[0028] 如圖3所示，本實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路包括判斷電路a、時(shí)鐘選 擇電路b、測(cè)試下拉電路c和下拉脈沖電路d。
[0029] 判斷電路a包括第一 D觸發(fā)器F1、第二D觸發(fā)器F2、第一反相器II、第二反相器12、第 三反相器13、以及與非門17。其中，第二反相器12為三態(tài)反相器。
[0030]第一 D觸發(fā)器F1的時(shí)鐘端C和第二D觸發(fā)器F2的時(shí)鐘端C均與內(nèi)部待測(cè)時(shí)鐘輸入端 CK1電連接;第一 D觸發(fā)器F1的時(shí)鐘反端CB和第二D觸發(fā)器F2的時(shí)鐘反端CB均與第三反相器 13的反相輸出端Y電連接;第一 D觸發(fā)器F1的D端接高電位，第二D觸發(fā)器F2的D端與第一 D觸 發(fā)器F1的Q端電連接;第一D觸發(fā)器F1的R端和第二D觸發(fā)器F2的R端均與與非門17的輸出端Y 電連接;與非門17的第一輸入端A與第六反相器16的反相輸出端Y電連接，與非門17的第二 輸入端B與測(cè)試端口 TEST電連接;第二反相器12的輸入端A與第三反相器13的反相輸出端Y 電連接;第二反相器12的反相輸出端Y經(jīng)電阻R1電連接至測(cè)試端口 TEST;第二反相器12的使 能端EN和第一反相器II的輸入端A均與第二D觸發(fā)器F2的g端電連接;第二反相器12的使能 反端ENB與第一反相器II的反相輸出端Y電連接；第一反相器II的反相輸出端Y與控制端 Ctrl電連接；
[0031 ] 時(shí)鐘選擇電路b包括二選一電路18和第四反相器14。
[0032]二選一電路18的第一輸入端inO與與非門17的輸出端Y電連接，二選一電路18的第 二輸入端ini與第三反相器13的反相輸出端Y電連接，二選一電路18的選擇端sel與第一反 相器II的反相輸出端Y電連接;二選一電路18的輸出端out與第四反相器14的輸入端A電連 接，第四反相器14的反相輸出端Y電連接至?xí)r鐘輸出端CKout。
[0033] 測(cè)試下拉電路c包括第一 NM0S管N1和第二NM0S管N2。
[0034] 第一匪0S管N1的源極與第二匪0S管N2的漏極電連接，使得第一匪0S管N1和第二 匪0S管N2串聯(lián)構(gòu)成一個(gè)下拉管;第一匪0S管N1的漏極與測(cè)試端口 TEST電連接;第二匪0S管 N2的源極接地;第一匪0S管N1的柵極與第一反相器11的反相輸出端Y電連接;第二NM0S管N2 的柵極與下拉脈沖電路d的或非門19的輸出端Y電連接。
[0035] 下拉脈沖電路d包括D鎖存器L1、第五反相器15和或非門19。
[0036] D鎖存器L1的時(shí)鐘端C與時(shí)鐘輸出端CKou t電連接，D鎖存器L1的時(shí)鐘反端CB與第五 反相器15的反相輸出端Y電連接;D鎖存器L1的D端與或非門19的第一輸入端A電連接，并且D 鎖存器L1電連接至后級(jí)電路(圖中未示出），使用時(shí)由后級(jí)電路向D鎖存器L1輸入同步信號(hào)， D鎖存器L1的泛端與或非門19的第二輸入端B電連接;D鎖存器L1的Rb端與第六反相器16的 反相輸出端Y電連接。或非門19的輸出端Y與第二NMOS管N2的柵極電連接。
[0037]當(dāng)外送頻率經(jīng)由測(cè)試端口 TEST輸入時(shí)，判斷電路a會(huì)自動(dòng)比較外送頻率和內(nèi)部待 測(cè)時(shí)鐘信號(hào)的頻率快慢，并從二者中選擇較快的頻率經(jīng)由時(shí)鐘選擇電路b送至?xí)r鐘輸出端 CKout，以供后級(jí)電路使用。
[0038] 本實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路的工作原理如下：
[0039] 1、檢測(cè)內(nèi)部頻率:在初始狀態(tài)下，前級(jí)電路（圖中未示出）經(jīng)內(nèi)部待測(cè)時(shí)鐘輸入端 CK1將內(nèi)部待測(cè)時(shí)鐘信號(hào)輸入至判斷電路a的第一 D觸發(fā)器F1、第二D觸發(fā)器F2和第三反相器 13;從第一 D觸發(fā)器F1的R端輸入的信號(hào)與所述內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率和相位均相同；從 第二D觸發(fā)器F2的R端輸入的信號(hào)與所述內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率和相位均相同；此時(shí)，第 二D觸發(fā)器F2的狀態(tài)保持不變，第二D觸發(fā)器F2的Q端保持為低電位，其g端為高電位，控制 端Ctrl為低電位，測(cè)試下拉電路c關(guān)閉，第二反相器12打開，所述內(nèi)部待測(cè)時(shí)鐘信號(hào)依次經(jīng) 第三反相器13、第二反相器12和電阻R1輸出到測(cè)試端口 TEST，實(shí)現(xiàn)對(duì)內(nèi)部待測(cè)時(shí)鐘信號(hào)的 檢測(cè)。此時(shí)，對(duì)所述內(nèi)部待測(cè)時(shí)鐘信號(hào)的檢測(cè)不會(huì)影響測(cè)試端口 TEST輸出的內(nèi)部待測(cè)時(shí)鐘 信號(hào)的完整性，也不會(huì)額外產(chǎn)生電流。
[0040] 2、外送時(shí)鐘加速測(cè)試：當(dāng)從測(cè)試端口 TEST輸入的內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率較快 時(shí)，第一D觸發(fā)器F1和第二D觸發(fā)器F2仍然保持復(fù)位狀態(tài)，第二反相器12保持開啟，輸入的內(nèi) 部待測(cè)時(shí)鐘信號(hào)依次經(jīng)第三反相器13、第二反相器12、與非門17、二選一電路18的第一輸入 端inO、第四反相器14傳輸至?xí)r鐘輸出端CKout，由時(shí)鐘輸出端CKout輸出以使得后級(jí)電路 (圖中未示出）能夠得到快速測(cè)試；當(dāng)從測(cè)試端口TEST輸入的內(nèi)部待測(cè)時(shí)鐘信號(hào)撤去后，判 斷電路a恢復(fù)到上文描述的狀態(tài)。
[0041 ] 3、置高測(cè)試端，來實(shí)現(xiàn)控制功能或加速測(cè)試：當(dāng)測(cè)試端口 TEST被強(qiáng)制為高電位時(shí)， 第一 D觸發(fā)器F1和第二D觸發(fā)器F2處于工作狀態(tài)，在測(cè)試端口 TEST經(jīng)過兩個(gè)內(nèi)部待測(cè)時(shí)鐘信 號(hào)后，第二D觸發(fā)器F2的Q端變?yōu)楦唠娢?，第二D觸發(fā)器F2的g端變?yōu)榈碗娢?，關(guān)閉第二反相 器12,控制端Ctrl變?yōu)楦唠娢磺易鳛闇y(cè)試Flag，以用于內(nèi)部控制或者測(cè)試功能，同時(shí)將測(cè)試 端口 TEST置于下拉狀態(tài)，以便當(dāng)測(cè)試端口 TEST被釋放時(shí)，測(cè)試端口 TEST能夠自然放電，而不 是維持為置高態(tài)。
[0042] 4、恢復(fù)狀態(tài)：當(dāng)測(cè)試端口 TEST被釋放時(shí)，如上文第3項(xiàng)所述，測(cè)試端口 TEST逐漸放 電，當(dāng)測(cè)試端口TEST的電位下降到閾值以下時(shí)，第一D觸發(fā)器F1和第二D觸發(fā)器F2均再次復(fù) 位，此時(shí)控制端Ctrl回到低電位，第二反相器12重新打開，測(cè)試端口 TEST由高阻狀態(tài)回復(fù)到 與內(nèi)部待測(cè)時(shí)鐘輸入端CK1同步的狀態(tài)。
[0043] 5、時(shí)鐘選擇電路：當(dāng)測(cè)試端口 TEST有頻率時(shí)，后續(xù)時(shí)鐘信號(hào)選擇與測(cè)試端口 TEST 相同的信號(hào)；當(dāng)測(cè)試端口TEST被強(qiáng)制為高電位時(shí)，后續(xù)時(shí)鐘信號(hào)選擇與內(nèi)部待測(cè)時(shí)鐘輸入 端CK1相同的信號(hào)。
[0044] 6、下拉脈沖電路d:下拉脈沖電路d用以產(chǎn)生一個(gè)下拉脈沖序列，采用減小脈寬比 的方式實(shí)現(xiàn)小電流下拉。該方法也可以采用一個(gè)大的下拉電阻的方式來替代，但一般來說， 圖4中示出的方法比采用大電阻下拉有效而且成本低。
[0045] 顯然，本實(shí)用新型的上述實(shí)施例僅僅是為清楚地說明本實(shí)用新型所作的舉例，而 并非是對(duì)本實(shí)用新型的實(shí)施方式的限定，對(duì)于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明 的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)，這里無法對(duì)所有的實(shí)施方式予以窮舉， 凡是屬于本實(shí)用新型的技術(shù)方案所引伸出的顯而易見的變化或變動(dòng)仍處于本實(shí)用新型的 保護(hù)范圍之列。
【主權(quán)項(xiàng)】
1. 多功能芯片內(nèi)置的測(cè)試電路，其特征在于，該測(cè)試電路包括判斷電路、時(shí)鐘選擇電 路、測(cè)試下拉電路和下拉脈沖電路； 判斷電路包括第一 D觸發(fā)器、第二D觸發(fā)器、第一反相器、第二反相器、第三反相器、以及 與非門； 時(shí)鐘選擇電路包括二選一電路和第四反相器； 測(cè)試下拉電路包括第一 NMOS管和第二NMOS管； 下拉脈沖電路包括D鎖存器、第五反相器和或非門。2. 根據(jù)權(quán)利要求1所述的多功能芯片內(nèi)置的測(cè)試電路，其特征在于，所述第二反相器為 三態(tài)反相器。3. 根據(jù)權(quán)利要求1或2所述的多功能芯片內(nèi)置的測(cè)試電路，其特征在于，所述第一D觸發(fā) 器的時(shí)鐘端和所述第二D觸發(fā)器的時(shí)鐘端均與內(nèi)部待測(cè)時(shí)鐘輸入端電連接;所述第一 D觸發(fā) 器的時(shí)鐘反端和所述第二D觸發(fā)器的時(shí)鐘反端均與所述第三反相器的反相輸出端電連接； 所述第一 D觸發(fā)器的D端接高電位，所述第二D觸發(fā)器的D端與所述第一 D觸發(fā)器的Q端電連 接;所述第一 D觸發(fā)器的R端和所述第二D觸發(fā)器的R端均與所述與非門的輸出端電連接;所 述與非門的第一輸入端與第六反相器的反相輸出端電連接，所述與非門的第二輸入端與測(cè) 試端口電連接;所述第二反相器的輸入端與所述第三反相器的反相輸出端電連接;所述第 二反相器的反相輸出端經(jīng)電阻電連接至測(cè)試端口；所述第二反相器的使能端和所述第一反 相器的輸入端均與所述第二D觸發(fā)器的Q端電連接;所述第二反相器的使能反端與所述第一 反相器的反相輸出端電連接;所述第一反相器的反相輸出端與控制端電連接。4. 根據(jù)權(quán)利要求1或2所述的多功能芯片內(nèi)置的測(cè)試電路，其特征在于，所述二選一電 路的第一輸入端與所述與非門的輸出端電連接;所述二選一電路的第二輸入端與所述第三 反相器的反相輸出端電連接;所述二選一電路的選擇端與所述第一反相器的反相輸出端電 連接;所述二選一電路的輸出端與所述第四反相器的輸入端電連接;所述第四反相器的反 相輸出端電連接至?xí)r鐘輸出端。5. 根據(jù)權(quán)利要求1或2所述的多功能芯片內(nèi)置的測(cè)試電路，其特征在于，所述第一匪OS 管的源極與所述第二NMOS管的漏極電連接，使得所述第一 NMOS管和所述第二NMOS管串聯(lián)構(gòu) 成一個(gè)下拉管;所述第一匪0S管的漏極與測(cè)試端口電連接;所述第二匪 0S管的源極接地； 所述第一 NMOS管的柵極與所述第一反相器的反相輸出端電連接;所述第二NMOS管的柵極與 所述或非門的輸出端電連接。6. 根據(jù)權(quán)利要求1或2所述的多功能芯片內(nèi)置的測(cè)試電路，其特征在于，所述D鎖存器的 時(shí)鐘端與時(shí)鐘輸出端電連接，所述D鎖存器的時(shí)鐘反端與所述第五反相器的反相輸出端電 連接;所述D鎖存器的D端與所述或非門的第一輸入端電連接，所述D鎖存器的泛端與所述或 非門的第二輸入端電連接;所述D鎖存器的Rb端與第六反相器的反相輸出端電連接;所述或 非門的輸出端與所述第二NMOS管的柵極電連接。
【文檔編號(hào)】G01R31/28GK205562741SQ201620012650
【公開日】2016年9月7日
【申請(qǐng)日】2016年1月5日
【發(fā)明人】丁東民, 周盛, 金翔, 吳剛
【申請(qǐng)人】華潤(rùn)半導(dǎo)體（深圳）有限公司