一種水下三維場景實時成像系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及3D立體投影技術(shù)領(lǐng)域，具體是指一種水下三維場景實時成像系統(tǒng)。
[0002]
【背景技術(shù)】
[0003]近年來，隨著人們對海洋資源的不斷需求與開發(fā)，水下探測技術(shù)得到了飛速發(fā)展。人們對海洋的主要探測手段是聲波，即聲納技術(shù)。因此，利用聲納進行水下探測成為了當(dāng)今海洋研究的重點課題。然而，大部分聲納系統(tǒng)都是通過聲波來判斷有無聲納目標(biāo)，以及目標(biāo)的方位和距離。目前，國內(nèi)外在海底三維聲納成像技術(shù)方面已經(jīng)取得了一定的成果;例如:美國RESoN公司開發(fā)的新一代數(shù)字聲納SeaBat8125，歐洲共同體和挪威共同開發(fā)的Echoscope系列三維聲納，美國的海洋工業(yè)公司開發(fā)的雙頻識別聲納以及美國的Farsounder公司開發(fā)的三維前視聲納;但這些聲納成像技術(shù)大多基于二維映射三維圖像，或者小范圍的慢速三維成像，成像效果不佳，實時性太差。
[0004]

【發(fā)明內(nèi)容】

[0005]針對上述現(xiàn)有技術(shù)的不足，本發(fā)明在于提供一種水下三維場景實時成像系統(tǒng)，能夠有效的解決上述現(xiàn)有技術(shù)存在的問題。
[0006]本發(fā)明的技術(shù)方案是:
一種水下三維場景實時成像系統(tǒng)，包括由48塊子板、主板和PC主控機組成;所述PC主控機通過千兆以太網(wǎng)與主板相連，所述主板通過LVDS分別48塊子板相連;所述子板由輸出放大器、4路功率放大器、AD轉(zhuǎn)換器、DA轉(zhuǎn)換器和外圍電路構(gòu)成;所述主板由嵌入式處理器、FPGA XC3S1200E和4片F(xiàn)PGA XC5VSX95T和外圍電路組成；
還包括系統(tǒng)FPGA功能設(shè)計模塊，所述系統(tǒng)FPGA功能設(shè)計模塊包括子板FPGA設(shè)計模塊，主板高性能FPGA設(shè)計模塊和主板接口 FPGA設(shè)計模塊;所述子板FPGA設(shè)計模塊包括A/D采樣控制模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)轉(zhuǎn)換和發(fā)送模塊以及主信號處理板的通信模塊;所述主板接口FPGA設(shè)計模塊包括發(fā)射脈沖信號模塊、子板START信號模塊、數(shù)據(jù)合并發(fā)送中斷信號模塊和差分信號轉(zhuǎn)成單端信號模塊；
還包括PowerPC系統(tǒng)軟件構(gòu)架和實時可視化顯示系統(tǒng);所述PowerPC系統(tǒng)軟件構(gòu)架包括嵌入式Linux操作系統(tǒng)、系統(tǒng)啟動代碼開發(fā)、驅(qū)動程序開發(fā)和應(yīng)用程序開發(fā);所述實時可視化顯示系統(tǒng)包括數(shù)據(jù)模塊、三維建模模塊、參數(shù)控制模塊和顯示模塊;所述數(shù)據(jù)模塊包括網(wǎng)絡(luò)接收模塊、數(shù)據(jù)存儲模塊和數(shù)據(jù)讀取模塊;所述三維建模模塊包括單幀匹配模塊、精確配準(zhǔn)模塊和圖像拼接模塊;所述參數(shù)控制模塊包括聲納控制模塊、算法管理模塊和顯示方式控制模塊;所述顯示模塊包括單幀顯示模塊和全局顯示模塊。
[0007]進一步地，所述每塊子板設(shè)有48個信號接收通道。
[0008]進一步地，所述控制A/D采樣芯片對聲學(xué)信號的幅度和相位信息進行同步A/D采樣和采樣數(shù)據(jù)處理，并通過低壓差分信號接口將數(shù)據(jù)上傳主板。
[0009]進一步地，所述主板將波束形成匯總結(jié)果通過千兆以太網(wǎng)口傳輸給PC主控機。
[0010]進一步地，所述主板高性能FPGA設(shè)計模塊采集數(shù)據(jù)平均分配給4塊FPGA同步進行處理與計算，并通過彼此的數(shù)據(jù)交互完成波束形成。
[0011]進一步地，所述FPGA XC5VSX95T通過LVDS接口接收12塊子板上傳的數(shù)據(jù)，通過高速差分對數(shù)據(jù)線彼此進行數(shù)據(jù)交互。
[0012]進一步地，所述主板接口FPGA負(fù)責(zé)將4片主板高性能FPGA上傳的數(shù)據(jù)合并，便于PowerPC讀取。PowerPC控制FPGA生成脈沖信號，驅(qū)動系統(tǒng)發(fā)射聲學(xué)信號，并通過FPGA控制子板開始采集數(shù)據(jù)。數(shù)據(jù)匯總完成后生成中斷信號，PowerPC根據(jù)中斷信號讀取數(shù)據(jù)。
[0013]本發(fā)明的優(yōu)點:本發(fā)明基于優(yōu)化后的波束形成算法，利用大規(guī)模FPGA陣列，較好地解決了大量換能器信號采樣和海量數(shù)據(jù)并行計算的問題。該系統(tǒng)在大壩水下部分監(jiān)測、海港墻壁檢查、水下工程實施、海底管道檢查、水下航行器的避障和導(dǎo)航等方面具有廣泛的應(yīng)用前景;并在提高系統(tǒng)性能和降低系統(tǒng)功耗方面做進一步的改進。
[0014]
【附圖說明】
[0015]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖；
圖1為本發(fā)明的結(jié)構(gòu)示意圖；
圖2為本發(fā)明子板硬件功能框圖；
圖3為本發(fā)明子板FPGA工作流程示意圖；
圖4為本發(fā)明Virtex-5工作流程示意圖；
圖5為本發(fā)明DDR2控制器數(shù)據(jù)流示意圖；
圖6為本發(fā)明接口 FPGA工作流程示意圖；
圖7為本發(fā)明PowerpPC系統(tǒng)軟件構(gòu)架示意圖；
圖8為本發(fā)明實時可視化顯示系統(tǒng)軟件功能圖。
[0016]
【具體實施方式】
[0017]下面結(jié)合附圖對本發(fā)明的優(yōu)選實施例進行詳細(xì)闡述，以使本發(fā)明的優(yōu)點和特征能更易于被本領(lǐng)域技術(shù)人員理解，從而對本發(fā)明的保護范圍做出更為清楚明確的界定:
參考圖1，一種水下三維場景實時成像系統(tǒng)，包括由48塊子板、主板和PC主控機組成；所述PC主控機通過千兆以太網(wǎng)與主板相連，所述主板通過LVDS分別48塊子板相連;所述子板由輸出放大器、4路功率放大器、AD轉(zhuǎn)換器、DA轉(zhuǎn)換器和外圍電路構(gòu)成;所述主板由嵌入式處理器、FPGA XC3S1200E和4片F(xiàn)PGA XC5VSX95T和外圍電路組成；
還包括系統(tǒng)FPGA功能設(shè)計模塊，所述系統(tǒng)FPGA功能設(shè)計模塊包括子板FPGA設(shè)計模塊，主板高性能FPGA設(shè)計模塊和主板接口 FPGA設(shè)計模塊;所述子板FPGA設(shè)計模塊包括A/D采樣控制模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)轉(zhuǎn)換和發(fā)送模塊以及主信號處理板的通信模塊;所述主板接口FPGA設(shè)計模塊包括發(fā)射脈沖信號模塊、子板START信號模塊、數(shù)據(jù)合并發(fā)送中斷信號模塊和差分信號轉(zhuǎn)成單端信號模塊；
還包括PowerPC系統(tǒng)軟件構(gòu)架和實時可視化顯示系統(tǒng);所述PowerPC系統(tǒng)軟件構(gòu)架包括嵌入式Linux操作系統(tǒng)、系統(tǒng)啟動代碼開發(fā)、驅(qū)動程序開發(fā)和應(yīng)用程序開發(fā);所述實時可視化顯示系統(tǒng)包括數(shù)據(jù)模塊、三維建模模塊、參數(shù)控制模塊和顯示模塊;所述數(shù)據(jù)模塊包括網(wǎng)絡(luò)接收模塊、數(shù)據(jù)存儲模塊和數(shù)據(jù)讀取模塊;所述三維建模模塊包括單幀匹配模塊、精確配準(zhǔn)模塊和圖像拼接模塊;所述參數(shù)控制模塊包括聲納控制模塊、算法管理模塊和顯示方式控制模塊;所述顯示模塊包括單幀顯示模塊和全局顯示模塊。
[0018]所述每塊子板設(shè)有48個信號接收通道。
[0019]所述控制A/D采樣芯片對聲學(xué)信號的幅度和相位信息進行同步A/D采樣和采樣數(shù)據(jù)處理，并通過低壓差分信號接口將數(shù)據(jù)上傳主板。
[0020]所述主板將波束形成匯總結(jié)果通過千兆以太網(wǎng)口傳輸給PC主控機。
[0021]所述主板高性能FPGA設(shè)計模塊采集數(shù)據(jù)平均分配給4塊FPGA同步進行處理與計算，并通過彼此的數(shù)據(jù)交互完成波束形成。
[0022]所述FPGA XC5VSX95T通過LVDS接口接收12塊子板上傳的數(shù)據(jù)，通過高速差分對數(shù)據(jù)線彼此進行數(shù)據(jù)交互。
[0023]所述主板接口FPGA負(fù)責(zé)將4片主板高性能FPGA上傳的數(shù)據(jù)合并，便于PowerPC讀取。PowerPC控制FPGA生成脈沖信號，驅(qū)動系統(tǒng)發(fā)射聲學(xué)信號，并通過FPGA控制子板開始采集數(shù)據(jù)。數(shù)據(jù)匯總完成后生成中斷信號，PowerPC根據(jù)中斷信號讀取數(shù)據(jù)。
[0024]如圖1所示，由48塊子板、主板和主控PC組成。子板負(fù)責(zé)完成信號采集功能，主板負(fù)責(zé)完成波束形成與數(shù)據(jù)匯總，并實現(xiàn)對子板的采樣控制和與主控PC通信的功能，最終在主控PC上完成實時三維成像。其中，每塊子板有48個信號接收通道；
子板數(shù)據(jù)采集功能如圖2所示。各通道首先對從換能器接收的微弱的電信號進行調(diào)理，將信號通過一個高通濾波器濾除中低頻的環(huán)境噪聲后，再經(jīng)過一款二階帶通濾波器，以實現(xiàn)當(dāng)輸入信號頻率大于570 kHz時使信號衰減20 dB以上，同時保證有效的信號范圍270 kHz-330 kHz(考慮水聲信號的多普勒頻移)衰減小于3 dB。然后在外部同源時鐘驅(qū)動下，Spartan_3E控制A/D米樣芯片對聲學(xué)彳目號的幅度和相位彳目息進行同步A/D米樣和米樣數(shù)據(jù)處理，并通過低壓差分信號(Low-voltage Differential Signaling, LVDS)接口將數(shù)