一種基于高穩(wěn)定度寬基準(zhǔn)脈沖的精密頻率測量裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于時(shí)頻測量領(lǐng)域，特別設(shè)及一種基于高穩(wěn)定度寬基準(zhǔn)脈沖的精密頻率測 量裝置。
【背景技術(shù)】
[0002] 隨著科學(xué)和工程技術(shù)的不斷發(fā)展，許多設(shè)備對本地時(shí)鐘頻率的精確度提出了越來 越高的要求，需要對各種時(shí)鐘源如恒溫晶振、原子鐘等的振蕩頻率進(jìn)行精確測量，W確定其 長期工作后產(chǎn)生的頻率偏移。進(jìn)行頻率測量，需要外部提供的高精度頻率基準(zhǔn)，衛(wèi)星授時(shí)系 統(tǒng)，如GPS、化0NASS、北斗等衛(wèi)星系統(tǒng)所提供的與地面授時(shí)中屯、同步的高穩(wěn)定度脈沖信號便 是一種易獲取的頻率基準(zhǔn)，其具有極高的長期穩(wěn)定性，但每個(gè)脈沖含有隨機(jī)抖動，需要通過 算法進(jìn)行消除。
[0003] 絕大多數(shù)現(xiàn)有的頻率測量技術(shù)都是在脈沖計(jì)數(shù)法的基礎(chǔ)上發(fā)展而來。
[0004] 記基準(zhǔn)脈沖的頻率為fB，周期為Tb，爲(wèi)記待測時(shí)鐘的頻率為fT，周期為Ττ， J寫 於。為表述方便，下文均假設(shè)Τβ〉Ττ，反之亦成立。
[0005] 傳統(tǒng)脈沖計(jì)數(shù)法W基準(zhǔn)脈沖為計(jì)數(shù)閩口，在閩口開啟的時(shí)間窗內(nèi)對待測脈沖進(jìn)行 計(jì)數(shù)，記為η，則可認(rèn)為待測時(shí)鐘的周期Ττ'和頻率fT '為取=^，fΤ'二址Β 打
[0006] 傳統(tǒng)脈沖計(jì)數(shù)法的缺點(diǎn)在于，在一個(gè)測量時(shí)間窗內(nèi)，會產(chǎn)生一個(gè)±Ττ范圍內(nèi)的系 統(tǒng)誤差，W待測頻率Ττ-ΙΟΟΜΗζ計(jì)數(shù)時(shí)間窗Is為例，該測量方法的誤差將達(dá)到lOns/s，精度 無法滿足諸多現(xiàn)實(shí)應(yīng)用的需求。
[0007] 為減小該項(xiàng)誤差，工程上提出了多種改進(jìn)技術(shù)，如積分內(nèi)插法、恒流積分法、時(shí)間 游標(biāo)法、數(shù)字延遲線法等，積分內(nèi)插法和恒流積分法理論上可W達(dá)到很高的測量分辨率，但 受到電容充放電非線性及老化因素的影響嚴(yán)重，且被測頻率的變化范圍有限；時(shí)間游標(biāo)法 可W達(dá)到很高的測量分辨率及穩(wěn)定性，但其要求的多個(gè)同步啟動且具有恒定頻差的頻率源 難W實(shí)現(xiàn)，成本高，生產(chǎn)調(diào)試極復(fù)雜，不利于實(shí)際應(yīng)用;數(shù)字延遲線法依賴于集成電路的制 造工藝，對忍片工作溫度和電壓穩(wěn)定度十分敏感，且其只能達(dá)到數(shù)百皮秒的測量分辨率，不 能滿足更高的需求。

【發(fā)明內(nèi)容】

[000引針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種基于高穩(wěn)定度寬基準(zhǔn)脈沖的精密頻率測量 裝置，該裝置，成本低，生產(chǎn)調(diào)試簡單，有利于實(shí)際應(yīng)用，對忍片工作溫度和電壓穩(wěn)定度不敏 感，能滿足更高的需求。
[0009] 實(shí)現(xiàn)本發(fā)明目的的技術(shù)方案是：
[0010] -種基于高穩(wěn)定度寬基準(zhǔn)脈沖的精密頻率測量裝置，包括時(shí)鐘整形單元、開關(guān)恒 流源單元、電容充電控制單元、自校準(zhǔn)單元、ADC采樣單元、主處理器單元和FPGA控制單元； [0011 ] FPGA控制單元與時(shí)鐘整開多單元、開關(guān)恒流源單元、主處理器單元相連接，
[0012] 時(shí)鐘整形單元與基準(zhǔn)脈沖源、被測頻率源直接連接，
[0013] 電容充電控制單元與開關(guān)恒流源單元、自校準(zhǔn)單元相連接，
[0014] 主處理器單元與ADC采樣單元、自校準(zhǔn)單元相連接，自校準(zhǔn)單元還與ADC采樣單元 相連接。
[0015] 時(shí)鐘整形單元:將基準(zhǔn)頻率脈沖及被測頻率脈沖整形為邊沿睹峭的CMOS電平輸入 至FPGA中，該電路可由高速率比較器忍片實(shí)現(xiàn)；
[0016] 開關(guān)恒流源單元:該單元受FPGA控制，將待積分的電壓脈沖信號轉(zhuǎn)換為電流脈沖 信號，提供給電容充電控制單元，要求該可控恒流源具有高帶寬、高壓擺率及高輸出內(nèi)阻的 特性，W滿足測量精度的需求；
[0017] 電容充電控制單元:該單元接受開關(guān)恒流源單元輸出的電流脈沖，對一顆電容進(jìn) 行充電，將脈沖寬度轉(zhuǎn)換為電容電壓化并輸出給自校準(zhǔn)單元，該單元輸入端應(yīng)具有電流單 向?qū)ǖ奶匦?，輸出緩沖端應(yīng)具有超高阻抗低容抗的特性，W保證電壓信號在短時(shí)間內(nèi)不 會因漏電流而發(fā)生變化，在單次測量結(jié)束后，應(yīng)在FPGA控制單元的控制下對電容進(jìn)行放電 處理W待下次測量使用；
[0018] 所述積分電容應(yīng)選用高質(zhì)量的聚苯乙締電容；
[0019] 自校準(zhǔn)單元:為避免積分電容受環(huán)境溫度、長期老化及電流源老化導(dǎo)致積分比例 發(fā)生變化，同時(shí)為提高該系統(tǒng)對測量頻率大范圍變化的需求，該自校準(zhǔn)單元受主處理器的 控制，可利用單個(gè)被測頻率脈沖作為校準(zhǔn)信號，對電容積分輸出電壓進(jìn)行直流偏置調(diào)節(jié) 化ias和幅度調(diào)Aadj ,得到松準(zhǔn)后電壓化adj二Aadj化+Ubias ,使其細(xì)足測重需求并巧大程度地 消除元器件誤差產(chǎn)生的測量誤差；
[0020] ADC采樣單元:該單元受FPGA的控制，對電容積分后的電壓信號進(jìn)行采樣并轉(zhuǎn)換為 數(shù)字信號提供給主處理器做進(jìn)一步利用，為避免采樣時(shí)間過長導(dǎo)致積分電容緩慢放電產(chǎn)生 的誤差，該ADC采樣單元應(yīng)使用高速SAR型ADC集成電路，ADC集成電路的轉(zhuǎn)換位數(shù)直接決定 了本發(fā)明系統(tǒng)的測量分辨率；
[0021] 主處理器單元:該單元通過對FPGA內(nèi)狀態(tài)機(jī)的控制，達(dá)到對本發(fā)明系統(tǒng)測量流程 的控制，并通過讀取FPGA內(nèi)計(jì)數(shù)器值和ADC轉(zhuǎn)換數(shù)據(jù)，對校正參數(shù)進(jìn)行修正，對被測頻率進(jìn) 行換算，然后通過卡爾曼濾波算法對測量數(shù)據(jù)進(jìn)行濾波W消除參考頻率的隨機(jī)抖動；
[0022] FPGA控制單元:該單元受主處理器的控制，提供時(shí)序信號W協(xié)調(diào)控制其他各單元 的工作，并實(shí)現(xiàn)本發(fā)明系統(tǒng)所需的全部邏輯電路，如計(jì)數(shù)器電路、計(jì)數(shù)口限生成電路、被測 脈沖相位差產(chǎn)生電路；
[0023] 所述計(jì)數(shù)器電路用于在一個(gè)計(jì)數(shù)時(shí)間窗口內(nèi)，對被測脈沖Ρτ進(jìn)行粗計(jì)數(shù)并記錄， 供主處理器讀取使用；
[0024] 所述計(jì)數(shù)口限生成電路用于生成基準(zhǔn)脈沖周期的正整數(shù)倍寬度的計(jì)數(shù)窗口信號 Pw，供計(jì)數(shù)器作為計(jì)數(shù)口限使用，并供給相位差產(chǎn)生電路W產(chǎn)生相位差信號；
[0025] 所述被測脈沖相位差產(chǎn)生電路用于產(chǎn)生在計(jì)數(shù)窗口的起始處被測脈沖與計(jì)數(shù)窗 口脈沖邊沿的時(shí)間差脈沖時(shí)，其寬度為Tpp，并將其輸出給開關(guān)恒流源電路，為保證開關(guān)恒流 源電路工作在線性度良好的區(qū)間內(nèi)，該脈沖應(yīng)額外包含一個(gè)被測頻率脈沖，即Tpp = tT+i- ?ρρ,Ττ < Τρρ < 2Ττ；
[00%]有益效果
[0027]本發(fā)明提供一種基于高穩(wěn)定度寬基準(zhǔn)脈沖的精密頻率測量裝置，對于直接計(jì)數(shù)法 產(chǎn)生的相位誤差具有16位的測量分辨率，可達(dá)到lOpsW下的測量精度，明顯優(yōu)于傳統(tǒng)的測 量方法，調(diào)試簡單，可實(shí)現(xiàn)全自動測量，無需人工操作，同時(shí)對環(huán)境溫度、元器件老化、電壓 波動等影響因素不敏感，具有優(yōu)良的穩(wěn)定性，與使用鎖相環(huán)的方法相比，無需鎖相過程，可 實(shí)現(xiàn)即時(shí)測量，響應(yīng)速度快，結(jié)構(gòu)清晰，實(shí)現(xiàn)方法簡單，方便與其他系統(tǒng)結(jié)合，可應(yīng)用于精密 儀器、傳感器網(wǎng)絡(luò)、網(wǎng)絡(luò)授時(shí)、精確守時(shí)等諸多領(lǐng)域，該裝置成本低，生產(chǎn)調(diào)試簡單，有利于 實(shí)際應(yīng)用，對忍片工作溫度和電壓穩(wěn)定度不敏感，能滿足更高的需求。
【附圖說明】
[002引圖1系統(tǒng)結(jié)構(gòu)框圖 [00巧]圖2主處理器控制流程圖
[0030] 圖3校準(zhǔn)子流程圖
【具體實(shí)施方式】
[0031] 下面結(jié)合附圖和實(shí)施例對本
【發(fā)明內(nèi)容】
作進(jìn)一步的闡述，但不是對本發(fā)明的限定。
[0032] 如圖1所示：
[00削實(shí)施例
[0034] -種基于高穩(wěn)定度寬基準(zhǔn)脈沖的精密頻率測量裝置，包括時(shí)鐘整形單元2、開關(guān)恒 流源單元5、電容充電控制單元6、自校準(zhǔn)單元9、ADC采樣單元8、主處理器單元7和FPGA控制 單元4;
[0035] FPGA控制單元4與時(shí)鐘整形單元2、開關(guān)恒流源單元5、主處理器單元相連接，
[0036] 時(shí)鐘整形單元2與基準(zhǔn)脈沖源1、被測頻率源3直接連接，
[0037] 電容充電控制單元6與開關(guān)恒流源單元5、自校準(zhǔn)單元9相連接，
[003引主處理器單元7與ADC采樣單元8、自校準(zhǔn)單元9相連接，自校準(zhǔn)單元9還與ADC采樣 單元8相連接。
[0039] 上面是我寫的你的輸入輸出控制等等很復(fù)雜，運(yùn)樣寫感覺簡單一點(diǎn)，
[0040] 時(shí)鐘整形單元2:將基準(zhǔn)頻率脈沖及被測頻率脈沖整形為邊沿睹峭的CMOS電平輸 入至FPGA中，該電路可由高速率比較器忍片實(shí)現(xiàn)；
[0041 ]開關(guān)恒流源單元5:該單元受FPGA控制單元4控制，將待積分的電壓脈沖信號轉(zhuǎn)換 為電流脈沖信號，提供給電容充電控制單元6,該可控恒流源具有帶寬、高壓擺率及高輸出 內(nèi)阻的特性，W滿足測量精度的需求；
[0042] 電容充電控制單元6:接受開關(guān)恒流源單元5輸出的電流脈沖，對一顆電容進(jìn)行充 電，將脈沖寬度轉(zhuǎn)換為電容電壓化并輸出給自校準(zhǔn)單元，該單元輸入端應(yīng)具有電流單向?qū)?通的特性，輸出緩沖端應(yīng)具有超高阻抗低容抗的特性，W保證電壓信號在短時(shí)間內(nèi)不會因 漏電流而發(fā)生變化，在單次測量結(jié)束后，應(yīng)在FPGA控制單元4的控制下對電容進(jìn)行放電處理 W待下次測量使用；
[0043] 所述積分電容應(yīng)選用高質(zhì)量的聚苯乙締電容；
[0044] 自校準(zhǔn)單元9:為避免積分電容受環(huán)境溫度、長期老化及電流源老化導(dǎo)致積分比例 發(fā)生變化，同時(shí)為提高該系統(tǒng)對測量頻率大范圍變化的需求，該自校準(zhǔn)單元受主處理器的