模擬塊及用于測試其的測試塊的制作方法
【技術領域】
[0001]以下描述涉及集成電路裝置(“1C”)。
[0002]更確切地說，以下描述涉及用于IC的模擬塊及用于測試模擬塊的測試塊。
【背景技術】
[0003]可編程裝置(例如，可編程邏輯裝置(“PLD”))可具有許多組件。在過去，通?？赏ㄟ^對用于內(nèi)建式自測試(“BIST”)系統(tǒng)的可編程資源(例如，“構造”)進行編程來測試PLD的大量組件，所述BIST系統(tǒng)是經(jīng)由此類構造中的配置位流來提供的。但是，PLD已發(fā)展成芯片上系統(tǒng)(“SoC”)，且對于具現(xiàn)化的此類BIST系統(tǒng)測試來說并非可經(jīng)由構造來存取待測試的所有大量組件。沿著那些線，一或多個模擬塊可從此類構造去耦，并且因此可能不可經(jīng)由構造存取以用于此類BIST系統(tǒng)測試。
[0004]因此，提供其中可測試模擬塊的SoC將是有用的。

【發(fā)明內(nèi)容】

[0005]一種設備通常涉及芯片上系統(tǒng)。在此類設備中，所述芯片上系統(tǒng)具有至少一個模擬塊、輸入/輸出接口、數(shù)據(jù)測試塊和處理單元。處理單元耦合到輸入/輸出接口以控制對至少一個模擬塊的存取。數(shù)據(jù)測試塊經(jīng)由輸入/輸出接口耦合到至少一個模擬塊。處理單元耦合到數(shù)據(jù)測試塊，并且經(jīng)配置以執(zhí)行具有至少一個測試圖案的測試代碼。數(shù)據(jù)測試塊在由處理單元執(zhí)行的測試代碼的控制下被配置成以測試圖案來測試至少一個模擬塊。
[0006]—種方法通常涉及測試模擬塊。在此類方法中，所述模擬塊包含環(huán)回數(shù)據(jù)序列。將配置信息提供到鏈路測試塊的配置控制器。響應于配置信息在配置控制器的控制下配置模擬塊。通過鏈路測試塊的誤碼率測試儀從模擬塊接收數(shù)據(jù)序列。誤碼率測試儀配置有測試圖案信息。數(shù)據(jù)序列對與測試圖案信息相關聯(lián)的測試圖案作出響應。通過誤碼率測試儀來確定數(shù)據(jù)序列的誤碼率。輸出誤碼率。
[0007]一種方法通常涉及產(chǎn)生數(shù)據(jù)眼。將配置信息提供到鏈路測試塊的配置控制器。響應于配置信息在配置控制器的控制下配置模擬塊。通過鏈路測試塊的眼球掃描控制器經(jīng)由第一輸入/輸出總線從模擬塊接收應用程序數(shù)據(jù)。由眼球掃描控制器響應于應用程序數(shù)據(jù)來產(chǎn)生數(shù)據(jù)眼。所述數(shù)據(jù)眼是用于響應于配置信息來設定模擬塊。輸出數(shù)據(jù)眼。
【附圖說明】
[0008]附圖示出了( 一或多個)例示性設備和/或方法。但是，附圖不應理解為限制權利要求的范圍，而是僅用于闡釋和理解。
[0009]圖1是描繪例示性柱狀現(xiàn)場可編程門陣列(“FPGA”)架構的簡化框圖。
[0010]圖2是描繪例示性芯片上系統(tǒng)(“SoC”)的框圖。
[0011]圖3是描繪例示性模擬塊測試流程的流程圖。
[0012]圖4是描繪圖3的測試流程的例示性環(huán)回測試流程的流程圖。
[0013]圖5是描繪例示性數(shù)據(jù)眼產(chǎn)生流程的流程圖。
【具體實施方式】
[0014]在以下描述中，闡述眾多特定細節(jié)以提供對本文中描述的特定實例的更徹底描述。但是，所屬領域的技術人員應顯而易見，可在沒有下文給出的所有特定細節(jié)的情況下實踐一或多個其它實例和/或這些實例的變化。在其它例子中，未詳細地描述熟知的特征以免混淆本文中的實例的描述。為便于說明，在不同的圖式中使用相同的編號標簽以參考相同的項目；但是，所述項目在替代實例中可能不同。
[0015]在描述若干圖中的說明性地描繪的實例之前，提供總體介紹以有助于進一步的理解?？删幊萄b置(例如，可編程邏輯裝置(“PLD”))可具有許多組件。在過去，通常可通過對用于內(nèi)建式自測試(“BIST”)系統(tǒng)的可編程資源(例如，“構造”)進行編程來測試PLD的大量組件，所述BIST系統(tǒng)是經(jīng)由此類構造中的配置位流來提供的。但是，PLD已發(fā)展成芯片上系統(tǒng)(“SoC”)，且并非可將待測試的所有組件耦合到具現(xiàn)化于構造中的此類BIST系統(tǒng)的構造。沿著那些線，模擬塊可從此類構造去耦。
[0016]如下文額外詳細描述，描述了用于測試SoC的一或多個模擬塊的嵌入式測試塊。確切地說，描述了對基于模擬的SERDES的測試。盡管以下描述是就SoC而言的，但此類SoC可為單塊裸片上或多裸片封裝(例如，在具有或不具有用于堆疊裸片的內(nèi)插物的堆疊式裸片封裝中)上的許多SoC中的一者。
[0017]記住以上一般理解，下文一般性地描述SoC的各種實施例。
[0018]因為本文中使用特定類型的IC來描述上述實例中的一或多者，所以下文提供此類IC的詳細描述。但是，應理解，其它類型的IC也可受益于本文中所描述的一或多個技術。舉例來說，可使用與下文描述的技術和電路類似的技術和電路來測試具有嵌入塊的其它1C。
[0019]可編程邏輯裝置(“PLD”)是熟知類型的集成電路，其可經(jīng)編程以執(zhí)行指定的邏輯功能。一種類型的PLD，即現(xiàn)場可編程門陣列(“FPGA”)通常包含可編程單元片的陣列。這些可編程單元片可包含(例如)輸入/輸出塊(“Ι0Β”)、可配置邏輯塊(“CLB”)、專用隨機存取存儲器塊(“BRAM”)、乘法器、數(shù)字信號處理塊(“DSP”)、處理器、時鐘管理器、延遲鎖定環(huán)路(“DLL”)等等。如本文中所使用，“包含(include/including) ”意指包含而無限制。
[0020]每一可編程單元片通常包含可編程互連和可編程邏輯兩者。所述可編程互連通常包含由可編程互連點(“PIP”)互連的不同長度的大量互連線。所述可編程邏輯使用可包含(例如)函數(shù)產(chǎn)生器、寄存器、算術邏輯等等的可編程元件實施用戶設計的邏輯。
[0021]通常，通過將配置數(shù)據(jù)流加載到定義可編程元件的配置方式的內(nèi)部組態(tài)存儲器單元，對可編程互連與可編程邏輯進行編程。配置數(shù)據(jù)可通過外部裝置從存儲器(例如，從外部PR0M)中讀取或?qū)懭隖PGA中。隨后，個體存儲器單元的集體狀態(tài)確定FPGA的功能。
[0022]PLD的另一類型為復雜可編程邏輯裝置，或CPLD。CPLD包含通過互連開關矩陣連接在一起并且連接到輸入/輸出(“I/O”)資源的兩個或兩個以上“功能塊”。CPLD的每一功能塊包含與在可編程邏輯陣列(“PLA”)和可編程陣列邏輯(“PAL”)裝置中使用的結構類似的二層與/或(AND/OR)結構。在CPLD中，配置數(shù)據(jù)通常以芯片上方式存儲在非易失性存儲器中。在一些CPLD中，配置數(shù)據(jù)以芯片上方式存儲在非易失性存儲器中，隨后作為初始配置(編程)序列的一部分下載到易失性存儲器上。
[0023]對于所有這些可編程邏輯裝置(“PLD”)來說，此些裝置的功能性由為了所述目的而提供到裝置的數(shù)據(jù)位控制。數(shù)據(jù)位可存儲在易失性存儲器(例如，當在FPGA與一些CPLD中時的靜態(tài)存儲單元)中、非易失性存儲器(例如，當在一些CPLD中時的快閃存儲器)中、或任何其它類型的存儲單元中。
[0024]通過應用以可編程的方式互連所述裝置上的各種元件的處理層(例如，金屬層)對其它PLD進行編程。這些PLD被稱為掩模可編程裝置。PLD還可以其它方式來實施，例如，使用熔絲或反熔絲技術。術語“PLD”和“可編程邏輯裝置”包含但不限于這些例示性裝置，并且涵蓋僅僅部分可編程的裝置。舉例來說，一種類型的PLD包含經(jīng)硬編碼的晶體管邏輯與以可編程的方式互連所述經(jīng)硬編碼的晶體管邏輯的可編程開關構造的組合。
[0025]如上文所指出，高級的FPGA可在陣列中包含幾個不同類型的可編程邏輯塊。舉例來說，圖1說明包含大量不同可編程單元片的FPGA架構100，所述可編程單元片包含多千兆位收發(fā)器(“MGT”)101、可配置邏輯塊(“CLB”)102、隨機存取存儲器塊(“BRAM”)103、輸入/輸出塊(“Ι0Β”)104、配置與定時邏輯(“CONFIG/CLOCKS”)105、數(shù)字信號處理塊(“05?”)106、專用輸入/輸出塊(“I/O”)107(例如，配置端口和時鐘端口 )以及其它可編程邏輯108 (例如，數(shù)字時鐘管理器、模/數(shù)轉換器、系統(tǒng)監(jiān)控邏輯等等)。一些FPGA也包含專用處理器塊(“PR0C”)110。
[0026]在一些FPGA中，每一可編程單元片包含規(guī)范化地連接到和連接自每一相鄰單元片中的對應互連元件的可編程互連元件(“INT”)111。因此，所述可編程互連元件結合在一起實施用于所說明的FPGA的可編程互連結構?？删幊袒ミB元件111還包含到以及自同一單元片內(nèi)的可編程邏輯元件的連接，如通過包含在圖1的頂部處的實例示出。
[0027]舉例來說，CLB 102可包含可經(jīng)編程以實施用戶邏輯的可配置邏輯元件(“CLE”)112，外加單個可編程互連元件(“INT”)111。除一或多個可編程互連元件之外，BRAM 103還可包含BRAM邏輯元件(“BRL”)113。通常，包含在單元片