電壓檢測(cè)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電壓檢測(cè)電路，更具體涉及減小其制造偏差的影響的技術(shù)。
【背景技術(shù)】
[0002]圖7是示出現(xiàn)有的電壓檢測(cè)電路的一個(gè)例子的電路圖。
[0003]NMOS晶體管Ql和Q2、NM0S晶體管Qll和Q12、以及PMOS晶體管Q3和Q13分別為相同尺寸。電阻Rl例如用擴(kuò)散電阻或柵極POLY電阻制作，施加電壓和產(chǎn)生的電流顯示比例關(guān)系。耗盡型NMOS晶體管R2連接?xùn)艠O和源極，當(dāng)施加的漏極/源極間電壓成為既定電壓以上時(shí)，電流成為恒定。
[0004]電阻Rl中流過(guò)的電流II，因由NMOS晶體管Ql和Q2構(gòu)成的鏡電路而作為漏極電流Isl流入NMOS晶體管Q2。電阻Rl在電源電壓較小時(shí)產(chǎn)生的電流變小，電源電壓較大時(shí)產(chǎn)生的電流變大。
[0005]另一方面，流過(guò)耗盡型NMOS晶體管R2的電流12，因由NMOS晶體管Qll和Q12及PMOS晶體管Q3和Q13分別構(gòu)成的鏡電路而作為PMOS晶體管Q3的漏極電流Is2流入。耗盡型NMOS晶體管R2在飽和區(qū)域幾乎沒(méi)有漏極電壓依賴性，因此即便電源電壓變化，PMOS晶體管Q3的漏極電流Is2也不會(huì)變化。
[0006]現(xiàn)有的電壓檢測(cè)電路利用NMOS晶體管Q2和PMOS晶體管Q3的漏極電流和電源電壓的關(guān)系，檢測(cè)電源電壓。
[0007]現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)
專利文獻(xiàn)1:日本特開(kāi)平6 — 21787號(hào)公報(bào)。

【發(fā)明內(nèi)容】

[0008]發(fā)明要解決的課題
電壓檢測(cè)電路為了降低工作電流，一般使電阻Rl為數(shù)ΜΩ的程度。然而，如果用片電阻值低的擴(kuò)散電阻或柵極POLY電阻制作那樣大的電阻值，就會(huì)增大芯片面積。另外，電阻Rl和耗盡型NMOS晶體管R2在制造工序上，要獨(dú)立制作，因此會(huì)受無(wú)相關(guān)的這兩個(gè)制造偏差的影響，檢測(cè)電壓的偏差會(huì)變大。
[0009]本發(fā)明鑒于這些問(wèn)題點(diǎn)而構(gòu)思，提供抑制芯片面積的增大的同時(shí)降低工作電流，且?guī)缀醪粫?huì)發(fā)生制造偏差的影響的電壓檢測(cè)電路。
[0010]用于解決課題的方案
本發(fā)明的電壓檢測(cè)電路是基于檢測(cè)電路的輸出信號(hào)來(lái)檢測(cè)電壓并輸出檢測(cè)信號(hào)的電壓檢測(cè)電路，構(gòu)成為:檢測(cè)電路具備:流動(dòng)第一電流的第一 MOS晶體管部；流動(dòng)第二電流的第二 MOS晶體管部；以及將第一電流和第二電流進(jìn)行電壓轉(zhuǎn)換并作為檢測(cè)信號(hào)輸出的電流電壓轉(zhuǎn)換部，第一電流的電壓特性和第二電流的電壓特性在既定電壓相交。
[0011]發(fā)明效果提供即便將工作電流低耗化，也抑制芯片面積的增大，并且抑制制造偏差的影響的電壓檢測(cè)電路。
【附圖說(shuō)明】
[0012]圖1是示出第I實(shí)施方式的電壓檢測(cè)電路的電路圖；
圖2是示出第I實(shí)施方式的電壓檢測(cè)電路的電壓和電流的關(guān)系的圖；
圖3是示出第I實(shí)施方式的電壓檢測(cè)電路的電壓和電流的關(guān)系的圖；
圖4是示出第2實(shí)施方式的電壓檢測(cè)電路的電路圖；
圖5是示出第3實(shí)施方式的電壓檢測(cè)電路的電路圖；
圖6是示出第4實(shí)施方式的電壓檢測(cè)電路的電路圖；
圖7是示出現(xiàn)有的電壓檢測(cè)電路的圖。
【具體實(shí)施方式】
[0013]本發(fā)明的電壓檢測(cè)電路具備檢測(cè)電路100和輸出電路200。
[0014]檢測(cè)電路100具備:MOS晶體管部110、M0S晶體管部120和電流電壓轉(zhuǎn)換部130。輸出電路200例如由一般的比較器電路構(gòu)成。
[0015]以下，參照附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
[0016][第I實(shí)施方式]
圖1是示出第I實(shí)施方式的電壓檢測(cè)電路的電路圖。
[0017]第I實(shí)施方式的電壓檢測(cè)電路中，MOS晶體管部110由NMOS晶體管麗11構(gòu)成，MOS晶體管部120由NMOS晶體管麗12構(gòu)成。為了說(shuō)明，電流鏡電路的鏡像比設(shè)為1:1。而且，NMOS晶體管麗11及NMOS晶體管麗12的柵極被供給適當(dāng)?shù)钠秒妷篤NBIAS。在此，NMOS晶體管麗11的柵極長(zhǎng)度長(zhǎng)于NMOS晶體管麗12的柵極長(zhǎng)度，即設(shè)定為NMOS晶體管麗12的溝道長(zhǎng)度調(diào)制效應(yīng)更大。
[0018]PMOS晶體管MPl I和PMOS晶體管MP12被施加相同柵極電壓，因此Vd — Id曲線相同。NMOS晶體管MNll由于柵極長(zhǎng)度長(zhǎng)，所以溝道長(zhǎng)度調(diào)制效應(yīng)小，對(duì)于漏極電壓示出大致恒定的飽和漏極電流。NMOS晶體管MN12由于柵極長(zhǎng)度短，所以溝道長(zhǎng)度調(diào)制效應(yīng)大，飽和漏極電流相對(duì)于漏極電壓直線增加。
[0019]而且，使NMOS晶體管麗11的柵極寬度大于NMOS晶體管麗12的柵極寬度。通過(guò)這樣，當(dāng)飽和區(qū)域中漏極電壓較小時(shí)，NMOS晶體管麗11的漏極電流會(huì)比NMOS晶體管麗12的漏極電流更大。因此，NMOS晶體管麗11的漏極電流和NMOS晶體管麗12的漏極電流，在既定電源電壓VDD下大小逆轉(zhuǎn)。即，能夠?qū)⒃撾娫措妷篤DD作為檢測(cè)電壓。
[0020]輸出電路200由一般的比較器電路構(gòu)成，因此按照電壓V1、V2的大小而輸出H電平、L電平。例如，若對(duì)比較器電路的正側(cè)輸入端子輸入電壓V1、負(fù)側(cè)輸入端子輸入電壓V2，則在Vl <V2時(shí)輸出電壓VDET成為L(zhǎng)電平，在Vl > V2時(shí)輸出電壓VDET成為H電平。
[0021]接著，說(shuō)明第I實(shí)施方式的電壓檢測(cè)電路的動(dòng)作。
[0022]圖2示出電源電壓VDD較小時(shí)的各晶體管的漏極電壓(Vd)—漏極電流(Id)曲線。另外，圖3示出電源電壓VDD較大時(shí)的各晶體管的漏極電壓(Vd) —漏極電流(Id)曲線。
[0023]在此，對(duì)電壓Vl和電壓V2的電源電壓(VDD)依賴性進(jìn)行說(shuō)明。將NMOS晶體管麗11與PMOS晶體管MPll的連接節(jié)點(diǎn)的電壓設(shè)為VI，將NMOS晶體管麗12與PMOS晶體管MP12的連接節(jié)點(diǎn)的電壓設(shè)為V2。
[0024]PMOS晶體管MPll被飽和接線，且即便增大電源電壓VDD，NMOS晶體管麗11的溝道長(zhǎng)度調(diào)制效應(yīng)也較小，因此I VDD — Vl I的大小顯示大致恒定的特性。當(dāng)電源電壓VDD較小時(shí)，PMOS晶體管MP12以非飽和方式進(jìn)行動(dòng)作，因此電壓V2變小。當(dāng)電源電壓VDD較大時(shí)，PMOS晶體管MP12進(jìn)入飽和區(qū)域，即便電源電壓VDD變化，電壓V2也成為恒定的電壓。
[0025]由圖2可知，當(dāng)電源電壓VDD較小時(shí)，電壓V2變得比電壓Vl大。這是因?yàn)橛捎贜MOS晶體管麗12的溝道長(zhǎng)度調(diào)制效應(yīng)的影響較小，所以麗12的漏極電流變小，因此，V2變大，PMOS晶體管MP12在非飽和區(qū)域進(jìn)行動(dòng)作的緣故。此時(shí)，電壓檢測(cè)電路輸出L電平(電源電壓非檢測(cè)狀態(tài))的輸出信號(hào)VDET。
[0026]由圖3可知，當(dāng)電源電壓VDD較大時(shí)，電壓V2變得比電壓Vl小。這是因?yàn)殡娫措妷篤DD越大，NMOS晶體管麗12的溝道長(zhǎng)度調(diào)制效應(yīng)的影響就變得越大，因此NMOS晶體管麗12的漏極電流會(huì)變大，從而電壓V2變小的緣故。此時(shí)，電壓檢測(cè)電路輸出H電平(電源電壓檢測(cè)狀態(tài))的輸出信號(hào)VDET。
[0027]如以上說(shuō)明的那樣，本實(shí)施方式的電壓檢測(cè)電路能夠利用MOS晶體管的溝道長(zhǎng)度調(diào)制效應(yīng)來(lái)檢測(cè)電源電壓。
[0028]依據(jù)本實(shí)施方式的電壓檢測(cè)電路，由于能夠通過(guò)調(diào)整偏置電壓VNBIAS來(lái)調(diào)整消耗電流，所以不會(huì)增大芯片面積而能夠降低消耗電流。另外，關(guān)于尤其成為問(wèn)題的閾值電壓的制造偏差，由于產(chǎn)生比較電流的元件為相同構(gòu)造，所以具有對(duì)檢測(cè)電壓不體現(xiàn)其影響的效果。例如，如果NMOS晶體管麗11的閾值電壓變大，則相同元件構(gòu)造的NMOS晶體管麗12的閾值電壓也同樣變大。因此，NMOS晶體管麗11和NMOS晶體管麗12的漏極電流的相對(duì)大小關(guān)系不變，所以檢測(cè)電壓不受閾值電壓的偏差的影響。
[0029]此外，在本實(shí)施方式的電壓檢測(cè)電路中，為使兩個(gè)NMOS晶體管的漏極電流在既定電源電壓VDD下大小逆轉(zhuǎn)，對(duì)柵極寬度設(shè)置了差異，但是對(duì)NMOS晶體管的閾值電壓設(shè)置差異也可。S卩，將NMOS晶體管麗12的閾值電壓設(shè)定為比NMOS晶體管麗11的閾值電壓大也可。
[0030][第2實(shí)施方式]
圖4是示出第2實(shí)施方式的電壓檢測(cè)電路的電路圖。
[0031]對(duì)于與圖1相同的構(gòu)成要素以相同的標(biāo)號(hào)進(jìn)行圖示。與圖1的差異在于作為MOS晶體管部110由耗盡型NMOS晶體管麗14構(gòu)成，作為MOS晶體管部120由耗盡型NMOS晶體管麗15構(gòu)成這一點(diǎn)。
[0032]在此，各晶體管的柵極長(zhǎng)度和柵極寬度的關(guān)系，與第I實(shí)施方式的電壓檢測(cè)電路同樣。通過(guò)這樣設(shè)定，能夠得到與圖2及圖3同樣的Vd -1d曲線，關(guān)于檢測(cè)動(dòng)作也與第I實(shí)施方式的電壓檢測(cè)電路同樣。
[0033]第2實(shí)施方式的電壓檢測(cè)電路，以耗盡型NMOS晶體管構(gòu)成MOS晶體管部110、120，因此不用偏置電路，進(jìn)而能夠縮小芯片面積。
[0034][第3實(shí)施方式]
圖5是示出第3實(shí)施方式的電壓檢測(cè)電路的電路圖。
[0035]對(duì)于與圖1相同的構(gòu)成要素