高速多通道電流電壓復(fù)用采集單元及數(shù)據(jù)采集方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)據(jù)采集技術(shù)領(lǐng)域，涉及一種高速多通道電流電壓復(fù)用采集單元及數(shù)據(jù)采集方法。
【背景技術(shù)】
[0002]在動(dòng)車組牽引系統(tǒng)的設(shè)計(jì)和調(diào)試過程中，需要實(shí)時(shí)監(jiān)測牽引系統(tǒng)中各種電流或電壓模擬量，包括輸入網(wǎng)壓、網(wǎng)流、變流器中間電壓、逆變器三相電流等。而這些關(guān)鍵模擬量需要精確采集，并快速、可靠的傳輸給處理器，否則就會無法對牽引系統(tǒng)進(jìn)行準(zhǔn)確控制。但現(xiàn)有的電流或電壓采集系統(tǒng)并不能滿足其要求。
[0003]目前的電流或電壓采集單元通常由模數(shù)轉(zhuǎn)換模塊、FPGA, DSP構(gòu)成，且FPGA和DSP之間采用雙口 RAM進(jìn)行數(shù)據(jù)交互。FPGA將模數(shù)轉(zhuǎn)換模塊的數(shù)字結(jié)果送到FPGA內(nèi)部構(gòu)建的雙口 RAM中，再由DSP去讀取雙口 RAM中的采樣數(shù)據(jù)進(jìn)行計(jì)算處理。雙口 RAM的特點(diǎn)是具有兩套完全獨(dú)立的數(shù)據(jù)線、地址線、讀寫控制線，允許兩個(gè)CPU對雙口 RAM同時(shí)進(jìn)行操作。這種結(jié)構(gòu)存在一下不足:
[0004]I)該技術(shù)方案要求FPGA和DSP最好放置在同一塊電路板上，否則若通過背板走大量的數(shù)據(jù)線和地址線，會由于線路太長導(dǎo)致信號延遲，進(jìn)而引起數(shù)據(jù)讀寫錯(cuò)誤。
[0005]2)該方案容易出現(xiàn)由于地址數(shù)據(jù)爭用而造成的數(shù)據(jù)讀寫錯(cuò)誤。
[0006]3)雙口 RAM的通信速度較慢，難以保證數(shù)據(jù)的讀取及控制速度。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于根據(jù)現(xiàn)有技術(shù)的不足，提供一種高速、可實(shí)現(xiàn)電流電壓復(fù)用采集的數(shù)據(jù)采集單元，及數(shù)據(jù)采集方法。
[0008]本發(fā)明的技術(shù)方案是:高速多通道電流電壓復(fù)用采集單元，包括由相互連接的信號調(diào)理電路和ADC采樣電路構(gòu)成的電流/電壓采集單元，其特征在于:還包括背板，和安裝在背板上的FPGA、DSP和時(shí)鐘模塊，所述電流/電壓采集單元有多路，均連接到FPGA，F(xiàn)PGA連接到DSP，時(shí)鐘模塊分別與FPGA和DSP相連，
[0009]所述信號調(diào)理電路包括第一電阻，第二電阻、濾波電容和運(yùn)算放大器，信號調(diào)理電路的輸入端連接到信號采集端，信號調(diào)理電路的輸入端連接到第一電阻的第一端，第一電阻的第二端分別連接到第二電阻的第一端和運(yùn)算放大器的正向輸入端，第二電阻的第二端接地，運(yùn)算放大器的反向輸入端與參考電壓端相連，運(yùn)算放大器的輸出端連接到ADC采樣電路；信號調(diào)理電路的輸入端還經(jīng)濾波電容接地；
[0010]所述PFGA和DSP之間通過LinkPort進(jìn)行數(shù)據(jù)通信。
[0011]優(yōu)選的是:信號調(diào)理電路的信號采集端為電壓信號采集端或電流信號采集端，當(dāng)信號調(diào)理電路的輸入端連接到電壓信號采集端，所述第一電阻和第二電阻均為低功率、大阻值精密電阻；當(dāng)信號調(diào)理電路的輸入端連接到電流信號采集端，所述第一電阻為高功率、低阻值限流電阻，第二電阻為高功率、低阻值采樣電阻。
[0012]高速多通道電流電壓采集單元的數(shù)據(jù)采集方法，其特征在于:包括以下步驟:
[0013]A、信號調(diào)理電路采集電流信號或電壓信號，采樣信號經(jīng)ADC采樣電路進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后數(shù)據(jù)傳遞到FPGA ；
[0014]B、經(jīng)時(shí)鐘模塊配置FPGA和DSP的時(shí)鐘端，定義雙口 RAM的一條數(shù)據(jù)線為數(shù)據(jù)存儲數(shù)據(jù)線，一條數(shù)據(jù)線為數(shù)據(jù)待取數(shù)據(jù)線，雙口 RAM為FPGA和Linkport之間的數(shù)據(jù)中轉(zhuǎn)站；FPGA經(jīng)LinkPort將數(shù)據(jù)發(fā)送到DSP進(jìn)行數(shù)據(jù)處理，DSP經(jīng)LinkPort將處理后的數(shù)據(jù)傳遞到FPGA端；
[0015]FPGA經(jīng)LinkPort向DSP發(fā)送數(shù)據(jù)的過程中，雙口 RAM的數(shù)據(jù)存儲線作為FPGA數(shù)據(jù)處理模塊，數(shù)據(jù)待取數(shù)據(jù)線作為LinkPort通信模塊，所述步驟B中FPGA經(jīng)LinkPort向DSP發(fā)送數(shù)據(jù)流程為:
[0016](a) FPGA將從ADC采樣電路接收到的采樣信號發(fā)送到雙口 RAM的數(shù)據(jù)存儲數(shù)據(jù)線，即FPGA數(shù)據(jù)處理模塊；
[0017](b) FPGA從雙口 RAM的數(shù)據(jù)待取數(shù)據(jù)線，即LinkPort通信模塊中，將相鄰單端信號四位為一組進(jìn)行數(shù)據(jù)封裝；
[0018](C)FPGA將封裝后的數(shù)據(jù)進(jìn)行單端信號到差分信號的轉(zhuǎn)換；
[0019](d)FPGA在時(shí)鐘的上升沿和下降沿給出數(shù)據(jù)發(fā)送信號，將轉(zhuǎn)換后的數(shù)據(jù)發(fā)送到DSP ；
[0020]FPGA經(jīng)LinkPort從DSP接收數(shù)據(jù)的過程中，雙口 RAM的數(shù)據(jù)存儲線作為LinkPort通信模塊，數(shù)據(jù)待取數(shù)據(jù)線作為FPGA數(shù)據(jù)處理模塊，所述步驟B中FPGA經(jīng)LinkPort從DSP接收數(shù)據(jù)流程為:
[0021](e)FPGA在時(shí)鐘的上升沿和下降沿，分別接收DSP發(fā)送來的數(shù)據(jù)；
[0022](f)FPGA對接收到的數(shù)據(jù)進(jìn)行差分信號到單端信號轉(zhuǎn)換；
[0023](g) FPGA對轉(zhuǎn)換完成的數(shù)據(jù)進(jìn)行數(shù)據(jù)解析，將四位一組封裝的數(shù)據(jù)解析成單位數(shù)據(jù)；
[0024](h) FPGA將解析后的數(shù)據(jù)發(fā)送到雙口 RAM的數(shù)據(jù)存儲數(shù)據(jù)線，即LinkPort通信模塊中；
[0025](i) FPGA將從雙口 RAM的數(shù)據(jù)待取數(shù)據(jù)線，即FPGA數(shù)據(jù)處理模塊中取數(shù)，并參與運(yùn)用。
[0026]本發(fā)明的有益效果是:
[0027](I)常用的數(shù)據(jù)通信協(xié)議是CAN等，這些協(xié)議與LinkPort相比，數(shù)據(jù)采集及傳輸速率低。本發(fā)明實(shí)現(xiàn)了 FPGA和DSP之間的LinkPort傳輸，LinkPort是一種LVDS (Low VoltageDifferential Signal)即低電壓差分信號，具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。通過LinkPort進(jìn)行數(shù)據(jù)傳輸，較大程度上提高了數(shù)據(jù)傳輸速度，數(shù)據(jù)傳輸速度可達(dá)到400Mbit/s ο
[0028](2) FPGA和DSP之間采用LinkPort通訊，可將FPGA和DSP分布在不同的電路板，二者所在的電路板可集成到背板，將數(shù)據(jù)采集單元做成機(jī)箱式，結(jié)構(gòu)可擴(kuò)展，不再通過雙口RAM接線的方式進(jìn)行通信，簡化了原接線結(jié)構(gòu)，克服了雙口 RAM技術(shù)在機(jī)箱式系統(tǒng)運(yùn)用中的不足。
[0029](3)信號調(diào)理電路可實(shí)現(xiàn)電流電壓復(fù)用，當(dāng)輸入是電流信號時(shí)，只需要焊接限流電阻和采樣電阻即可。當(dāng)輸入是電壓信號時(shí)，只需要焊接2個(gè)精密電阻即可。信號調(diào)理電路有多路，可實(shí)現(xiàn)多路信號的數(shù)據(jù)采集。
[0030](4)將FPGA內(nèi)部的雙口 RAM的兩條獨(dú)立的數(shù)據(jù)線一條作為數(shù)據(jù)存儲線，一條作為待取數(shù)據(jù)線，從待取數(shù)據(jù)線讀數(shù)據(jù)，避免數(shù)據(jù)量過大造成數(shù)據(jù)丟失。
【附圖說明】
[0031]附圖1為本發(fā)明結(jié)構(gòu)示意圖。
[0032]附圖2為本發(fā)明信號調(diào)理電路結(jié)構(gòu)示意圖。
[0033]附圖3為LinkPort通信原理圖。
[0034]附圖4為FPGA的LinkPort接收數(shù)據(jù)流程圖。
[0035]附圖5為FPGA的LinkPort發(fā)送數(shù)據(jù)流程圖
【具體實(shí)施方式】
[0036]以下結(jié)合附圖對本發(fā)明做進(jìn)一步的說明。
[0037]附圖1為本發(fā)明的結(jié)構(gòu)示意圖，由圖1可見，高速多通道電流電壓復(fù)用采集單元，包括由相互連接的信號調(diào)理電路和ADC采樣電路構(gòu)成的電流/電壓采集單元，還包括背板，和安裝在背板上的FPGA、DSP和時(shí)鐘模塊，電流/電壓采集單元有多路，均連接到FPGA，F(xiàn)PGA連接到DSP，時(shí)鐘模塊分別與FPGA和DSP相連。PFGA和DSP之間通過LinkPort進(jìn)行數(shù)據(jù)通信。
[0038]附圖2為信號調(diào)理電路的結(jié)構(gòu)示意圖。信號調(diào)理電路包括第一電阻R1，第二電阻R2、濾波電容C和運(yùn)算放大器0P，信號調(diào)理電路的輸入端IN連接到信號采集端，信號調(diào)理電路的輸入端IN連接到第一電阻Rl的第一端，第一電阻Rl的第二端分別連接到第二電阻R2的第一端和運(yùn)算放大器