專利名稱：在動態(tài)確定總線大小并具有80386處理器與32385高速緩沖存儲器控制器的微型計算機系 ...的制作方法
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本發(fā)明涉及微型計算機系統(tǒng)的改進，特別是應用動態(tài)確定總線大小和流水線操作的，尤其特別是進一步包括高速緩沖存儲器子系統(tǒng)的這些系統(tǒng)。
有關80386，其特征以及它在包含高速緩沖存儲器子系統(tǒng)的微型計算機系統(tǒng)中使用的背景信息在Intel的“Introductiontothe80386”，1986年4月和80386硬件參考手冊(1986)中已有說明。82385的特性和操作性能在Intel出版物“82385HighPerformance32-BitCacheController”(1987)中說明。
在微型計算機系統(tǒng)中，如同在其它計算機系統(tǒng)一樣，操作速度是一個重要的判定標準，在大多數(shù)情況下必須與系統(tǒng)價格進行平衡。過去首先在大型計算機和小型機中引入的加快操作速度的許多特性現(xiàn)在已進入微型計算機系統(tǒng)中。其中包括高速緩沖存儲器子系統(tǒng)和流水線操作。
在一些微型計算機系統(tǒng)中(例如使用80386的那些系統(tǒng))，流水線操作是一種有吸引力的操作方式的選擇。對于80386/82385微型計算機系統(tǒng)當該82385高速緩沖存儲控制器設定為連接到80386的一個對應輸入端時它發(fā)出一個NA信號。在一個給定的總線周期結束以前使該82385將這一NA信號送至80386而使82386能在下一操作周期中輸出信息(數(shù)據(jù)，地址和/或控制)。連同所連接的部件一起調整定時，使得當高速緩沖存儲器操作是該給定的操作時，該給定的操作所需的信息已經被高速緩沖存儲器所接受，所以改變80386的輸出信息使之對應于下一周期將不致于干擾正在完成中的操作。這對于發(fā)生高速緩沖存儲器缺失狀態(tài)的情況也同樣成立，在這種情況中要訪問的不是高速緩沖存儲器而是主存儲器，由于訪問主存儲器是經由鎖存緩沖區(qū)的，所以有關給定操作的信息是存在其中的。
80386也具有以所謂動態(tài)確定總線大小進行操作的能力。80386是標稱32位機器，即數(shù)據(jù)總線的寬度是32位。然而當應答指明16位設備(只傳送16位數(shù)據(jù)的設備)的存在而向80386提出的BS16信號時，80386也能與16位設備一起操作。BS16信號對于80386的重要性在于它已執(zhí)行的是32位操作。當然，16位設備不能在一次操作中傳送80386所能生成和/或接收的32位數(shù)據(jù)。從而必須有一個第二操作(周期)，而且80386能響應BS16信號自動生成下一個必要的周期。
為了在82385存在時這類操作得以成功，就必須要求82385具有關于參加操作的設備的特征的信息，從而使送至80386的NA信號不是無予見性地生成的。如所引用的Intel出版物中所述，82385不同于80386，前者要求在周期開始時得到設備信息，而后者可以在周期的相當晚的時刻接收并作用于設備信息。
在一些微型計算機系統(tǒng)中，以把設備的地址與其位數(shù)相聯(lián)的方法接受這一制約，例如把所有32位設備置于第一個事先規(guī)定的地址范圍，而把所有16位設備置于第二個不同的地址范圍，由于采用了這一技術，設備的位數(shù)可由其地址確定。
然而，在需要在廣闊地變化著的地址范圍中靈活地分配種類繁多的設備的系統(tǒng)中，這一制約難于實行。這類系統(tǒng)之一是那些采用IBM微通送(TM)總線的系統(tǒng)。
在許多系統(tǒng)中，包括上述類型的系統(tǒng)，在一個設備被尋址時將返回其位數(shù)的指標，然而，由于82385要求在一個總線周期的開始時便得到所需的設備數(shù)信息，以致在那些只能在周期的后期獲得信息的系統(tǒng)中，可能出現(xiàn)無予見性的NA信號。
因此，本發(fā)明的一個目的是在80386/82385微型計算機系統(tǒng)中提供一種有選擇地控制NA信號而使只在適當?shù)沫h(huán)境中耦合于80386的配置。在其它環(huán)境中防止該NA信號到達80386。防止NA信號到達80386進而防止了流水線操作，即在給定的周期結束以前防止用于下一周期的信息的生成。采用了這一靈活控制NA信號的方式，微型計算機系統(tǒng)便得以在動態(tài)確定總線大小下操作，即它能對在周期開始時不了解正在與之操作的設備的位數(shù)信息的各種不同位數(shù)的設備進行操作。
可以高速緩沖的設備，即生成能夠高速緩沖數(shù)據(jù)的設備，必定是32位設備。所有這類設備具有指明可高速緩沖性的地址(具體說是標志)。其它所有設備(不論是否32位設備)具有指明不能在高速緩沖存儲器中找到它們所生成的信息的地址。對NA信號的控制部分地取決于可高速緩沖性。具體地，由于任何可高速緩沖的設備是32位的，所以當對可高速緩沖設備進行操作時，不存在無預見性的NA信號問題。此外，在發(fā)生高速緩沖命中時，因為只有可高速緩沖設備(32位設備)能發(fā)生高速緩沖命中所以NA信號是適當?shù)倪@一點毫無問題。從而，容許動態(tài)確定總線大小和流水線作業(yè)的一個重要特性在于斷定對一非可高速緩沖設備的地址時防止或禁止NA信號到達
80386。
如果，在一個給定周期的進行中(其中，NA信號已被禁止)，得知該設備為32位設備，則該周期以正常方式結束(不以流水線)。反之，如果在周期的進行中得知與之操作的是一16位設備(而周期則為32位周期)，則80386生成追加的必要周期。這一操作對82385是完全透明的，即82385在兩個周期中不參與第二個的控制。最后，如果得知與之操作的設備為一8位設備，則80386所“見”為一16位設備，從而它的操作無異于該設備為16位設備情況下的說明。換言之，80386“見到”一16位設備，因此在第一周期結束后(在該周期中它被通知正在和16位設備進行操作)，生成一個第二周期。然而，將80386的每一個16位周期變換為兩個8位周期的其他邏輯不但對82385是透明的同時對80386也是透明的。因此在將一個32位的周期導向一個8位設備時，82385不參加操作，80386生成兩個16位周期，而其它邏輯對每個16位的80386周期進行操作以生成兩個8位周期。
從而依照一個方面，本發(fā)明提供了一種具有在進行中的操作結束以前響應下一個地址信號的流水線指令排序的微型計算機系統(tǒng)。所述微型計算機系統(tǒng)包括一個處理器，具有一給定的位寬度，一個具有所述位寬度的高速緩沖存儲器子系統(tǒng)，這子系統(tǒng)以一局部總線耦合于所述處理器;一條另外的總線將所述局部總線連接到具有所述給定的位寬度的其它部件，和至少一個具有減小的位寬度的部件;具有所述給定位寬度的所述部件中至少有一部分具有與所述高速緩沖存儲器子系統(tǒng)相關的地址范圍內的地址，而且具有減小的位寬度的所述至少一個部件具有和所述高速緩沖存儲器子系統(tǒng)相關的地址范圍以外的地址。其中所述微型計算機系統(tǒng)進一步包括a)地址譯碼器裝置響應所述局部總線上提交的一個地址以生成一個信號指明所述提交的地址是否位于與所述高速緩沖存儲器子系統(tǒng)相關的所述地址范圍內，以及b)邏輯裝置響應來自所述地址譯碼器裝置的所述信號以對所述微處理器生成用于流水線操作的一個下一地址信號，除非所述地址譯碼器裝置指明所提交的地址是位于與所述高速緩沖子系統(tǒng)相關的范圍之外的。


圖1是采用本發(fā)明的一個典型微型計算機系統(tǒng)的三維總體圖;
圖2是采用本發(fā)明的一個典型微型計算機系統(tǒng)的大部分部件的詳細框圖;
圖3是比圖2更詳細些的框圖，展示了制造商所推薦的80386與82385之間的連接，這對于了解為什么這樣一種配置對于動態(tài)確定總線大小是不相容的這一問題是有幫助的;
圖4是類似于圖3的更為詳細的框圖，但所示的是本發(fā)明的應用，它同時允許流水線指令排序和動態(tài)確定總線大小;
圖5是同時對82385和80386都透明的處理16至8位周期變換的裝置的進一步詳細框圖;以及圖6和7是定時圖以及鎖存器DL及其控制信號LEDMA(DMA鎖存置能)的框圖，用于展示同步DMA子系統(tǒng)與CPU局部總線的接口(在不同時鐘下操作)以避免可能出現(xiàn)在系統(tǒng)總線250上的爭用。
圖1示出了可采用本發(fā)明的一個典型的微型計算機系統(tǒng)。如圖所示，微型計算機系統(tǒng)10包括互連的若干部件。更具體地，系統(tǒng)單元30耦合于并驅動監(jiān)視器20(例如普通的視頻顯示器)。系統(tǒng)單元30同時耦合于輸入設備，例如鍵盤40與鼠標50，輸出設備如打印機60也能連接到系統(tǒng)單元30上。最后，系統(tǒng)單元30包括一個或多個磁盤驅動器，例如磁盤驅動器70，如下面要說明的，系統(tǒng)單元30響應輸入設備(例如鍵盤40和鼠標50)和輸入/輸出設備(例如磁盤驅動器70)提供驅動輸出設備(例如監(jiān)視器20和打印機60)的信號。當然精于此道者熟知其它的傳統(tǒng)的部件也能連接到系統(tǒng)單元30用于與之交互式訪問。依照本發(fā)明，微型計算機系統(tǒng)10包括(下面將更具體地說明)一個高速緩沖存儲器子系統(tǒng)以CPU局部總線與處理器互連，一高速緩沖控制和一高速緩沖存儲器，該存儲器經過一個緩沖器與系統(tǒng)總線耦合。系統(tǒng)總線互連于并交互式訪問I/O設備，例如鍵盤40，鼠標50，磁盤驅動器70，監(jiān)視器20和打印機60。再者，依照本發(fā)明，系統(tǒng)單元30尚能包括一條第三總線，該總線包含一微通道(TM)系統(tǒng)結構用于系統(tǒng)總線與其它輸入/輸出設備之間的互連。
圖2是高層框圖示出依照本發(fā)明的一個典型的微型計算機系統(tǒng)的各種部件。一條CPU局部總線230(包括數(shù)據(jù)，地址和控制部分)提供微處理器225(例如80386)，高速緩沖控制260(可能包括一個82385高速緩沖控制器)，以及一個隨機存取高速緩沖存儲器255之間的連接。同時耦合于系統(tǒng)局部總線230上的有緩沖器240。緩沖器240本身連接到系統(tǒng)總線250，并且也包括地址，數(shù)據(jù)及控制部分。系統(tǒng)總線延伸在緩沖器240與另一緩沖器253之間。系統(tǒng)總線250也連接到總線控制與定時元件265以及DMA控制器325上。仲裁控制總線340將總線控制與定時元件265耦合到中央仲裁元件335。主存儲器350也連接在系統(tǒng)總線250上，主存儲器包括一個存儲器控制元件351，一個地址多路器352和一個數(shù)據(jù)緩沖器353。這些元件與存儲器元件361至364互連，如圖2所示。
另一緩沖器267耦合于系統(tǒng)總線250與二維總線270之間。二維總線270包括對應的地址，數(shù)據(jù)和控制部分。沿二維總線耦合的有各式各樣的I/O適配器和其它部件例如顯示器適配器275(用于驅動監(jiān)視器20)，時鐘280，附加的隨機訪問存儲器285，RS232適配器290(用于串行I/O操作)，打印機適配器295(可用于驅動打印機60)，定時器300，軟盤適配器305(與磁盤驅動器70協(xié)同工作)，中斷控制器310以及只讀存儲器315。
緩沖器253(一邊與系統(tǒng)總線250相耦合)另一邊與微通道(TM)總線320的微通道(TM)插口330耦合。總線320可以支持各種位數(shù)的設備包括32位設備，16位設備及8位設備。圖中示出了耦合在總線320上的一個典型存儲設備331，這一總線的優(yōu)點之一是向用戶提供了在不同插口中隨意插入各種設備的靈活性。這些設備的混用和它們在不同插口上的配置避免了固定的地址分配并且是本發(fā)明的必要性的基本理由。缺少了本發(fā)明，這里所述的80386/82385微型計算機系統(tǒng)不是完全不能使用流水線操作便是由于無法預見的或不合理的流水線操作而導致錯誤操作。
圖3示出了制造商所推薦的關于生成和使用下一地址(NA)信號的80386與82385之間的選擇性互連。更具體地，CPU局部總線230與系統(tǒng)總線250之間的接口是緩沖器240，它的部件中包括一個控制緩沖器DL(用于數(shù)據(jù))和AL(用于地址)。如圖3所示，CPU局部總線的數(shù)據(jù)部件(CPULBD)在CPU局部總線一側是對DL的一個輸入/輸出連接。同樣，系統(tǒng)總線250的數(shù)據(jù)部件SBD在系統(tǒng)總線250一側是對DL的輸入/輸出連接。緩沖器DL受其輸入信號LDSTB，BT/R和DOE控制。LDSTB將數(shù)據(jù)鎖存進DL，而DOE開放DL的輸出，接受輸入(CPU局部總線230或系統(tǒng)總線250)或送出輸出(系統(tǒng)總線250或CPU局部總線230)的方向由BT/R確定。
同樣，緩沖器AL的地址部件具有來自CPU局部總線的地址部件(CPULBA)的輸入和導向系統(tǒng)總線250的地址部件(SBA)的輸出。以類似的方式，緩沖器的AL部件受其兩個控制信號BACP與BAOE的控制，前者將來自CPULBA的地址信息鎖存進AL而后者開放輸出，即對系統(tǒng)總線250?？刂菩盘朙DSTB，DOE，BACP與BAOE是由82385提供的。
CPU局部總線230的地址部件CPULBA源于80386，而CPU局部總線P30的數(shù)據(jù)部件CPULBD則源于/終于80386。
82385在生成NA信號中使用兩個外加的信號X16與NCA。X16信號指明正在與之進行操作的設備是16位還是32位設備，信號X16的來源之一是局部總線地址譯碼器(LBAD)。此外，制造商推薦將信號BS16結合于信號X16。信號BS16是輸入到80386向其指明正在與之進行操作的設備是16或32位的。信號BS16的一個來源是一個設備地址譯碼器，例如MAD。MAD表示耦合于系統(tǒng)總線250的任何設備或任何其它總線(例如總線270或320)的地址譯碼器。當一臺設備(例如MAD)在一條總線地址部件(例如MA)上認出其地址時，它返回信號BS16，該信號是高電平還是低電平取決于該設備是16或32位設備。
非高速緩沖地址(NCA)是82385的另一個輸入，它指明所提交的地址是否為可高速緩沖地址?？筛咚倬彌_地址的定義是與高速緩沖子系統(tǒng)相容的設備的地址，也就是一個32位設備的地址。這一信號是高速緩沖地址譯碼器(CAD)根據(jù)來自CPU局部總線230的地址部件的輸入生成的。制造商建議使用對82385的這一輸入可以留出一部分存儲器作為非高速緩沖區(qū)。
圖3中示出的推薦體系結構在任何一個下述環(huán)境中提供高效的流水線操作(應用NA信號);
1)所有連接到系統(tǒng)總線250或任何與之耦合的總線上的設備均為32位設備，或者2)只要在任何總線周期開始時能夠獲得X16信號，則連接到系統(tǒng)總線250或任何與之耦合的總線上的設備可以是32位或16位的設備。
當在一給定的總線周期開始時能夠獲得X16信號，基于這一信息82385得以確定NA信號是否合宜，如果并不合宜，便不生成該信號。從而當80386是在與一臺32位設備操作時，則正常情況下NA信號是在一個給定的周期結束以前生成的，以之使流水線操作生效。反之，若該設備為一16位設備，則不生成NA信號，而使80386生成用于與一臺16位設備進行正常操作的第二個必要的周期。
然而，某些總線子系統(tǒng)(例如微通道CTM總線)的體系結構提供給混合的8位，16位和32位設備。因為非到典型的設備MAD在總線子系統(tǒng)上辨認出自己的地址以后一定時間，BS16信號是不返回的。對于82385依據(jù)它來確定是否要生成NA信號說來，它的生成為時過晚。從而，82385的特性使之與具有靈活性的總線子系統(tǒng)，例如微通道(TM)總線所表現(xiàn)的，不能兼容，特別是在NA信號的生成上不能兼容。
圖4是類似于圖3的框圖，但根據(jù)本發(fā)明的使用作了改變，在介紹圖4所示的裝置的操作以前，先說明圖3與圖4之間的若干差別。
一個主要差別是82385輸出的X16與NA不再被使用。
此外，在82385與80386之間介入了一個新的邏輯元件CL。該邏輯元件CL生成CPUNA信號(代替廢用的來自82385的NA信號)。邏輯單元CL響應來自82385的CADR與BADS信號發(fā)出的NCA信號(指明是否發(fā)生高速緩沖存儲缺失)。該邏輯元件CL同時具有輸入BW/R指明任何系統(tǒng)總線周期是讀還是寫。將要說明，當BW/R用于本發(fā)明的一個實施例中時，它并不是一個主要的信號。
除了來自CPULBA的A17-A26，與A31位的輸入以外，譯碼器CADR還接收可編程高速緩沖性位(PCB)，在一個實際建成的實施例中，這三位中的第一位表示允許高速緩沖儲存ROM空間的決定。第二位或者允許譯碼器CADR根據(jù)被譯碼的信息輸出NCA，或者宣布所有訪問都是非高速緩沖的，即不論CPULBA上提交的地址是什么都聲明NCA。最后，第三位在一種狀態(tài)中指明從0到8兆字節(jié)的地址空間是高速緩沖的而從8到16兆字節(jié)的地址空間是非高速緩沖的。在另一種狀態(tài)，該位指明在0到16兆字節(jié)范圍內的地址空間都是高速緩沖的。如果愿意，可將這一位的作用翻番以簡單地反映從第一個16兆字節(jié)到后續(xù)的16兆字節(jié)范圍內的狀態(tài)。當然，這些特殊的高速緩沖性指示位(或其它位)的應用對于本發(fā)明并不是主要的。然而，配置CADR使之能對其輸入快速譯碼并生成NCA則是重要的。在一個實際構成的實施例中，從CPULBA上的合法地址生成NCA的定時窗口是非常短的，其數(shù)量級為10毫微秒。
圖3與圖4之間的另一主要差別是現(xiàn)在該典型的MAD生成的不是單一的BS16信號(如圖3中的情形)而是兩個信號，CS32與CS16。這就使得MAD能夠表明自己是32位設備，16位設備，或者8位設備。CS32信號輸入到一個觸發(fā)器FF，該FF用于在一種狀態(tài)下當MAD是一臺32位設備時和在不同狀態(tài)下當MAD是8位或16位設備時生成BS16信號。如果該設備既不生成CS32也不生成CS16，則根據(jù)設定的補缺值，該設備為一臺8位設備。
以上引用的邏輯等式立即在下面重新列出。在本材料中的符號具有下述含義符號定義/非＝賦值項，等于＝組合項，等于&邏輯“與”+邏輯“或”邏輯等式/BT2＝BUSCYC385&PIPECYC385&/BADS&CLK&BT2(1)+BUSCYC385&/PIPECYC385&BADS&CLK&NACACHE&BT2+MISS1&/BUSCYC385&/BADS&/(BW/R)&CLK&NCA&/BREADY+/MISS1&/BREADY&/BUSCYC385&CLK+/BT2&BREADY&NACACHE+/CLK&/BT2/BUSCYC385＝BUSCYC385&/BADS&CLK(2)+BUSCYC385&/PIPECYC385&CLK+BUSCYC385&/BT2&CLK+/BUSCYC385&BREADY+/BUSCYC385&/CLK/CPUNA＝/MISS1&CLK&CPUNA&/NACACHE(3)+/MISS1&CLK&CPUNA&/BREADY&/BUSCYC385+/CPUNA&/CLK+/CPUNA&/MISS1&CLK+/CPUNA&CLK&BREADY+/CPUNA&BUSCYC385&NACACHE&CLK/MISS1＝MISS1&BUSCYC385&CPUNA&/BADS&
/(BW/R)&CLK&NCA(4)+MISS1&/BUSCYC385&/BADS&/(BW/R)&CLK&NCA&/BREADY+/MISS1&/CLK+/MISS1&BREADY/PIPECYC385＝PIPECYC385&/BADS&/BUSCYC385&CLK&/BREADY(5)+PIPECYC385&/MISS1&BT2&/BUSCYC385&CLK&/BREADY+/PIPECYC385&/CLK
在上述邏輯等式中下列信號是在引用的Intel出版物中所說明或引用的BADSBREADY(BW/R)實際上是BW/R，括號用于表示整個項是一個信號CLK(W/R)實際上是W/R，括號用于表示整個項是一個信號BADS，激活時表明在系統(tǒng)總線250上的一個合法地址。BREADY是從系統(tǒng)總線250到CPU局部總線230的一個就緒信號。BW/R定義一個系統(tǒng)總線250的寫或讀。CLK是一個處理器定時信號，它與處理器225同相。(W/R)是CPU局部總線230的傳統(tǒng)的寫或讀信號。
等式(1)-(5)定義BT2BUSCYC385CPUNAMISS1PIPECYC385根據(jù)所定義的信號，在引用的Intel出版物中說明或引用的信號是NCA與NACACHE。
BT2反映系統(tǒng)總線250的狀態(tài)。狀態(tài)BT2是引用的Intel出版物中所定義的狀態(tài)。
BUSCYC385也反映系統(tǒng)總線250的狀態(tài)。對于總線狀態(tài)BTI，BT1，BT1P它是高電平，而對于總線狀態(tài)BT2，BT2P與BT2I則是低電平(這些也都是引用的Intel出版物中所引用的)。
CPUNA是對80386表示允許流水線操作的信號，這是替代來自82385的NA信號的信號。
MISS1激活時定義用于處理對高速緩沖設備的64位讀的雙周期中的第一周期。
PIPECYC385在BT1P(這是引用的Intei出版物中引用的一種總線狀態(tài))時激活。
NCA是在譯碼CPU局部總線230上的地址部分時生成的一個信號，激活時反映非高速緩沖訪問?？筛咚倬彌_性是以標志部分(A31至A17)與定義什么標志(如果有的話)表示其與非高速緩沖地址相反的可高速緩沖地址的可編程信息兩者相結合來確定的。
NACACHE是類似于BNA信號的一個信號。BNA是系統(tǒng)生成的信號請求來自CPU局部總線230的下一地址，并在引用的Intel出版物中被引用。NACACHE與BNA之間的差別僅在于BNA是為32K高速緩沖存儲器建立的而NACACHE則是為64K高速緩沖存儲器建立的。只要高速緩沖存儲器如Intel出版物中所提及的是32K的，這里所說的NACACHE信號可以用BNA信號替代。
考察等式3，在第一與第二行中可見到集合項。第一行中的項指明一個流水線操作。/MISS1指明32位操作(將要說明)因此CPUNA是適當?shù)?。第二行中的項是一個早結束的非流水線操作，例如/BREADY。參見等式4，第一行與第二行中是集合項。它們都取決于NCA。
圖5是與緩沖器和譯碼器267(與總線270相關聯(lián)的)和緩沖器253(與微通道(TM)總線320相關聯(lián))相關聯(lián)的裝置的詳圖。前面已經說明，圖4中的裝置當32位周期導向8位或16位設備時提供兩個16位周期，而且是以對82385透明的方式這樣做的。圖5中的裝置用于為每一個導向8位設備的16位周期生成兩個8位周期，并且是以對80386透明的方式進行的。
更具體地，該裝置包括控制邏輯CLA，一個定序器S和一個受控耦合器ALS，該耦合器將數(shù)據(jù)線中有選擇的幾個與其他數(shù)據(jù)線相耦合。更具體地，如圖5所示，在信號DIR和/G的控制下可以將低8位(D0-D7)耦合于第二個8位段(D8-D15)。再者，傳送的方向(自左至右或自右至左)也受控于DIR。
更具體地，在80366生成的任一16位周期中，數(shù)據(jù)是放置在數(shù)據(jù)總線的低16位上的。為了將80386生成的一個16位周期為相當?shù)腗AD轉換成兩個8位周期，圖5中示出的硬件迫使該16位操作在8位設備MAD看來如同兩個8位操作，而對80386看來這兩個8位周期如同一個16位周期。
控制邏輯CLA為轉換周期控制執(zhí)行譯碼功能。它檢測必須產生能換周期的時刻，并控制ALS的GATE245和DIR245信號，它們是將數(shù)據(jù)總線的低8位連接到數(shù)據(jù)總線的第二個8位段的。CLA的邏輯等式列在下面。每當檢測到轉換周期條件時，信號DATACONV激活該序列。當信號CS16不激活時表示8位設備的存在，從而必須進行轉換。而當信號CS16激活時，則指明一臺16位或32位設備。在序列中使用Q1指明轉換周期的前一半的結束。信號DATACONV與Q1輸入定序器S，定序器S執(zhí)行兩個功能。一是保持80386不就緒直到周期的后一半被啟動以后。將ARDYEN驅動為邏輯1向80386發(fā)信號不要結束該周期。定序器也用于激勵一個8位周期的結束和第二個8位周期的開始。ALTALE將邏輯1記錄到AO地址線上，并使等待狀態(tài)發(fā)生器重新啟動。CNTLOFF使激活命令信號成為不激活態(tài)后再變成激活態(tài)以激勵一個周期的結束和另一周期的開始。CONVAO用于作為AO地址鎖存器的一個輸入在轉換周期的后一半迫使AO成為邏輯1。
完成的16位到8位轉換周期在時間和功能上等價于兩個連續(xù)的8位周期。
上面所引用并在圖5中示出的信號定義如下MEMCS1616位存儲器設備選擇(I/OCS16)16位I/O設備選擇，括號用于指出該表達式為一單個信號。
AEN1，AEN2允許從DMA控制器送來地址MEMR，MEMW，IOR，IOWCPU命令信號XBHE總線高允許，指明數(shù)據(jù)必須出現(xiàn)在數(shù)據(jù)總線的較高8位段上XAO最低有效地址位線Q1等待狀態(tài)發(fā)生器輸出(第二狀態(tài)輸出)D0-D7數(shù)據(jù)總線的最低8位段D8-D15數(shù)據(jù)總線的第二8位段ARDYEN在轉換周期中對82284ADDS等待狀態(tài)的異步就緒允許，以生成兩個8位周期ALTALE(激活高)替換地址鎖存，用于使AO成為邏輯1，并重新啟動等待狀態(tài)發(fā)生器以進行第二8位傳送。
CONV.AO(激活高)轉換周期AO，向AO地址鎖存器提供一個邏輯1使AO在第二8位周期中增加CNTOFF控制關閉，關閉激活命令信號三個時鐘以激勵一個8位周期的結束和第二個8位周期的開始，CNTLOFF亦用于在第一個8位傳送時將低位數(shù)據(jù)總線鎖存到CPU(在讀周期中)，輸入到82288邏輯等式/GATE245;＝MEMCS16&AEN1&AEN2&/MEMR&/XBHE&XAO(6)+MEMCS16&AEN1&AEN2&/MEMW&/XBHE&XAO+(I/OCS16)&AEN1&AEN2&/IOR&/XBHE&XAO+(I/OCS16)&AEN1&AEN2&/IOW&/XBHE&XAO+/AEN1&/MEMCS16&/XBHE&/IOR+/AEN1&/MEMCS16&/XBHE&/MEMR/DIR245＝/AEN1&/MEMR(7)+AEN1&AEN2&/XBHE&/MEMW+AEN1&AEN2&/XBHE&/IOW/DATACONV＝MEMCS16&AEN1&AEN2&/MEMR&
Q1&/XBHE&/XAO(8)+MEMCS16&AEN1&AEN2&/MEMW&Q1&/XBHE&/XAO+(I/OCS16)&AEN1&AEN2&/IOR&Q1&/XBHE&/XAO+(I/OCS16)&AEN1&AEN2&/IOW&Q1&/XBHE&/XAO
圖7中示出了鎖存器DL，系統(tǒng)總線250與CPU局部總線230之間的數(shù)據(jù)輸入/輸出連接以及控制信號LEDMA的詳圖。圖6示出了信號LEDMA與CPU局部總線230上其它信號(圖6中上面三分之一用符號“82385局部總線信號以25MHz”指示)，可選擇特性總線320上的信號(以參照詞“微通道(TM)總線320信號”指示)和系統(tǒng)總線250上的信號(用符號“DMA信號”指示的下面三分之一)之間的相對關系。如圖6中上部三分之一所示，CPU局部總線230是一個同步定時總線(時鐘CPUCLK2與CPUCLK的關系如圖中所示)。中間部分(構成圖6的主要部分)示出了在CPU局部總線230上的單個周期。周期的起始點以最左邊的垂直線表示，而周期的結束則以最右邊的垂直線表示。如圖6中中間三分之一所示，CPU局部總線230上的一個周期一經開始，在經過系統(tǒng)總線250延伸到總線320的一個周期中，命令信號SSO＊與SS1＊成為激活的(低電平)。經過短暫的時間以后，一個地址即被鎖存進緩沖器253中(以ADL＊參照)。隨即，信號CMD＊也成為激活狀態(tài)(低電平)，這一點定義了系統(tǒng)總線250與可選擇特性總線320上的DMA周期的開始，這是以第三條(從左數(shù))垂直線的延長伸入圖6中下面三分之一來表示的，DMA周期開始后不久，信號DMASO與DMAS1成為激活狀態(tài)(低電平)。如圖6中所見，信號DMARDY＊隨即改變狀態(tài)。在DMARDY＊的下一個轉變(向低電平的轉變)上，所需的數(shù)據(jù)便位于系統(tǒng)總線250上。于是，信號LEDMA改變狀態(tài)(上升轉變)。這具有將系統(tǒng)總線250上的數(shù)據(jù)鎖存進鎖存器DL的效果。使LEDMA發(fā)生狀態(tài)改變的同一轉變對BREADY＊也具有作用(如圖6中箭頭所示)。換言之，當DMARDY＊被采樣為低電平時，所需的數(shù)據(jù)已鎖存進鎖存器DL且DMA通道已釋放了總線250。從而如圖6所示，DMARDY＊的轉變導致BREADY＊的轉變。在BT2的下一個向高電平轉變，CPU周期便可安全地結束(這是圖6中最右邊的垂直線)。如圖6中所見，CPU周期的結束引發(fā)CMD＊的狀態(tài)改變(在微通道(TM)總線320上)并且也有釋放LEDMA的作用，因為在該周期結束時，CPU225從鎖存器DL接受數(shù)據(jù)。
上面說明了結束CPU周期的前提，和結束CPU周期的條件是DMA周期的先期結束。這保證了當CPU啟動下一個周期時(圖6中最右垂直線以右)，DMA周期已較早地完成，“使總線上在DMA周期的過程中沒有可能曾經傳送過的數(shù)據(jù)”。
從而本發(fā)明通過有選擇地在適當時候生成CPUNA提供了動態(tài)確定總線大小(它提供了對微通道(TM)總線320是重要的靈活性)與流水線操作之間的調節(jié)。如已指出的，CPUNA取決于檢測到一次高速緩沖訪問，這時在進行中的周期結束以前生成CPUNA。反之，當檢測到非高速緩沖訪問時，則抑制流水線，即在系統(tǒng)總線250指明該周期完成(發(fā)出BREADY)以前不生成CPUNA。
同時，通過緩沖器DL建立了同步的DMA機構與同步的(但為另一個時鐘所驅動)CPU局部總線之間的調節(jié)。當CPU局部總線230啟動DMA周期時，在DMA周期結束以后CPU局部總線230上的周期才結束。
這里所說明的只是本發(fā)明的一個特定的實施例，不言而喻，本發(fā)明可以多種方式實施。于是，本發(fā)明不能直接理解為這里說明的實例而應根據(jù)所附的權項進行理解。
權利要求
1.一種微型計算機系統(tǒng)，具有流水線指令定序并能在正進行中的操作完成之前響應一個下一地址信號，所述微型計算機系統(tǒng)包括一臺具有給定位寬的處理器，一個具有所述給定位寬的高速緩沖存儲器子系統(tǒng)，以一條局部總線耦合于所述處理器，以及另一條總線將所述局部總線連接于其它部件，這些其它部件具有所述給定的位寬并至少有一臺部件具有減小的位寬，至少某些具有所述給定位寬的所述部件具有與所述高速緩沖子系統(tǒng)相關聯(lián)的一個地址范圍內的一個地址，并且具有減小的位寬的所述至少一個部件具有與所述高速緩沖子系統(tǒng)相關聯(lián)的一個地址范圍以外的一個地址，其特征在于a)地址譯碼器裝置能對所述局部總線上提交的一個地址作出響應以生成一個信號指明所述提交的地址是否位于與所述高速緩沖存儲器子系統(tǒng)相關聯(lián)的所述地址范圍之內，以及b)邏輯裝置能對所述地址譯碼器裝置作出響應以對所述微處理器生成一個下一地址信號用于流水線操作，除非所述地址譯碼器裝置指明一個位于與所述高速緩沖子系統(tǒng)相關聯(lián)的范圍以外的提交地址。
全文摘要
流水線操作與動態(tài)確定總線大小之間的不相容性可以用一個地址譯碼器并使高速緩沖設備地址位于一個預定范圍而非高速緩沖設備的地址則不在該預定范圍之內這兩點來加以調節(jié)。由于高速緩沖設備是32位設備，流水線操作只有當?shù)刂纷g碼器指明所訪問的是高速緩沖設備時才能允許。此時，下一地址信號被提供給該80386，允許它在完成前一個周期以前進入下一個周期。反之，下一地址信號受到抑制直至該周期完成，即不采用流水線操作。
文檔編號G01N21/37GK1038166SQ8910334
公開日1989年12月20日 申請日期1989年5月18日 優(yōu)先權日1988年6月1日
發(fā)明者羅爾弗·木瑞·貝根, 帕特里克·莫里斯·布蘭德, 馬克·愛德華·迪安 申請人:國際商業(yè)機器公司