本發(fā)明涉及檢測(cè)領(lǐng)域，特別涉及一種測(cè)量閥門自適應(yīng)的高精度頻率測(cè)量方法，及實(shí)施該測(cè)量閥門自適應(yīng)的高精度頻率測(cè)量方法的測(cè)量裝置。
背景技術(shù)：
現(xiàn)有技術(shù)中，基于寬范圍的頻率測(cè)量，如頻率由0.1Hz至200MHz，將頻率測(cè)量分為高頻段測(cè)頻、低頻段測(cè)周。但在分界點(diǎn)處的測(cè)量精度不一致，由于選點(diǎn)的不同，存在可能高頻段或低頻段精度高。
這種測(cè)量方式的測(cè)量精度還有提升空間。
并且這種測(cè)量方式存在測(cè)量死區(qū)，某段的時(shí)間區(qū)間的信號(hào)測(cè)量不到。
另外，用戶設(shè)定的測(cè)量砸門時(shí)間或測(cè)量刷新時(shí)間不合理，導(dǎo)致測(cè)量結(jié)果為隨機(jī)值。
FPGA、CPLD等可編程邏輯器件是對(duì)數(shù)字信號(hào)進(jìn)行處理，因此進(jìn)入FPGA時(shí)已經(jīng)是數(shù)字信號(hào)?？删幊踢壿嬈骷臅r(shí)間分辨率是由系統(tǒng)時(shí)鐘確定的，一般是幾百兆赫茲，如果測(cè)量信號(hào)的頻率在兆、十兆、百兆甚至更高的數(shù)量級(jí)是，顯然可編程邏輯器件FPGA的時(shí)間分辨率是遠(yuǎn)遠(yuǎn)不夠的，為了提高測(cè)量精度的普遍做法是測(cè)量多次求平均值。
由于設(shè)計(jì)的測(cè)量頻率由0.1Hz至200MHz，做N次平均的時(shí)間變化范圍為N*[5ns,10s]，時(shí)間跨度非常大，沒使用意義，所以普遍實(shí)現(xiàn)方案為在某個(gè)測(cè)量砸門時(shí)間內(nèi)測(cè)量信號(hào)的周期數(shù)。但是此方案有兩個(gè)缺陷：第一在當(dāng)前時(shí)間砸門內(nèi)出現(xiàn)的次數(shù)不是整數(shù)，比如10.5個(gè)周期，此時(shí)的誤差就比較大；第二設(shè)定的門限值比實(shí)際信號(hào)偏小，則測(cè)不到正確的信號(hào)頻率。
技術(shù)實(shí)現(xiàn)要素：
本發(fā)明的目的在于，針對(duì)上述問題，提供一種測(cè)量閘門自適應(yīng)的高精度頻率測(cè)量方法。
本發(fā)明的目的還在于，提供一種實(shí)施前述測(cè)量閘門自適應(yīng)的高精度頻率測(cè)量方法的測(cè)量裝置。
本發(fā)明為實(shí)現(xiàn)上述目的所采用的技術(shù)方案為：
一種測(cè)量閘門自適應(yīng)的高精度頻率測(cè)量方法，其包括以下步驟：
(1)、設(shè)置信號(hào)調(diào)理裝置、可編程邏輯器件FPGA、控制裝置、電源及顯示交互部件，該信號(hào)調(diào)理裝置連接信號(hào)輸入端，該信號(hào)調(diào)理裝置、電源和控制裝置分別與該可編程邏輯器件FPGA連接，該控制裝置與顯示交互部件連接；
(2)模擬信號(hào)通過信號(hào)輸入端進(jìn)入信號(hào)調(diào)理裝置，經(jīng)過信號(hào)調(diào)理裝置轉(zhuǎn)換為數(shù)字信號(hào)并輸送至可編程邏輯器件FPGA；
(3)數(shù)字信號(hào)進(jìn)入可編程邏輯器件FPGA，以該輸入信號(hào)為時(shí)鐘對(duì)一個(gè)二分頻寄存器做翻轉(zhuǎn)操作，此二分頻寄存器的信號(hào)變化周期是輸入信號(hào)的一半，變化翻轉(zhuǎn)的頻率與輸入信號(hào)一致，然后邊沿檢測(cè)器在系統(tǒng)時(shí)鐘的驅(qū)動(dòng)下檢測(cè)寄存器的翻轉(zhuǎn)狀態(tài)，邊沿信號(hào)每次沿邊沿檢測(cè)器輸出一個(gè)時(shí)鐘高電平，對(duì)邊沿信號(hào)的計(jì)數(shù)可等效計(jì)數(shù)輸入信號(hào)；
(4)以邊沿信號(hào)作為測(cè)量控制器的使能信號(hào)，測(cè)量控制器檢測(cè)到系統(tǒng)時(shí)鐘計(jì)數(shù)大于數(shù)據(jù)刷新頻率并且邊緣信號(hào)計(jì)數(shù)器中數(shù)值大于或等于1時(shí)，將邊沿信號(hào)計(jì)數(shù)器與系統(tǒng)時(shí)鐘計(jì)數(shù)器的值更新到測(cè)量輸出寄存器中，同時(shí)復(fù)位邊沿信號(hào)計(jì)數(shù)器與系統(tǒng)時(shí)鐘計(jì)數(shù)器，為下次測(cè)量做準(zhǔn)備。
其還包括以下步驟：
(5)如果沒有信號(hào)輸入或信號(hào)頻率低于測(cè)量門限，系統(tǒng)時(shí)鐘計(jì)數(shù)器的計(jì)數(shù)值會(huì)超過運(yùn)行參數(shù)中的測(cè)量溢出值，此時(shí)將測(cè)量結(jié)果置為溢出值同時(shí)復(fù)位邊沿信號(hào)計(jì)數(shù)器與系統(tǒng)時(shí)鐘計(jì)數(shù)器，為下次測(cè)量做準(zhǔn)備；測(cè)量溢出狀態(tài)向用戶指出信號(hào)幅度或頻率低于測(cè)量門限或信號(hào)已斷開。
該可編程邏輯器件FPGA包括二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、系統(tǒng)時(shí)鐘、測(cè)量控制器、系統(tǒng)時(shí)鐘計(jì)數(shù)器，該二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、測(cè)量輸出寄存器依次連接，該二分頻寄存器、邊沿檢測(cè)器、系統(tǒng)時(shí)鐘計(jì)數(shù)器、測(cè)量控制器分別與該系統(tǒng)時(shí)鐘連接，該邊沿檢測(cè)器與該測(cè)量控制器連接，該系統(tǒng)時(shí)鐘計(jì)數(shù)器與該測(cè)量輸出寄存器連接，該測(cè)量控制器分別與該系統(tǒng)時(shí)鐘計(jì)數(shù)器、邊沿信號(hào)計(jì)數(shù)器連接。
該信號(hào)調(diào)理裝置分別與該測(cè)量控制器、二分頻寄存器連接；該測(cè)量輸出寄存器與該控制裝置連接。
由于測(cè)量得到的數(shù)值自刷新，刷新頻率不受控制裝置的性能和讀取延遲的影響，所以邊沿信號(hào)的頻率不能高于系統(tǒng)時(shí)鐘的頻率，為了測(cè)量的準(zhǔn)確性，250MHz的系統(tǒng)時(shí)鐘測(cè)量信號(hào)不能高于240MHz，解決方法為對(duì)輸入信號(hào)進(jìn)行N倍分頻，將分頻后的信號(hào)輸入到二分頻寄存器，計(jì)算出的測(cè)量結(jié)果乘以N倍。在250MHz的系統(tǒng)時(shí)鐘和可編程邏輯器件FPGA所能接受的輸入頻率下，對(duì)200～800MHz的輸入信號(hào)進(jìn)行測(cè)量，測(cè)量精度與不分頻測(cè)量保持一致。
一種實(shí)施前述測(cè)量閘門自適應(yīng)的高精度頻率測(cè)量方法的測(cè)量裝置，其包括信號(hào)調(diào)理裝置、可編程邏輯器件FPGA、控制裝置、電源及顯示交互部件，該信號(hào)調(diào)理裝置連接信號(hào)輸入端，該信號(hào)調(diào)理裝置、電源和控制裝置分別與該可編程邏輯器件FPGA連接，該控制裝置與顯示交互部件連接。
該可編程邏輯器件FPGA包括二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、系統(tǒng)時(shí)鐘、測(cè)量控制器、系統(tǒng)時(shí)鐘計(jì)數(shù)器，該二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、測(cè)量輸出寄存器依次連接，該二分頻寄存器、邊沿檢測(cè)器、系統(tǒng)時(shí)鐘計(jì)數(shù)器、測(cè)量控制器分別與該系統(tǒng)時(shí)鐘連接，該邊沿檢測(cè)器與該測(cè)量控制器連接，該系統(tǒng)時(shí)鐘計(jì)數(shù)器與該測(cè)量輸出寄存器連接，該測(cè)量控制器分別與該系統(tǒng)時(shí)鐘計(jì)數(shù)器、邊沿信號(hào)計(jì)數(shù)器連接。
該信號(hào)調(diào)理裝置分別與該測(cè)量控制器、二分頻寄存器連接。
該測(cè)量輸出寄存器與該控制裝置連接。
本發(fā)明的有益效果為：本發(fā)明能夠最大限度提高測(cè)量精度，全范圍測(cè)量精度完全相同。測(cè)量閘門時(shí)間可調(diào)，增加超時(shí)門限，可反映信號(hào)斷開狀態(tài)。測(cè)量值連續(xù)自刷新，沒有測(cè)量死區(qū)。任意設(shè)定測(cè)量閘門時(shí)間，實(shí)現(xiàn)方法可自適應(yīng)信號(hào)，并得到正確值。將測(cè)頻與測(cè)周兩種功能合二為一，降低了可編程邏輯器件資源開銷和設(shè)計(jì)復(fù)雜度。
下面結(jié)合附圖與實(shí)施例，對(duì)本發(fā)明進(jìn)一步說(shuō)明。
附圖說(shuō)明
圖1是本發(fā)明的結(jié)構(gòu)框圖。
具體實(shí)施方式
實(shí)施例：如圖1所示，本發(fā)明一種測(cè)量閘門自適應(yīng)的高精度頻率測(cè)量方法，其包括以下步驟：
(1)、設(shè)置信號(hào)調(diào)理裝置、可編程邏輯器件FPGA、控制裝置、電源及顯示交互部件，該信號(hào)調(diào)理裝置連接信號(hào)輸入端，該信號(hào)調(diào)理裝置、電源和控制裝置分別與該可編程邏輯器件FPGA連接，該控制裝置與顯示交互部件連接；
(2)模擬信號(hào)通過信號(hào)輸入端進(jìn)入信號(hào)調(diào)理裝置，經(jīng)過信號(hào)調(diào)理裝置轉(zhuǎn)換為數(shù)字信號(hào)并輸送至可編程邏輯器件FPGA；
(3)數(shù)字信號(hào)進(jìn)入可編程邏輯器件FPGA，以該輸入信號(hào)為時(shí)鐘對(duì)一個(gè)二分頻寄存器做翻轉(zhuǎn)操作，此二分頻寄存器的信號(hào)變化周期是輸入信號(hào)的一半，變化翻轉(zhuǎn)的頻率與輸入信號(hào)一致，然后邊沿檢測(cè)器在系統(tǒng)時(shí)鐘的驅(qū)動(dòng)下檢測(cè)寄存器的翻轉(zhuǎn)狀態(tài)，邊沿信號(hào)每次沿邊沿檢測(cè)器輸出一個(gè)時(shí)鐘高電平，對(duì)邊沿信號(hào)的計(jì)數(shù)可等效計(jì)數(shù)輸入信號(hào)；
(4)以邊沿信號(hào)作為測(cè)量控制器的使能信號(hào)，測(cè)量控制器檢測(cè)到系統(tǒng)時(shí)鐘計(jì)數(shù)大于數(shù)據(jù)刷新頻率并且邊緣信號(hào)計(jì)數(shù)器中數(shù)值大于或等于1時(shí)，將邊沿信號(hào)計(jì)數(shù)器與系統(tǒng)時(shí)鐘計(jì)數(shù)器的值更新到測(cè)量輸出寄存器中，同時(shí)復(fù)位邊沿信號(hào)計(jì)數(shù)器與系統(tǒng)時(shí)鐘計(jì)數(shù)器，為下次測(cè)量做準(zhǔn)備。
其還包括以下步驟：
(5)如果沒有信號(hào)輸入或信號(hào)頻率低于測(cè)量門限，系統(tǒng)時(shí)鐘計(jì)數(shù)器的計(jì)數(shù)值會(huì)超過運(yùn)行參數(shù)中的測(cè)量溢出值，此時(shí)將測(cè)量結(jié)果置為溢出值同時(shí)復(fù)位邊沿信號(hào)計(jì)數(shù)器與系統(tǒng)時(shí)鐘計(jì)數(shù)器，為下次測(cè)量做準(zhǔn)備；測(cè)量溢出狀態(tài)向用戶指出信號(hào)幅度或頻率低于測(cè)量門限或信號(hào)已斷開。
該可編程邏輯器件FPGA包括二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、系統(tǒng)時(shí)鐘、測(cè)量控制器、系統(tǒng)時(shí)鐘計(jì)數(shù)器，該二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、測(cè)量輸出寄存器依次連接，該二分頻寄存器、邊沿檢測(cè)器、系統(tǒng)時(shí)鐘計(jì)數(shù)器、測(cè)量控制器分別與該系統(tǒng)時(shí)鐘連接，該邊沿檢測(cè)器與該測(cè)量控制器連接，該系統(tǒng)時(shí)鐘計(jì)數(shù)器與該測(cè)量輸出寄存器連接，該測(cè)量控制器分別與該系統(tǒng)時(shí)鐘計(jì)數(shù)器、邊沿信號(hào)計(jì)數(shù)器連接。
該信號(hào)調(diào)理裝置分別與該測(cè)量控制器、二分頻寄存器連接；該測(cè)量輸出寄存器與該控制裝置連接。
由于測(cè)量得到的數(shù)值自刷新，刷新頻率不受控制裝置的性能和讀取延遲的影響，所以邊沿信號(hào)的頻率不能高于系統(tǒng)時(shí)鐘的頻率，為了測(cè)量的準(zhǔn)確性，250MHz的系統(tǒng)時(shí)鐘測(cè)量信號(hào)不能高于240MHz，解決方法為對(duì)輸入信號(hào)進(jìn)行N倍分頻，將分頻后的信號(hào)輸入到二分頻寄存器，計(jì)算出的測(cè)量結(jié)果乘以N倍。在250MHz的系統(tǒng)時(shí)鐘和可編程邏輯器件FPGA所能接受的輸入頻率下，對(duì)200～800MHz的輸入信號(hào)進(jìn)行測(cè)量，測(cè)量精度與不分頻測(cè)量保持一致。
一種實(shí)施前述測(cè)量閘門自適應(yīng)的高精度頻率測(cè)量方法的測(cè)量裝置，其包括信號(hào)調(diào)理裝置、可編程邏輯器件FPGA、控制裝置、電源及顯示交互部件，該信號(hào)調(diào)理裝置連接信號(hào)輸入端，該信號(hào)調(diào)理裝置、電源和控制裝置分別與該可編程邏輯器件FPGA連接，該控制裝置與顯示交互部件連接。
該可編程邏輯器件FPGA包括二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、系統(tǒng)時(shí)鐘、測(cè)量控制器、系統(tǒng)時(shí)鐘計(jì)數(shù)器，該二分頻寄存器、邊沿檢測(cè)器、邊沿信號(hào)計(jì)數(shù)器、測(cè)量輸出寄存器依次連接，該二分頻寄存器、邊沿檢測(cè)器、系統(tǒng)時(shí)鐘計(jì)數(shù)器、測(cè)量控制器分別與該系統(tǒng)時(shí)鐘連接，該邊沿檢測(cè)器與該測(cè)量控制器連接，該系統(tǒng)時(shí)鐘計(jì)數(shù)器與該測(cè)量輸出寄存器連接，該測(cè)量控制器分別與該系統(tǒng)時(shí)鐘計(jì)數(shù)器、邊沿信號(hào)計(jì)數(shù)器連接。
該信號(hào)調(diào)理裝置分別與該測(cè)量控制器、二分頻寄存器連接。
該測(cè)量輸出寄存器與該控制裝置連接。
本發(fā)明是應(yīng)用到信號(hào)源上的一項(xiàng)功能，為了排除系統(tǒng)時(shí)鐘對(duì)測(cè)量結(jié)果的影響，以下數(shù)據(jù)是頻率計(jì)對(duì)本發(fā)明輸出信號(hào)的測(cè)量值。
本發(fā)明能夠最大限度提高測(cè)量精度，全范圍測(cè)量精度完全相同。測(cè)量閘門時(shí)間可調(diào)，增加超時(shí)門限，可反映信號(hào)斷開狀態(tài)。測(cè)量值連續(xù)自刷新，沒有測(cè)量死區(qū)。任意設(shè)定測(cè)量閘門時(shí)間，實(shí)現(xiàn)方法可自適應(yīng)信號(hào)，并得到正確值。將測(cè)頻與測(cè)周兩種功能合二為一，降低了可編程邏輯器件資源開銷和設(shè)計(jì)復(fù)雜度。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。故凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明之形狀、構(gòu)造及原理所作的等效變化，均應(yīng)涵蓋于本發(fā)明的保護(hù)范圍內(nèi)。