多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器的制造方法
【專利摘要】一種多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，包括：產(chǎn)生多波束海底數(shù)據(jù)的數(shù)據(jù)產(chǎn)生模塊、與數(shù)據(jù)產(chǎn)生模塊相連的控制模塊、分別與控制模塊相連的數(shù)據(jù)存儲(chǔ)模塊及數(shù)模轉(zhuǎn)換模塊、與數(shù)模轉(zhuǎn)換模塊相連的多通道海底回波信號(hào)；其中，控制模塊上的控制接口和同步信號(hào)分別與被測(cè)試的多波束聲納相連，并多通道海底回波信號(hào)；而數(shù)據(jù)產(chǎn)生模塊在接收到同步信號(hào)后，實(shí)時(shí)產(chǎn)生運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)，并通過輸出接口輸出給需要測(cè)試的設(shè)備，同時(shí)，從控制模塊上的秒脈沖信號(hào)接口輸出秒脈沖信號(hào)。本發(fā)明能夠在實(shí)驗(yàn)室里就可模擬真實(shí)的測(cè)量過程，解決了需將多波束聲納裝置和輔助設(shè)備運(yùn)輸?shù)教囟êＳ蜻M(jìn)行實(shí)際測(cè)量的調(diào)試、測(cè)試方式所帶來的高成本、周期長(zhǎng)的問題。
【專利說明】多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號(hào)模擬器，尤其涉及一種用于產(chǎn)生多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器。

【背景技術(shù)】
[0002]多波束聲納設(shè)備在探測(cè)海底地形地貌、建設(shè)海洋工程、開發(fā)海洋資源、發(fā)展海洋科學(xué)以及維護(hù)海洋權(quán)益等方面發(fā)揮著極其重要的作用。
[0003]現(xiàn)有的多波束聲納設(shè)備主要包括:多波束測(cè)深聲納裝置、多波束側(cè)掃聲納裝置、多波束淺地層剖面儀等，其中，多波束聲納裝置控制信號(hào)源和發(fā)射機(jī)，通過發(fā)射換能器陣向水體輻射聲波信號(hào)，經(jīng)探測(cè)目標(biāo)散射的聲信號(hào)由接收換能器陣接收，經(jīng)過信號(hào)接收機(jī)的調(diào)理后被轉(zhuǎn)換成數(shù)字信號(hào)，再經(jīng)過一系列數(shù)字信號(hào)處理后，得到需要的測(cè)量結(jié)果。
[0004]由于測(cè)量載體的實(shí)時(shí)運(yùn)動(dòng)，其運(yùn)動(dòng)姿態(tài)和位置會(huì)對(duì)測(cè)量結(jié)果產(chǎn)生不可忽略的影響，因此，必須配備用于輔助測(cè)量的姿態(tài)傳感器和定位系統(tǒng)，以便對(duì)測(cè)量結(jié)果進(jìn)行實(shí)時(shí)或事后修正。而這類設(shè)備的研制生產(chǎn)過程中，設(shè)備各部分的調(diào)試以及性能測(cè)試是極其重要的環(huán)節(jié)。
[0005]目前，現(xiàn)有的調(diào)試、測(cè)試方式是將多波束聲納裝置、多波束側(cè)掃聲納裝置、多波束淺地層剖面儀等設(shè)備和輔助設(shè)備運(yùn)輸?shù)教囟êＳ?，并安裝到測(cè)量載體上進(jìn)行實(shí)際測(cè)量，因此，既耗費(fèi)大量的人力、物力和財(cái)力成本，設(shè)備的生產(chǎn)、調(diào)試和測(cè)試周期也會(huì)相應(yīng)增長(zhǎng)，不利于設(shè)備的研制生產(chǎn)。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的主要目的在于克服現(xiàn)有技術(shù)存在的上述缺點(diǎn)，而提供一種多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其不僅能夠在實(shí)驗(yàn)室里就可模擬真實(shí)的測(cè)量過程，解決了需將多波束聲納裝置和輔助設(shè)備運(yùn)輸?shù)教囟êＳ蜻M(jìn)行實(shí)際測(cè)量的調(diào)試、測(cè)試方式所帶來的高成本、周期長(zhǎng)的問題；而且，在測(cè)試過程中，能夠方便的改變模擬信號(hào)的形式，以便于在不同測(cè)量條件下評(píng)估設(shè)備的性能；同時(shí)，節(jié)省了生產(chǎn)成本、縮短了調(diào)試周期。
[0007]本發(fā)明的目的是由以下技術(shù)方案實(shí)現(xiàn)的:
[0008]一種多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:包括:產(chǎn)生多波束海底數(shù)據(jù)的數(shù)據(jù)產(chǎn)生模塊、與數(shù)據(jù)產(chǎn)生模塊相連的控制模塊、分別與控制模塊相連的數(shù)據(jù)存儲(chǔ)模塊及數(shù)模轉(zhuǎn)換模塊、與數(shù)模轉(zhuǎn)換模塊相連的多通道海底回波信號(hào)；其中，控制模塊上的控制接口和同步信號(hào)分別與被測(cè)試的多波束聲納相連，控制模塊在接收到同步信號(hào)后，從數(shù)據(jù)存儲(chǔ)模塊中讀出海底回波數(shù)據(jù)，并寫入數(shù)模轉(zhuǎn)換模塊中，進(jìn)而，輸出多通道海底回波信號(hào)；而數(shù)據(jù)產(chǎn)生模塊在接收到同步信號(hào)后，實(shí)時(shí)產(chǎn)生運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)，并通過運(yùn)動(dòng)姿態(tài)輸出接口和運(yùn)動(dòng)位置輸出接口輸出給需要測(cè)試的設(shè)備，同時(shí)，從控制模塊上的秒脈沖信號(hào)接口輸出秒脈沖信號(hào)。
[0009]所述數(shù)據(jù)產(chǎn)生模塊采用TMS320VC5509A型數(shù)字信號(hào)處理器(DSP)芯片作為主處理器，并通過EMIF接口和中斷信號(hào)與控制模塊相連，在獲取海底回波、運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)各種參數(shù)后，計(jì)算產(chǎn)生相應(yīng)形式的多波束海底回波數(shù)據(jù)、運(yùn)動(dòng)姿態(tài)數(shù)據(jù)和運(yùn)動(dòng)位置數(shù)據(jù)；然后，再通過EMIF接口將數(shù)據(jù)傳遞給控制模塊。
[0010]所述控制模塊為:EP2C35F484C8N型大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(FPGA)芯片，其中的EMIF總線接口邏輯負(fù)責(zé)把現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片內(nèi)部的數(shù)據(jù)和命令存儲(chǔ)空間映射到主處理器(DSP)的EMIF總線上，使得主處理器(DSP)能夠訪問這些空間。
[0011]所述數(shù)據(jù)存儲(chǔ)模塊和數(shù)模轉(zhuǎn)換模塊接口邏輯負(fù)責(zé)將數(shù)據(jù)產(chǎn)生模塊在數(shù)據(jù)初始化階段產(chǎn)生的多通道海底回波數(shù)據(jù)存入數(shù)據(jù)存儲(chǔ)模塊，同時(shí)，在正常工作階段，把數(shù)據(jù)存儲(chǔ)模塊中的數(shù)據(jù)按順序?qū)懭霐?shù)模轉(zhuǎn)換模塊；運(yùn)動(dòng)姿態(tài)輸出接口邏輯和運(yùn)動(dòng)位置輸出接口邏輯用于實(shí)現(xiàn)2個(gè)標(biāo)準(zhǔn)的RS232接口協(xié)議，并發(fā)送模擬的姿態(tài)儀和定位設(shè)備發(fā)出的姿態(tài)和位置數(shù)據(jù)。
[0012]所述秒脈沖信號(hào)接口邏輯模擬了定位設(shè)備的秒脈沖信號(hào)；控制接口邏輯實(shí)現(xiàn)了一個(gè)標(biāo)準(zhǔn)的RS422接口協(xié)議，以接收聲納設(shè)備的控制命令并解碼；同步信號(hào)接口邏輯接收了聲納設(shè)備的同步信號(hào)，經(jīng)過處理后，發(fā)送給其它邏輯使用。
[0013]所述數(shù)據(jù)存儲(chǔ)模塊為:由數(shù)片IS61LV51216型大容量異步存儲(chǔ)器組成；數(shù)模轉(zhuǎn)換模塊由數(shù)片AD5405型14位雙通道并行同步加載數(shù)模轉(zhuǎn)換器與低通濾波器連接組成。
[0014]所述數(shù)片大容量異步存儲(chǔ)器中，每片大容量異步存儲(chǔ)器存儲(chǔ)8個(gè)通道的數(shù)據(jù)，每片大容量異步存儲(chǔ)器與4個(gè)數(shù)模轉(zhuǎn)換(DAC)芯片相連。
[0015]所述大容量異步存儲(chǔ)器共用地址線和控制線，共用地址線和控制線由現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片控制；所有大容量異步存儲(chǔ)器的數(shù)據(jù)線單獨(dú)連接到現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片上，4個(gè)數(shù)模轉(zhuǎn)換(DAC)芯片與對(duì)應(yīng)的大容量異步存儲(chǔ)器共用數(shù)據(jù)線；對(duì)應(yīng)位置數(shù)模轉(zhuǎn)換(DAC)芯片的控制線共用，由現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片控制，分別連接到現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片上。
[0016]所述多通道海底回波信號(hào)的數(shù)據(jù)由單個(gè)主處理器(DSP)計(jì)算產(chǎn)生，在初始化階段將這些數(shù)據(jù)存儲(chǔ)于大容量異步存儲(chǔ)器(RAM)中，發(fā)送信號(hào)時(shí)，再讀出寫入DAC芯片中。
[0017]本發(fā)明的有益效果:本發(fā)明由于采用上述技術(shù)方案，不僅能夠在實(shí)驗(yàn)室里就可模擬真實(shí)的測(cè)量過程，解決了需將多波束聲納裝置和輔助設(shè)備運(yùn)輸?shù)教囟êＳ蜻M(jìn)行實(shí)際測(cè)量的調(diào)試、測(cè)試方式所帶來的高成本、周期長(zhǎng)的問題；而且，在測(cè)試過程中，能夠方便的改變模擬信號(hào)的形式，以便于在不同測(cè)量條件下評(píng)估設(shè)備的性能；同時(shí)，節(jié)省了生產(chǎn)成本、縮短了調(diào)試周期。

【專利附圖】

【附圖說明】
[0018]圖1為本發(fā)明結(jié)構(gòu)方框示意圖。
[0019]圖2為本發(fā)明主處理器(DSP)內(nèi)部程序流程圖。
[0020]圖3為本發(fā)明利用大規(guī)模現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)的控制模塊內(nèi)部邏輯功能框圖。
[0021]圖4為本發(fā)明數(shù)據(jù)存儲(chǔ)模塊和數(shù)據(jù)轉(zhuǎn)換模塊功能框圖。
[0022]圖中主要標(biāo)號(hào)說明:
[0023]1.數(shù)據(jù)產(chǎn)生模塊、2.控制模塊、3.數(shù)據(jù)存儲(chǔ)模塊、4.數(shù)模轉(zhuǎn)換模塊、5.控制接口、6.同步信號(hào)、7.運(yùn)動(dòng)姿態(tài)輸出接口、8.運(yùn)動(dòng)位置輸出接口、9.秒脈沖信號(hào)接口、10.多通道海底回波信號(hào)。

【具體實(shí)施方式】
[0024]如圖1所示，本發(fā)明包括:產(chǎn)生多波束海底回波數(shù)據(jù)、運(yùn)動(dòng)姿態(tài)數(shù)據(jù)和運(yùn)動(dòng)位置數(shù)據(jù)的數(shù)據(jù)產(chǎn)生模塊1、與數(shù)據(jù)產(chǎn)生模塊I相連的控制模塊2、分別與控制模塊2相連的數(shù)據(jù)存儲(chǔ)模塊3及數(shù)模轉(zhuǎn)換模塊4、與數(shù)模轉(zhuǎn)換模塊4相連的多通道海底回波信號(hào)10，其中，控制模塊2上的控制接口 5和同步信號(hào)6分別與被測(cè)試的多波束聲納裝置相連，控制模塊2在接收到同步信號(hào)后，從數(shù)據(jù)存儲(chǔ)模塊I中讀出海底回波數(shù)據(jù)，并寫入數(shù)模轉(zhuǎn)換模塊4中，進(jìn)而，輸出多通道海底回波信號(hào)；而數(shù)據(jù)產(chǎn)生模塊I在接收到同步信號(hào)6后，實(shí)時(shí)產(chǎn)生運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)，并通過運(yùn)動(dòng)姿態(tài)輸出接口 7和運(yùn)動(dòng)位置輸出接口 8輸出給需要測(cè)試的設(shè)備，同時(shí)，從控制模塊2上的輸出秒脈沖信號(hào)接口 9輸出秒脈沖信號(hào)。
[0025]為實(shí)現(xiàn)數(shù)據(jù)產(chǎn)生模塊I的功能，本方案采用了 TI公司的低功耗TMS320VC5509A型數(shù)字信號(hào)處理器(DSP)芯片作為主處理器，并通過EMIF接口和中斷信號(hào)與控制模塊2相連，在獲取海底回波、運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)的各種參數(shù)信息后，計(jì)算產(chǎn)生相應(yīng)形式的多波束海底回波數(shù)據(jù)、運(yùn)動(dòng)姿態(tài)數(shù)據(jù)和運(yùn)動(dòng)位置數(shù)據(jù)；然后，再通過EMIF接口將數(shù)據(jù)傳遞給控制模塊；控制模塊2上設(shè)有控制接口 5、同步信號(hào)6、運(yùn)動(dòng)姿態(tài)輸出接口 7、運(yùn)動(dòng)位置輸出接口 8、秒脈沖信號(hào)9 ;且上述各功能模塊是采用數(shù)字信號(hào)處理器+現(xiàn)場(chǎng)可編程門陣列+靜態(tài)存儲(chǔ)器+數(shù)模轉(zhuǎn)換器(DSP+FPGA+SRAM+DAC)方式實(shí)現(xiàn)的其各模塊的功能。
[0026]如圖2所示，給出了主處理器(DSP)內(nèi)部的程序流程圖，當(dāng)控制模塊2探測(cè)到需要重新產(chǎn)生多通道海底回波數(shù)據(jù)或者同步信號(hào)到達(dá)時(shí)，通過主處理器(DSP)外部中斷通知主處理器(DSP)，主處理器(DSP)在中斷服務(wù)程序中設(shè)置相應(yīng)標(biāo)志；主程序循環(huán)判斷兩個(gè)標(biāo)志位是否有效，當(dāng)初始化標(biāo)志有效時(shí)，根據(jù)讀取的參數(shù)信息重新計(jì)算多通道海底回波數(shù)據(jù)并把數(shù)據(jù)寫入數(shù)據(jù)存儲(chǔ)模塊3，清除初始化標(biāo)志，當(dāng)同步信號(hào)標(biāo)志有效時(shí)，根據(jù)讀取的參數(shù)信息計(jì)算運(yùn)動(dòng)姿態(tài)和位置數(shù)據(jù)并把數(shù)據(jù)寫入運(yùn)動(dòng)姿態(tài)輸出接口 7和運(yùn)動(dòng)位置輸出接口 8。
[0027]如圖3所示，控制模塊2是其它各模塊之間的橋梁，根據(jù)所要實(shí)現(xiàn)的功能的特點(diǎn)，本發(fā)明選用Altera公司的EP2C35F484C8N型大規(guī)模現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片來實(shí)現(xiàn)。其中的EMIF總線接口邏輯負(fù)責(zé)把現(xiàn)場(chǎng)可編程門陣列(FPGA)內(nèi)部的命令和數(shù)據(jù)存儲(chǔ)空間映射到主處理器(DSP)的EMIF總線上，使得數(shù)字信號(hào)處理器(DSP)芯片能夠像訪問通用異步存儲(chǔ)器一樣訪問這些空間；數(shù)據(jù)存儲(chǔ)模塊3和數(shù)模轉(zhuǎn)換模塊4接口邏輯負(fù)責(zé)將數(shù)據(jù)產(chǎn)生模塊I在數(shù)據(jù)初始化階段產(chǎn)生的多通道海底回波數(shù)據(jù)存入數(shù)據(jù)存儲(chǔ)模塊3，同時(shí)，在正常工作階段，把數(shù)據(jù)存儲(chǔ)模塊3中的數(shù)據(jù)按順序?qū)懭霐?shù)模轉(zhuǎn)換模塊4 ;運(yùn)動(dòng)姿態(tài)輸出接口 7接口邏輯和運(yùn)動(dòng)位置輸出接口 8接口邏輯用于實(shí)現(xiàn)2個(gè)標(biāo)準(zhǔn)的RS232接口協(xié)議，并發(fā)送模擬出的姿態(tài)和位置數(shù)據(jù)；秒脈沖信號(hào)9接口邏輯模擬了定位設(shè)備的秒脈沖信號(hào)；控制接口 5邏輯實(shí)現(xiàn)了一個(gè)標(biāo)準(zhǔn)的RS422接口協(xié)議，以接收聲納設(shè)備的控制命令并解碼；同步信號(hào)6接口邏輯接收聲納設(shè)備的同步信號(hào)，經(jīng)過必要的處理后，發(fā)送給其它邏輯使用。
[0028]如圖4所示，數(shù)據(jù)存儲(chǔ)模塊3的功能是存儲(chǔ)多通道海底回波數(shù)據(jù)，同時(shí)，將多通道海底回波數(shù)據(jù)轉(zhuǎn)換成多通道海底回波信號(hào)10?？紤]到數(shù)據(jù)量、存取速度、信號(hào)質(zhì)量等因素，本發(fā)明選用了數(shù)片IS61LV51216型大容量異步存儲(chǔ)器組成了數(shù)據(jù)存儲(chǔ)模塊3 ;數(shù)模轉(zhuǎn)換模塊4由數(shù)片AD5405型14位雙通道并行同步加載數(shù)模轉(zhuǎn)換器與低通濾波器連接組成。
[0029]根據(jù)單片大容量異步存儲(chǔ)器的容量和訪問速度、信號(hào)采樣頻率等因素，每片大容量異步存儲(chǔ)器存儲(chǔ)8個(gè)通道的數(shù)據(jù)，每片大容量異步存儲(chǔ)器與4個(gè)數(shù)模轉(zhuǎn)換(DAC)芯片相連，總共80路的模擬信號(hào)，需要10片存儲(chǔ)器和40片數(shù)模轉(zhuǎn)換(DAC)芯片。
[0030]所有大容量異步存儲(chǔ)器共用地址線和控制線，共用地址線和控制線由現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片控制；所有大容量異步存儲(chǔ)器的數(shù)據(jù)線單獨(dú)連接到現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片上，4個(gè)DAC芯片與對(duì)應(yīng)的大容量異步存儲(chǔ)器共用數(shù)據(jù)線；對(duì)應(yīng)位置DAC芯片的控制線共用，由現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片控制，分別連接到現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片上。
[0031]本發(fā)明充分考慮了現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片的多I/O特點(diǎn)，利用現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片構(gòu)建數(shù)個(gè)大容量異步存儲(chǔ)器(SRAM)和并行DAC芯片總線接口，以數(shù)量換取時(shí)間，實(shí)現(xiàn)了多路信號(hào)的同時(shí)發(fā)送。
[0032]多通道海底回波信號(hào)有80路，產(chǎn)生80路的海底回波信號(hào)的數(shù)據(jù)需要大量的運(yùn)算，如果利用主處理器(DSP)實(shí)時(shí)計(jì)算，由于主處理器(DSP)外部總線速度的限制，勢(shì)必會(huì)增加設(shè)計(jì)中主處理器(DSP)的數(shù)量，本發(fā)明使用單個(gè)主處理器(DSP)計(jì)算，在初始化階段將這些數(shù)據(jù)存儲(chǔ)于大容量異步存儲(chǔ)器(RAM)中，發(fā)送信號(hào)時(shí)，再讀出寫入DAC芯片中，這樣的設(shè)計(jì)思想，降低了對(duì)主處理器(DSP)的要求，節(jié)省了硬件成本。
[0033]本發(fā)明的基本工作原理是:
[0034]使用時(shí)，將控制模塊2上的控制接口 5和同步信號(hào)6分別與被測(cè)試的多波束聲納裝置相連，本發(fā)明將按照控制模塊2上同步信號(hào)6的節(jié)拍工作，受控制接口 5的命令控制。本發(fā)明上電后，處于初始化狀態(tài)，數(shù)據(jù)產(chǎn)生模塊I根據(jù)默認(rèn)的參數(shù)產(chǎn)生多波束海底回波數(shù)據(jù)，把數(shù)據(jù)通過控制模塊2存入數(shù)據(jù)存儲(chǔ)模塊3中，本發(fā)明進(jìn)入工作狀態(tài)。
[0035]工作過程中，本發(fā)明將按照控制模塊2上同步信號(hào)6的節(jié)拍工作，控制模塊2在接收到同步信號(hào)6后，從數(shù)據(jù)存儲(chǔ)模塊3中讀出海底回波數(shù)據(jù)，并寫入數(shù)模轉(zhuǎn)換模塊4，進(jìn)而，輸出多通道海底回波信號(hào)10 ;而數(shù)據(jù)產(chǎn)生模塊I在接收到同步信號(hào)6后，實(shí)時(shí)產(chǎn)生運(yùn)動(dòng)姿態(tài)數(shù)據(jù)和運(yùn)動(dòng)位置數(shù)據(jù)，并通過運(yùn)動(dòng)姿態(tài)輸出接口 7和運(yùn)動(dòng)位置輸出接口 8輸出給需要測(cè)試的設(shè)備，同時(shí)，輸出秒脈沖信號(hào)9。當(dāng)需要變換信號(hào)形式時(shí)，多波束聲納通過控制接口 5傳輸信號(hào)參數(shù)給數(shù)據(jù)產(chǎn)生模塊I和控制模塊2，并使模擬器處于初始化狀態(tài)，重新產(chǎn)生各種模擬數(shù)據(jù)并更新數(shù)據(jù)存儲(chǔ)模塊3，進(jìn)入工作狀態(tài)后即可響應(yīng)同步信號(hào)6繼續(xù)工作。
[0036]本實(shí)施例中未進(jìn)行說明的內(nèi)容為現(xiàn)有技術(shù)，故不再進(jìn)行贅述。
[0037]以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【權(quán)利要求】
1.一種多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:包括:產(chǎn)生多波束海底數(shù)據(jù)的數(shù)據(jù)產(chǎn)生模塊、與數(shù)據(jù)產(chǎn)生模塊相連的控制模塊、分別與控制模塊相連的數(shù)據(jù)存儲(chǔ)模塊及數(shù)模轉(zhuǎn)換模塊、與數(shù)模轉(zhuǎn)換模塊相連的多通道海底回波信號(hào)；其中，控制模塊上的控制接口和同步信號(hào)分別與被測(cè)試的多波束聲納相連，控制模塊在接收到同步信號(hào)后，從數(shù)據(jù)存儲(chǔ)模塊中讀出海底回波數(shù)據(jù)，并寫入數(shù)模轉(zhuǎn)換模塊中，進(jìn)而，輸出多通道海底回波信號(hào)；而數(shù)據(jù)產(chǎn)生模塊在接收到同步信號(hào)后，實(shí)時(shí)產(chǎn)生運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)，并通過運(yùn)動(dòng)姿態(tài)輸出接口和運(yùn)動(dòng)位置輸出接口輸出給需要測(cè)試的設(shè)備，同時(shí)，從控制模塊上的秒脈沖信號(hào)接口輸出秒脈沖信號(hào)。
2.根據(jù)權(quán)利要求1所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述數(shù)據(jù)產(chǎn)生模塊采用TMS320VC5509A型數(shù)字信號(hào)處理器(DSP)芯片作為主處理器，并通過EMIF接口和中斷信號(hào)與控制模塊相連，在獲取海底回波、運(yùn)動(dòng)姿態(tài)和運(yùn)動(dòng)位置數(shù)據(jù)各種參數(shù)后，計(jì)算產(chǎn)生相應(yīng)形式的多波束海底回波數(shù)據(jù)、運(yùn)動(dòng)姿態(tài)數(shù)據(jù)和運(yùn)動(dòng)位置數(shù)據(jù)；然后，再通過EMIF接口將數(shù)據(jù)傳遞給控制模塊。
3.根據(jù)權(quán)利要求1所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述控制模塊為:EP2C35F484C8N型大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(FPGA)芯片，其中的EMIF總線接口邏輯負(fù)責(zé)把現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片內(nèi)部的數(shù)據(jù)和命令存儲(chǔ)空間映射到主處理器(DSP)的EMIF總線上，使得主處理器(DSP)能夠訪問這些空間。
4.根據(jù)權(quán)利要求1所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述數(shù)據(jù)存儲(chǔ)模塊和數(shù)模轉(zhuǎn)換模塊接口邏輯負(fù)責(zé)將數(shù)據(jù)產(chǎn)生模塊在數(shù)據(jù)初始化階段產(chǎn)生的多通道海底回波數(shù)據(jù)存入數(shù)據(jù)存儲(chǔ)模塊，同時(shí)，在正常工作階段，把數(shù)據(jù)存儲(chǔ)模塊中的數(shù)據(jù)按順序?qū)懭霐?shù)模轉(zhuǎn)換模塊；運(yùn)動(dòng)姿態(tài)輸出接口邏輯和運(yùn)動(dòng)位置輸出接口邏輯用于實(shí)現(xiàn)2個(gè)標(biāo)準(zhǔn)的RS232接口協(xié)議，并發(fā)送模擬的姿態(tài)儀和定位設(shè)備發(fā)出的姿態(tài)和位置數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述秒脈沖信號(hào)接口邏輯模擬了定位設(shè)備的秒脈沖信號(hào)；控制接口邏輯實(shí)現(xiàn)了一個(gè)標(biāo)準(zhǔn)的RS422接口協(xié)議，以接收聲納設(shè)備的控制命令并解碼；同步信號(hào)接口邏輯接收了聲納設(shè)備的同步信號(hào)，經(jīng)過處理后，發(fā)送給其它邏輯使用。
6.根據(jù)權(quán)利要求1或4所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述數(shù)據(jù)存儲(chǔ)模塊為:由數(shù)片IS61LV51216型大容量異步存儲(chǔ)器組成；數(shù)模轉(zhuǎn)換模塊由數(shù)片AD5405型14位雙通道并行同步加載數(shù)模轉(zhuǎn)換器與低通濾波器連接組成。
7.根據(jù)權(quán)利要求6所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述數(shù)片大容量異步存儲(chǔ)器中，每片大容量異步存儲(chǔ)器存儲(chǔ)8個(gè)通道的數(shù)據(jù)，每片大容量異步存儲(chǔ)器與4個(gè)數(shù)模轉(zhuǎn)換(DAC)芯片相連。
8.根據(jù)權(quán)利要求6或7所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述大容量異步存儲(chǔ)器共用地址線和控制線，共用地址線和控制線由現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片控制；所有大容量異步存儲(chǔ)器的數(shù)據(jù)線單獨(dú)連接到現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片上，4個(gè)數(shù)模轉(zhuǎn)換(DAC)芯片與對(duì)應(yīng)的大容量異步存儲(chǔ)器共用數(shù)據(jù)線；對(duì)應(yīng)位置數(shù)模轉(zhuǎn)換(DAC)芯片的控制線共用，由現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片控制，分別連接到現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片上。
9.根據(jù)權(quán)利要求1所述的多波束聲納多通道海底回波及運(yùn)動(dòng)姿態(tài)位置模擬器，其特征在于:所述多通道海底回波信號(hào)的數(shù)據(jù)由單個(gè)主處理器(DSP)計(jì)算產(chǎn)生，在初始化階段將這些數(shù)據(jù)存儲(chǔ)于大容量異步存儲(chǔ)器(RAM)中，發(fā)送信號(hào)時(shí)，再讀出寫入DAC芯片中。
【文檔編號(hào)】G01S7/52GK104360340SQ201410581938
【公開日】2015年2月18日 申請(qǐng)日期:2014年10月27日 優(yōu)先權(quán)日:2014年10月27日
【發(fā)明者】陳祥余, 李海森, 鄧平, 陳寶偉, 周天, 周雷, 朱建軍, 孟元棟, 杜偉東, 魏玉闊, 王巍巍 申請(qǐng)人:中國(guó)海洋石油總公司, 海洋石油工程股份有限公司, 哈爾濱工程大學(xué)