基于fpga的isar成像并行包絡(luò)對齊方法
【專利摘要】本發(fā)明公開了一種基于FPGA并行包絡(luò)對齊實(shí)時(shí)實(shí)現(xiàn)方法，其實(shí)現(xiàn)是：首先對距離向數(shù)據(jù)做FFT、8倍補(bǔ)零和IFFT處理，若為第一組雷達(dá)數(shù)據(jù)則作為結(jié)果輸出，否則不輸出；其次對數(shù)據(jù)進(jìn)行求模、開根號和FFT處理；再判斷是否為第一組數(shù)據(jù)，若是則把數(shù)據(jù)存入FIFO中，跳至入口處，若不是第一組數(shù)據(jù)則與前一組已存于FIFO中的數(shù)據(jù)做復(fù)數(shù)共軛相乘求出修正函數(shù)；用修正函數(shù)乘以本組回波數(shù)據(jù)；最后做IFFT得到本組包絡(luò)對齊后的結(jié)果；同時(shí)把本組結(jié)果進(jìn)行求模、開根號和FFT處理后存入FIFO中以便下一組數(shù)據(jù)利用，重復(fù)上述步驟直到所有回波數(shù)據(jù)處理完成。主要解決了基于FPGA并行實(shí)現(xiàn)雷達(dá)信號包絡(luò)對齊的技術(shù)問題，推進(jìn)了ISAR成像高精度、高實(shí)時(shí)性，方案簡單、功耗低、處理速度快。
【專利說明】基于FPGA的ISAR成像并行包絡(luò)對齊方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬雷達(dá)系統(tǒng)的數(shù)字信號處理領(lǐng)域，特別涉及利用現(xiàn)場可編程門陣列FPGA實(shí)現(xiàn)逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊的方法，具體是一種基于FPGA的ISAR成像并行包絡(luò)對齊方法，用于逆合成孔徑雷達(dá)ISAR實(shí)時(shí)成像處理。
【背景技術(shù)】
[0002]逆合成孔徑雷達(dá)ISAR在雷達(dá)載體平臺(tái)不動(dòng)的情況下，以動(dòng)目標(biāo)為基準(zhǔn)將雷達(dá)視為反向運(yùn)動(dòng)。并利用二者之間的相對運(yùn)動(dòng)不斷發(fā)射和接收信號，實(shí)現(xiàn)全天候、全天時(shí)、遠(yuǎn)距離的獲取非合作目標(biāo)(如飛機(jī)、艦船和導(dǎo)彈等)的精細(xì)圖像，具有重要的軍事和民用價(jià)值。由于逆合成孔徑雷達(dá)成像對象的非合作性，致使其成像合成陣列易受眾多因素影響，陣列空間分布也較為復(fù)雜，因此其運(yùn)動(dòng)補(bǔ)償必須加以考慮，尤其是平動(dòng)補(bǔ)償最為重要。
[0003]包絡(luò)對齊是逆合成孔徑雷達(dá)ISAR成像平動(dòng)補(bǔ)償?shù)年P(guān)鍵技術(shù)之一，目前的工程實(shí)現(xiàn)中主要采用的是以DSP為核心的實(shí)現(xiàn)方法；隨著國防科技的發(fā)展，對逆合成孔徑雷達(dá)ISAR成像的精度和實(shí)時(shí)要求越來越高，而DSP串行處理的特點(diǎn)，處理速度受處理器主頻限制，越來越不能滿足國防科研實(shí)踐和發(fā)展的需要，同時(shí)，DSP硬件系統(tǒng)結(jié)構(gòu)復(fù)雜，難于調(diào)試，易受外界電磁場及電流噪聲影響，導(dǎo)致雷達(dá)系統(tǒng)有時(shí)候會(huì)出現(xiàn)死機(jī)現(xiàn)象，使用DSP為核心的實(shí)現(xiàn)方法遠(yuǎn)不能滿足現(xiàn)在逆合成孔徑雷達(dá)ISAR成像的大運(yùn)算量、高實(shí)時(shí)、高穩(wěn)定的要求，對于逆合成孔徑雷達(dá)ISAR成像急需研究一種新的高實(shí)時(shí)、高穩(wěn)定的逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊方法以滿足更強(qiáng)運(yùn)算處理能力和更高處理速度的發(fā)展趨勢。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于針對以上【背景技術(shù)】存在的問題和不足，提出一種基于包絡(luò)對齊方法結(jié)構(gòu)優(yōu)化的高實(shí)時(shí)、高穩(wěn)定、大運(yùn)算量的基于FPGA的逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊方法。
[0005]本發(fā)明是一種基于FPGA的ISAR成像并行包絡(luò)對齊方法，包絡(luò)對齊實(shí)現(xiàn)方法固化在FPGA芯片中，雷達(dá)天線接收到雷達(dá)回波信號后傳給FPGA輸入端，包絡(luò)對齊方法的實(shí)現(xiàn)包括如下步驟:
[0006]步驟I設(shè)置逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊方法一次總共處理N組數(shù)據(jù)，N根據(jù)存儲(chǔ)器大小確定；設(shè)置雷達(dá)回波信號接收組數(shù)變量n，接收組數(shù)即是處理組數(shù)，變量η的初始值為0，變量η有效變化范圍是:1?N，每接收到一組雷達(dá)回波數(shù)據(jù)變量η的值加I。
[0007]步驟2雷達(dá)天線接收到距離向雷達(dá)回波信號，變量η加I，雷達(dá)回波信號數(shù)據(jù)經(jīng)過前端處理后，利用FPGA中的并行傅里葉變換IP核做距離向傅里葉變換FFT得到本組頻域數(shù)據(jù)，然后在該頻域數(shù)據(jù)后面補(bǔ)零至原來數(shù)據(jù)的8倍長度，再做距離向傅里葉逆變換IFFT，得到雷達(dá)回波信號數(shù)據(jù)的8倍插值處理后的數(shù)據(jù)S1 (t)，實(shí)現(xiàn)雷達(dá)回波信號數(shù)據(jù)的8倍插值處理。
[0008]步驟3對上述步驟中的8倍插值處理后的數(shù)據(jù)S1 (t)通過FPGA中的并行乘法器、加法器和開平方核依次求模、開根號，利用FPGA中的并行傅里葉變換IP核做傅里葉變換FFT處理得到本組距離向平滑的雷達(dá)頻域回波信號記作S1 (f);同時(shí)判斷8倍插值處理后的數(shù)據(jù)S1U)是否為第I組雷達(dá)回波數(shù)據(jù)，如果是即n=l則把8倍插值處理后的數(shù)據(jù)S1U)作為第一組結(jié)果直接輸出，作為后端處理的數(shù)據(jù)基礎(chǔ)；否則不輸出。
[0009]步驟4對步驟3所得到的本組數(shù)據(jù)S1 (f)進(jìn)行判斷，如果步驟3所得到的本組距離向平滑的雷達(dá)頻域回波信號S1 (f)是第I組雷達(dá)回波數(shù)據(jù)即n=l，則把該雷達(dá)頻域回波信號S1 (f)存于FPGA中的FIFO存儲(chǔ)器中，跳至步驟2入口，等待雷達(dá)天線接收下一組雷達(dá)回波信號并繼續(xù)執(zhí)行步驟2。
[0010]步驟5如果步驟3所得到的本組雷達(dá)頻域回波信號S1 (f)不是第I組雷達(dá)回波數(shù)據(jù)即η不等于1，則把本組雷達(dá)頻域回波信號S1 (f)與上一組已存于FIFO中的數(shù)據(jù)作復(fù)數(shù)共軛點(diǎn)乘，再利用FPGA中的并行逆傅里葉變換核做傅里葉逆變換IFFT得到本組雷達(dá)回波信號的自相關(guān)函數(shù)R (t)。
[0011]步驟6將本組雷達(dá)回波信號的自相關(guān)函數(shù)R(t)求模得到自相關(guān)函數(shù)模函數(shù)R1 (t)，然后對該模函數(shù)R1 (t)做fftshift處理得到處理后的自相關(guān)函數(shù)R2 (t)，取出處理后的自相關(guān)函數(shù)R2 (t)的最大值以及最大值的前后兩個(gè)相鄰值和最大值的位置序號，在FPGA中進(jìn)行并行運(yùn)算得到本組修正函數(shù)H (f)。
[0012]步驟7用上述求得的本組修正函數(shù)H(f)補(bǔ)償步驟3所得數(shù)據(jù)即本組雷達(dá)頻域回波信號數(shù)據(jù)S1 (f)，得到本組頻域中修正時(shí)延的雷達(dá)回波數(shù)據(jù)S2 (f)，對本組頻域中修正時(shí)延的雷達(dá)回波數(shù)據(jù)S2 (f)利用FPGA中的并行傅里葉逆變換做傅里葉逆變換IFFT得到本組包絡(luò)對齊處理后的數(shù)據(jù)S2 (t)，然后作為本組結(jié)果輸出。步驟2?7完成第二組雷達(dá)回波數(shù)據(jù)的包絡(luò)對齊，第二組雷達(dá)回波數(shù)據(jù)的包絡(luò)對齊是相對于第一組雷達(dá)回波信號的對齊；第三組到第N組雷達(dá)回波數(shù)據(jù)處理步驟與第二組相同即步驟2?7。
[0013]步驟8如果步驟7中本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)不是最后一組雷達(dá)回波數(shù)據(jù)即變量η不等于N，則將本組包絡(luò)對齊后的數(shù)據(jù)S2⑴利用FPGA中的乘法器、加法器和開平方核求模、開根號，利用FPGA中的并行傅里葉變換核做傅里葉變換FFT處理后存入FIFO中以便與相鄰的下一組回波數(shù)據(jù)作相關(guān)處理，跳至步驟2繼續(xù)處理。
[0014]步驟9如果步驟7中本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)是最后一組雷達(dá)回波數(shù)據(jù)即變量n=N，則算法處理結(jié)束，完成N組數(shù)據(jù)的逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊。
[0015]雷達(dá)信號實(shí)時(shí)處理系統(tǒng)工作中，雷達(dá)天線不斷接收雷達(dá)回波信號，所以幾秒鐘的時(shí)間就能接收到大量的回波數(shù)據(jù)，要對如此大量的回波信號及時(shí)進(jìn)行處理，必須要求具有強(qiáng)大處理能力的處理芯片才能滿足要求，雖然現(xiàn)在雷達(dá)系統(tǒng)應(yīng)用DSP實(shí)現(xiàn)了對雷達(dá)回波信號的處理，但是目前的DSP系統(tǒng)處理能力有限，主要體現(xiàn)在處理速度不夠高、處理運(yùn)算量不夠大，限制了逆合成孔徑雷達(dá)ISAR成像系統(tǒng)性能的提高。
[0016]本發(fā)明采用相關(guān)法基于FPGA芯片實(shí)現(xiàn)逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊處理。本發(fā)明結(jié)合充分發(fā)揮FPGA高并行處理能力優(yōu)勢并結(jié)合FPGA本身資源和結(jié)構(gòu)的特點(diǎn)，對逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊方法的實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行了優(yōu)化和改進(jìn)。比如:本發(fā)明中所求得的平滑頻域雷達(dá)回波信號S1 (f)同時(shí)平滑和降低信號與噪聲頻譜的幅度，噪聲頻譜幅度遠(yuǎn)小于信號幅度，因此通過平滑處理可以減小噪聲對雷達(dá)信號的干擾；步驟6中對模函數(shù)R1 (t)做fftshift處理利用前半部分和后半部分信號的對稱性，通過加上或減去f，其中K為信號長度,巧妙實(shí)現(xiàn)了 fftshift處理,不用真正將數(shù)據(jù)做fftshift處理簡化
了運(yùn)算操作，節(jié)約了運(yùn)算時(shí)間；本發(fā)明中的修正函數(shù)H(f)在頻域?qū)崿F(xiàn)了對雷達(dá)信號的包絡(luò)對齊，使包絡(luò)對齊處理實(shí)現(xiàn)更加快捷。降低整個(gè)系統(tǒng)設(shè)計(jì)復(fù)雜度，提高系統(tǒng)穩(wěn)定性，減少系統(tǒng)功耗，實(shí)現(xiàn)包絡(luò)對齊處理的高實(shí)時(shí)、高精度要求。
[0017]本發(fā)明的實(shí)現(xiàn)還在于:步驟3中的求模、開根號，其中求模公式如下:
[0018]y]a2 -^h2
[0019]式中，a表示原始復(fù)數(shù)數(shù)據(jù)的實(shí)部，b表示原始復(fù)數(shù)數(shù)據(jù)的虛部。
[0020]本發(fā)明通過復(fù)數(shù)求模公式的數(shù)學(xué)公式展開式，把復(fù)數(shù)求模運(yùn)算轉(zhuǎn)化為2個(gè)實(shí)數(shù)乘、I個(gè)實(shí)數(shù)加和I個(gè)實(shí)數(shù)開平方運(yùn)算，使復(fù)數(shù)運(yùn)算簡化為實(shí)數(shù)運(yùn)算；復(fù)數(shù)求模運(yùn)算的工程實(shí)現(xiàn)是通過調(diào)用FPGA中的并行乘法器IP核、加法器IP核和開平方IP核來實(shí)現(xiàn)，用2個(gè)實(shí)數(shù)乘法器核、一個(gè)實(shí)數(shù)加法器核和一個(gè)實(shí)數(shù)開平方核并行處理使復(fù)數(shù)求模運(yùn)算快捷、方便。本發(fā)明通過IP核硬件實(shí)現(xiàn)復(fù)數(shù)求模相對于傳統(tǒng)DSP通過軟件指令實(shí)現(xiàn)的復(fù)數(shù)求模更加快速、穩(wěn)定、高效、便捷。
[0021]本發(fā)明的實(shí)現(xiàn)還在于:步驟5中的復(fù)數(shù)共軛點(diǎn)乘，復(fù)數(shù)共軛點(diǎn)乘表達(dá)式如下:
[0022](a+b*j)*(x_y*j) = (ax+by)+(bx_ay)*j
[0023]式中，a表示復(fù)數(shù)I的實(shí)部，b表示復(fù)數(shù)I的虛部；
[0024]X表示復(fù)數(shù)2的實(shí)部，y表示復(fù)數(shù)2的虛部。
[0025]本發(fā)明通過復(fù)數(shù)共`軛點(diǎn)乘的數(shù)學(xué)公式展開式，把復(fù)數(shù)乘法轉(zhuǎn)化為4個(gè)實(shí)數(shù)乘和2個(gè)實(shí)數(shù)加；復(fù)數(shù)共軛點(diǎn)乘的工程實(shí)現(xiàn)可以通過調(diào)用FPGA中的并行乘法器IP核和加法器IP核來實(shí)現(xiàn)的，用4個(gè)乘法器核和2個(gè)加法器核并行處理復(fù)數(shù)乘運(yùn)算使復(fù)數(shù)乘的工程實(shí)現(xiàn)更加快速、穩(wěn)定、高效、便捷。
[0026]本發(fā)明的實(shí)現(xiàn)還在于:步驟6中對模函數(shù)R1 (t)做fftshift處理得到處理后的自相關(guān)函數(shù)民(0的過程是將模函數(shù)R1U)的前半部分和后半部分對換。
[0027]如果直接對數(shù)據(jù)做fftshift處理既費(fèi)時(shí)間又費(fèi)資源，事實(shí)上，做fftshift處理只是為了求出前半部分和后半部分對換后最大值的新的位置序號，而不用真正將數(shù)據(jù)作fftshift 處理。
[0028]基于以上思路，假設(shè)自相關(guān)函數(shù)模函數(shù)R1 (t)長度為K點(diǎn)，求得自相關(guān)函數(shù)R1 (t)的最大值位置序號為k，如果k在前半部分即k < f則把k加上*，若k在后半部分即k>$
則把k減去*，即可得到fftshift處理后自相關(guān)函數(shù)R2 (t)的最大值的位置序號k。
[0029]本發(fā)明的實(shí)現(xiàn)還在于:步驟6中的修正函數(shù)H(f)的運(yùn)算如下:
[0030]H(f) = exp(_j*2*pi*Vec_M/M*mopt)
[0031]其中，Pi為圓周率，Vec_M= [O:M_1]，M為距離向數(shù)據(jù)點(diǎn)數(shù)；
[0032]mopt為修正參數(shù)，計(jì)算如下:
[0033]mopt = maxm+xstar-M*4-l
[0034]其中，maxm為步驟6中fftshift處理后的自相關(guān)函數(shù)R2 (t)最大值的位置序號，設(shè)最大值為f2,最大值的前后兩個(gè)相鄰值分別為:fl和f3，則xstar為:
[0035]xstar = -fb/ (2*fa)
[0036]其中，fa= (fl+f3-2*f2)/2, fb = (f3-fl)/2
[0037]從而得到頻域中的修正函數(shù)H (f)。
[0038]本發(fā)明利用修正函數(shù)實(shí)現(xiàn)了相鄰雷達(dá)信號回波之間的包絡(luò)對齊，通過最大值以及最大值前后倆個(gè)相鄰值求出修正函數(shù)的方法簡單易行，提高了算法的穩(wěn)定性。
[0039]與現(xiàn)有技術(shù)相比本發(fā)明具有以下優(yōu)點(diǎn):
[0040]第一，本發(fā)明采用FPGA作為核心并行處理芯片，F(xiàn)PGA芯片內(nèi)部擁有豐富的資源，比如:算術(shù)運(yùn)算單元、傅里葉變換FFT/IFFT核和數(shù)字信號處理DSP單元等；且FPGA并行處理度高，因此信號處理速度快。
[0041]第二，本發(fā)明充分利用了 FPGA的高并行處理能力，并結(jié)合數(shù)據(jù)流水操作的特點(diǎn)對包絡(luò)對齊算法的實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行了優(yōu)化設(shè)計(jì)，節(jié)省了芯片內(nèi)部資源，使包絡(luò)對齊算法處理速度提高到原來的2.6倍，包絡(luò)對齊誤差精度達(dá)到了千分之一，做到了高實(shí)時(shí)、高精度、高穩(wěn)定要求，節(jié)省了系統(tǒng)資源，降低了系統(tǒng)功耗，為系統(tǒng)小型化、輕型化設(shè)計(jì)提供了良好的基礎(chǔ)。
【專利附圖】

【附圖說明】
[0042]圖1是本發(fā)明的總流程框圖；
[0043]圖2是本發(fā)明進(jìn)行復(fù)數(shù)相乘模塊流程圖；
[0044]圖3是本發(fā)明進(jìn)行頻域修正中三角函數(shù)查表映射關(guān)系圖；
[0045]圖4是本發(fā)明包絡(luò)對齊處理結(jié)果和matlab仿真結(jié)果對比圖,其中圖4 (a)為FPGA成像處理結(jié)果圖，圖4 (b)為matlab成像處理結(jié)果；
[0046]圖5是逆合成孔徑雷達(dá)成像ISAR算法流程圖。
【具體實(shí)施方式】:
[0047]下面結(jié)合附圖對本發(fā)明做進(jìn)一步的描述。
[0048]實(shí)施例1:
[0049]本發(fā)明是一種基于FPGA的ISAR成像并行包絡(luò)對齊方法，參見圖5，逆合成孔徑雷達(dá)ISAR成像過程需要接收前端數(shù)據(jù)即雷達(dá)天線接收到的信號經(jīng)過數(shù)字下變頻處理后的數(shù)據(jù)，接著進(jìn)行包絡(luò)對齊處理，然后進(jìn)行方位自聚焦處理，最后進(jìn)行方位向傅里葉變換FFT處理得到成像結(jié)果。本發(fā)明是完成其中的包絡(luò)對齊處理。目前的工程應(yīng)用中大多數(shù)系統(tǒng)采用的是以DSP芯片為核心的實(shí)現(xiàn)方法，由于DSP處理器是通過串行方式實(shí)現(xiàn)對指令的處理，并且每條指令處理的速度與DSP處理器的主頻有關(guān)，所以整個(gè)系統(tǒng)的處理速度受主頻限制；同時(shí)DSP硬件系統(tǒng)結(jié)構(gòu)比較復(fù)雜難于調(diào)試，易受外界電磁場及電流噪聲影響，所以系統(tǒng)穩(wěn)定性相對較差。隨著微電子工藝及數(shù)字信號處理技術(shù)的蓬勃發(fā)展，基于并行處理方式的高性能新型器件相繼涌現(xiàn)；本發(fā)明與時(shí)俱進(jìn)，充分利用新型器件FPGA處理器進(jìn)行開拓和實(shí)驗(yàn)用于實(shí)現(xiàn)逆合成孔徑雷達(dá)ISAR成像包絡(luò)對齊方法。
[0050]基于FPGA實(shí)現(xiàn)的逆合成孔徑雷達(dá)ISAR成像關(guān)鍵技術(shù)之一的包絡(luò)對齊實(shí)時(shí)處理。
[0051]本發(fā)明實(shí)現(xiàn)逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊方法固化在FPGA芯片中，雷達(dá)天線接收到雷達(dá)回波信號后傳給FPGA輸入端，參見圖1，包絡(luò)對齊方法的實(shí)現(xiàn)包括如下步驟:
[0052]步驟I設(shè)置逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊方法一次運(yùn)行總共處理N組數(shù)據(jù)，N根據(jù)存儲(chǔ)器大小確定，存儲(chǔ)器為FPGA芯片外接的存儲(chǔ)器件。設(shè)置雷達(dá)回波信號接收組數(shù)變量n，接收組數(shù)即是處理組數(shù)，變量η的初始值為0，變量η有效變化范圍是:1?N，每接收到一組雷達(dá)回波數(shù)據(jù)變量η的值加I。
[0053]步驟2雷達(dá)天線接收到距離向雷達(dá)回波信號，變量η加I，雷達(dá)回波信號數(shù)據(jù)經(jīng)過前端處理后，利用FPGA中的并行傅里葉變換IP核做距離向傅里葉變換FFT得到本組頻域數(shù)據(jù)，然后在該頻域數(shù)據(jù)后面補(bǔ)零至原來數(shù)據(jù)的8倍長度，再做距離向傅里葉逆變換IFFT，得到雷達(dá)回波信號數(shù)據(jù)的8倍插值處理后的數(shù)據(jù)S1 (t)，實(shí)現(xiàn)雷達(dá)回波信號數(shù)據(jù)的8倍插值處理。
[0054]步驟3對上述步驟中8倍插值處理后的數(shù)據(jù)通過FPGA中的并行乘法器、加法器和開平方核依次求模、開根號，利用FPGA中的并行傅里葉變換IP核做傅里葉變換FFT處理得到本組距離向平滑的雷達(dá)頻域回波信號記作S1 (f);同時(shí)判斷8倍插值處理后的數(shù)據(jù)S1U)是否為第I組雷達(dá)回波數(shù)據(jù)，如果是第I組雷達(dá)回波數(shù)據(jù)即n=l，則把8倍插值處理后的數(shù)據(jù)&(0作為第一組結(jié)果直接輸出，作為后端雷達(dá)處理的數(shù)據(jù)基礎(chǔ)。否則即8倍插值處理后的數(shù)據(jù)SJt)不是第I組雷達(dá)回波數(shù)據(jù)，則不輸出，此處數(shù)據(jù)不做任何處理。
[0055]步驟4對步驟3所得到的本組數(shù)據(jù)S1 (f)進(jìn)行判斷，如果步驟3所得到的本組距離向平滑的雷達(dá)頻域回波信號S1 (f)是第I組雷達(dá)回波數(shù)據(jù)即n=l，則把該雷達(dá)頻域回波信號S1 (f)存于FPGA中的FIFO存儲(chǔ)器中，跳至步驟2入口，等待雷達(dá)天線接收下一組雷達(dá)回波信號并繼續(xù)執(zhí)行步驟2。
[0056]步驟5如果步驟3所得到的本組雷達(dá)頻域回波信號S1 (f)不是第I組雷達(dá)回波數(shù)據(jù)即η不等于1，則把本組雷達(dá)頻域回波信號S1 (f)與上一組已存于FIFO中的數(shù)據(jù)作復(fù)數(shù)共軛點(diǎn)乘，再利用FPGA中的并行逆傅里葉變換核做傅里葉逆變換IFFT得到本組雷達(dá)回波信號的自相關(guān)函數(shù)R (t)。
[0057]步驟6將本組雷達(dá)回波信號的自相關(guān)函數(shù)R(t)求模得到自相關(guān)函數(shù)模函數(shù)R1 (t)，然后對該模函數(shù)R1 (t)做fftshift處理得到處理后的自相關(guān)函數(shù)R2 (t)，取出處理后的自相關(guān)函數(shù)R2 (t)的最大值以及最大值的前后兩個(gè)相鄰值和最大值的位置序號，在FPGA中進(jìn)行并行運(yùn)算得到本組修正函數(shù)H (f)。
[0058]其中，fftshift處理,如果直接對數(shù)據(jù)做fftshift處理既費(fèi)時(shí)間又費(fèi)資源,事實(shí)上，做fftshift處理只是為了求出前半部分和后半部分對換后最大值的新的位置序號，而不用真正將數(shù)據(jù)作fftshift處理。
[0059]基于以上思路，假設(shè)自相關(guān)函數(shù)模函數(shù)R1⑴長度為K點(diǎn)，求得自相關(guān)函數(shù)R1⑴
的最大值位置序號為k，如果k在前半部分即則把k加上#，若k在后半部分即&
2 2 2
則把k減去*，即可得到fftshift處理后自相關(guān)函數(shù)R2 (t)的最大值的位置序號k。
[0060]步驟7用上述求得的本組修正函數(shù)H(f)補(bǔ)償步驟3所得數(shù)據(jù)即本組雷達(dá)頻域回波信號數(shù)據(jù)S1 (f)，得到本組頻域中修正時(shí)延的雷達(dá)回波數(shù)據(jù)S2 (f)，對本組頻域中修正時(shí)延的雷達(dá)回波數(shù)據(jù)S2 (f)利用FPGA中的并行傅里葉逆變換做傅里葉逆變換IFFT得到本組包絡(luò)對齊處理后的數(shù)據(jù)S2 (t)，然后作為本組結(jié)果輸出。
[0061]步驟8如果步驟7中本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)不是最后一組雷達(dá)回波數(shù)據(jù)即變量η不等于N，則將本組包絡(luò)對齊后的數(shù)據(jù)S2⑴利用FPGA中的并行乘法器、加法器和開平方核求模、開根號，利用FPGA中的并行傅里葉變換核做傅里葉變換FFT處理后存入FIFO中以便與相鄰的下一組回波數(shù)據(jù)作相關(guān)處理，跳至步驟2繼續(xù)處理。
[0062]步驟9如果步驟7中本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)是最后一組雷達(dá)回波數(shù)據(jù)即變量n=N，則算法處理結(jié)束，完成一次N組數(shù)據(jù)的逆合成孔徑雷達(dá)ISAR成像包絡(luò)對齊。
[0063]以上步驟是完成一次包絡(luò)對齊處理；如果要進(jìn)行下一次逆合成孔徑雷達(dá)ISAR成像包絡(luò)對齊處理，只需重復(fù)步驟I?9進(jìn)行雷達(dá)成像處理中的包絡(luò)對齊，為后續(xù)的方位自聚焦提供數(shù)據(jù)基礎(chǔ)。本發(fā)明的一次包絡(luò)對齊處理步驟I?9固化在FPGA芯片內(nèi)部，一次處理完成后，在下一次處理時(shí)，如果所處理的數(shù)據(jù)組數(shù)N有改變需要重新設(shè)置N的值，如果所處理的數(shù)據(jù)組數(shù)N沒有改變，則N保持不變，不論N值是否變化，開始時(shí)均需按步驟I重新設(shè)置雷達(dá)回波信號接收組數(shù)變量η的初始值為O。本發(fā)明能很好滿足工程實(shí)現(xiàn)中高實(shí)時(shí)、高穩(wěn)定和大運(yùn)算量的要求。
[0064]以比較經(jīng)典的TS201DSP為例，實(shí)現(xiàn)數(shù)字信號處理中最關(guān)鍵的技術(shù)傅里葉變換FFT時(shí)4096點(diǎn)需要耗時(shí)151.9us ;本發(fā)明所使用的FPGA在工作頻率為250MHz時(shí)實(shí)現(xiàn)4096點(diǎn)傅里葉變換FFT僅需要耗時(shí)57.83us ;可見本發(fā)明用FPGA實(shí)現(xiàn)速度約為DSP實(shí)現(xiàn)的2.6倍，大大縮短了算法處理的時(shí)間。
[0065]本發(fā)明所使用的核心處理芯片F(xiàn)PGA內(nèi)部集成了豐富的并行數(shù)字信號處理IP核，IP核具有運(yùn)行速度快、性能穩(wěn)定、功耗低、使用便捷和調(diào)試簡單等優(yōu)點(diǎn)，并且利用FPGA硬件實(shí)現(xiàn)的特點(diǎn)能夠讓多個(gè)IP核并行運(yùn)算，大大加速了 FPGA并行處理算法的速度，特別適合實(shí)時(shí)要求高、算法運(yùn)算量大的場合。
[0066]實(shí)施例2:
[0067]基于FPGA的ISAR成像并行包絡(luò)對齊方法同實(shí)施例1。
[0068]步驟一.雷達(dá)天線接收回波信號經(jīng)過AD采樣，送入FPGA做8倍插值處理。
[0069]1.1)將AD采樣后的雷達(dá)信號送入FPGA中，經(jīng)過前端處理得到復(fù)數(shù)信號；包絡(luò)對齊的精度要求達(dá)到1/8個(gè)距離分辨單元，所以需要做8倍插值處理。
[0070]1.2)利用FPGA的IP核生成的并行傅里葉變換FFT核，對上述所得數(shù)據(jù)做傅里葉變換FFT處理，然后在結(jié)果后面補(bǔ)零至8倍長度。
[0071]1.3)再利用IP核生成的并行傅里葉逆變換IFFT核，對上述補(bǔ)零后數(shù)據(jù)做傅里葉逆變換IFFT處理。
[0072]步驟二.求雷達(dá)回波的頻域信號。
[0073]2.1)利用FPGA中IP核生成的并行乘法器LPM_MULT核、加法器LPM_ADD_SUB核和開平方ALTSQRT核實(shí)現(xiàn)求模公式:Va2 +b1。
[0074]2.2)利用FPGA中IP核生成的并行開平方ALTSQRT核實(shí)現(xiàn)開平方處理。
[0075]2.3)最后利用FPGA中IP核生成的并行傅里葉變換FFT核，對上述數(shù)據(jù)做傅里葉逆變換IFFT處理，得到頻域信號。
[0076]步驟三.通過相關(guān)函數(shù)求修正參數(shù)。
[0077]3.1)參考圖2并利用FPGA中IP核生成的并行乘法器LPM_MULT核和并行加法器LPM_ADD_SUB核實(shí)現(xiàn)復(fù)數(shù)的共軛相乘。
[0078]3.2)再利用IP核生成的并行傅里葉逆變換IFFT核，對上述相乘結(jié)果做IFFT處理得到相關(guān)函數(shù)；
[0079]3.3)將上述相關(guān)函數(shù)做fftshift處理，并用步驟2.1)的方法求模。
[0080]3.4)求出上述結(jié)果中最大值、最大值前后兩個(gè)相鄰值和最大值位置序號，求得修正參數(shù)。
[0081]步驟四.求修正函數(shù)。
[0082]本發(fā)明中修正函數(shù)H(f)表達(dá)式為形如:e〃的指數(shù)函數(shù)，而指數(shù)函數(shù)可以通過歐拉公式即e.30 = cos Θ+j*sin Θ變?yōu)槿呛瘮?shù)組成的復(fù)數(shù)信號，因此修正函數(shù)H(f)的計(jì)算轉(zhuǎn)化和落實(shí)到三角函數(shù)的計(jì)算。
[0083]參照圖3，本步驟的三角函數(shù)具體實(shí)現(xiàn)如下:
[0084]4.1)首先，把三角函數(shù)量化成16bit*16384點(diǎn)，也就是三角函數(shù)的位寬量化為16bit，在O — 2ji范圍內(nèi)均勻等分為16384份，用matlab生成三角函數(shù)值的量化數(shù)據(jù)，用此數(shù)據(jù)轉(zhuǎn)化為ROM可讀的.coe文件，存儲(chǔ)在ROM內(nèi)得到一個(gè)表。
[0085]4.2) ROM的地址為O — 16383，所以需要把三角函數(shù)中的2 ft。映射到這個(gè)地址范圍內(nèi)，截取O — 2 π范圍內(nèi)2 π ft(l的值就可以查上表，為了方便運(yùn)算去掉了常數(shù)2 π，由于是線性操作不會(huì)影響到映射關(guān)系，經(jīng)過簡化后的就可限定在O — I的范圍。
[0086]4.3) 為了和地址映射需要對擴(kuò)位操作，16384 = 214，因此需要擴(kuò)大14位；這樣和ROM表地址就一一對應(yīng)起來，函數(shù)映射關(guān)系如圖3。
[0087]步驟五.用修正函數(shù)補(bǔ)償頻域回波數(shù)據(jù)。
[0088]5.1)將修正函數(shù)與步驟2求得頻域回波數(shù)據(jù)，用步驟3.1)中的方法求得頻域修正結(jié)果;
[0089]5.2)將上述結(jié)果用IP核生成的并行傅里葉逆變換IFFT核，求出時(shí)域的包絡(luò)對齊后的數(shù)據(jù)，從而完成整個(gè)包絡(luò)對齊算法處理。
[0090]本發(fā)明充分利用FPGA中自帶的IP核進(jìn)行算法的并行處理相對于傳統(tǒng)的DSP軟件指令串行處理方式有著更快速、更穩(wěn)定、更高效的特點(diǎn)；本發(fā)明節(jié)省了系統(tǒng)資源，降低了系統(tǒng)功耗，為系統(tǒng)小型化、輕型化設(shè)計(jì)提供了良好的基礎(chǔ)。
[0091]實(shí)施例3:
[0092]基于FPGA的ISAR成像并行包絡(luò)對齊方法同實(shí)施例1_2。
[0093]本發(fā)明的步驟5中需要把本組雷達(dá)頻域回波信號S1 (f)與上一組已存于FIFO中的數(shù)據(jù)作復(fù)數(shù)共軛點(diǎn)乘，其中的復(fù)數(shù)共軛點(diǎn)乘，復(fù)數(shù)共軛點(diǎn)乘采用如下表達(dá)式，
[0094](a+b*j)*(x_y*j) = (ax+by)+(bx_ay)*j
[0095]式中，a表示復(fù)數(shù)(a+b*j)的實(shí)部，b表示復(fù)數(shù)(a+b*j)的虛部；x表示復(fù)數(shù)(x+y*j)的實(shí)部，y表示復(fù)數(shù)(x+y*j)的虛部；參見圖2,在圖2中復(fù)數(shù)(a+b*j)的實(shí)部即real (A),復(fù)數(shù)(a+b*j)的虛部即imag(A);復(fù)數(shù)(x+y*j)的實(shí)部即real (B),復(fù)數(shù)(x+y*j)的虛部即imag(B)。
[0096]具體實(shí)現(xiàn)中，首先調(diào)用FPGA中的并行乘法器IP核實(shí)現(xiàn):real (A) Xreal (B)和imag (A) X imag (B),然后調(diào)用FPGA中的并行加法器IP核實(shí)現(xiàn):real (A) Xreal⑶+imag(A) Ximag(B)即可得到復(fù)數(shù)共軛點(diǎn)乘的實(shí)部結(jié)果；同樣，調(diào)用FPGA中的并行乘法器IP核實(shí)現(xiàn)imag⑷X real⑶和real⑷X imag⑶，再調(diào)用FPGA中的并行加法器IP核實(shí)現(xiàn)imag⑷Xreal (B)-real (A) X imag (B)即得到復(fù)數(shù)共軛點(diǎn)乘的虛部結(jié)果；從而得到復(fù)數(shù)共軛點(diǎn)乘的復(fù)數(shù)結(jié)果輸出。
[0097]本發(fā)明根據(jù)包絡(luò)對齊算法的特點(diǎn)并結(jié)合FPGA擁有的資源和硬件并行處理的特性對包絡(luò)對齊算法進(jìn)行了結(jié)構(gòu)優(yōu)化，充分利用了 FPGA內(nèi)部資源，提高了 FPGA并行處理雷達(dá)數(shù)字信號的速度；例如TS201DSP處理一個(gè)復(fù)數(shù)乘法需要4.6ns的時(shí)間，而FPGA用兩個(gè)模塊并行流水線處理時(shí)只需要2ns，可見，本發(fā)明利用FPGA處理速度是DSP的2.3倍，當(dāng)FPGA使用2個(gè)以上并行模塊時(shí)處理時(shí)間更少處理速度更快。
[0098]實(shí)施例4:
[0099]基于FPGA的ISAR成像并行包絡(luò)對齊方法同實(shí)施例1_3。
[0100]步驟7中用本組修正函數(shù)H(f)補(bǔ)償本組雷達(dá)頻域回波信號數(shù)據(jù)S1 (f)是通過指數(shù)函數(shù)相乘實(shí)現(xiàn)的，而指數(shù)函數(shù)可以通過歐拉公式即ej0 = cos Θ +j*sin Θ變?yōu)槿呛瘮?shù)組成的復(fù)數(shù)信號，修正函數(shù)H(f)的計(jì)算轉(zhuǎn)化和落實(shí)到三角函數(shù)的計(jì)算，因此本發(fā)明利用查表法實(shí)現(xiàn)三角函數(shù)的計(jì)算，使得雷達(dá)圖像的信號處理過程簡單易行、快速高效。利用實(shí)施例3中的復(fù)數(shù)點(diǎn)乘方法即可實(shí)現(xiàn)修正函數(shù)H(f)補(bǔ)償本組雷達(dá)頻域回波信號數(shù)據(jù)S1 (f)。三角函數(shù)的工程實(shí)現(xiàn)參見圖3如下:
[0101]首先，把一個(gè)周期內(nèi)即O — 2 31范圍內(nèi)的三角函數(shù)量化成16bit*16384點(diǎn)，也就是把三角函數(shù)值的位寬量化為16bit，在一個(gè)周期范圍內(nèi)均勻等分為16384份，則每份為 2* /16384，所以 16384 個(gè)三角函數(shù)值為:sin/cos (2* π *0/16384)、sin/cos (2* *1/16384)、sin/cos (2* *2/16384)...sin/cos (2* *16383/16384);又因?yàn)?6384 = 214即16384點(diǎn)需要14位二進(jìn)制數(shù)來表示，則上面16384個(gè)三角函數(shù)值的序號對應(yīng)為:00000000000000,00000000000001,00000000000010- 11111111111111 表示十進(jìn)制數(shù)的0、1、2...16383。然后把上述16384個(gè)三角函數(shù)值按順序存儲(chǔ)在ROM存儲(chǔ)器內(nèi)，上述三角函數(shù)值序號即可作為ROM存儲(chǔ)器的查詢地址。于是求歐拉公式:&_01 = cos Θ l+j*sin Θ I就可以通過先把Θ I化簡到一個(gè)周期內(nèi)即0 — 2 π范圍內(nèi)再乘以16384/(2*π)因子得到Θ I對應(yīng)序號，再把該序號作為ROM表的地址即可查得該Θ I的三角函數(shù)值sin/cos ( Θ I)。
[0102]相對于DSP中的軟件實(shí)現(xiàn)方法，本發(fā)明中用查表法實(shí)現(xiàn)三角函數(shù)的計(jì)算，計(jì)算過程更簡捷、快速，而逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊處理中會(huì)大量運(yùn)用到三角函數(shù)的計(jì)算；同時(shí)，本發(fā)明的方法充分利用FPGA自帶的豐富的ROM存儲(chǔ)器資源，提高了 FPGA芯片的資源利用率；因此本發(fā)明的方法能很好的滿足逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊處理高速、大運(yùn)算量的要求；。
[0103]實(shí)施例5:
[0104]基于FPGA的ISAR成像并行包絡(luò)對齊方法同實(shí)施例1_4。
[0105]本發(fā)明的結(jié)果可以通過以下仿真測試進(jìn)一步說明:
[0106]1.仿真內(nèi)容
[0107]1.1)參照圖5的系統(tǒng)技術(shù)方案總流程來實(shí)現(xiàn)逆合成孔徑雷達(dá)ISAR成像處理，其中包絡(luò)對齊模塊用本發(fā)明的方法在FPGA中并行實(shí)現(xiàn)，并用商用軟件Quartus II對FPGA結(jié)果做功能仿真；其中，輸入數(shù)據(jù)是經(jīng)過商用軟件MATLAB前期量化處理過的數(shù)據(jù)，輸入數(shù)據(jù)矩陣大小是4096X512，剩下部分算法處理任在商用軟件MATLAB中實(shí)現(xiàn)，最終結(jié)果如圖4(a)，圖4 (a)為FPGA成像處理結(jié)果圖，也是本發(fā)明的ISAR成像處理結(jié)果圖。
[0108]1.2)參照圖5的系統(tǒng)技術(shù)方案總流程來實(shí)現(xiàn)逆合成孔徑雷達(dá)ISAR成像處理，全部用商用軟件MATLAB做處理,最終處理結(jié)果如圖4(b),圖4 (b)為matlab成像處理結(jié)果,該圖是理論上準(zhǔn)確的成像圖。
[0109]從圖4(a)和圖4(b)對比可以看出，本發(fā)明的逆合成孔徑雷達(dá)ISAR成像中包絡(luò)對齊部分用FPGA并行實(shí)現(xiàn)得到的處理結(jié)果與全部用MATLAB實(shí)現(xiàn)的結(jié)果在強(qiáng)點(diǎn)方面均有體現(xiàn)，強(qiáng)點(diǎn)即兩個(gè)ISAR圖像中中央偏下的黑點(diǎn)部分，強(qiáng)點(diǎn)的大小和位置在兩個(gè)圖像中基本一致，相對偏差很??；同時(shí)，圖像的大致輪廓也很相似，說明本發(fā)明通過FPGA實(shí)現(xiàn)的并行包絡(luò)對齊給出的信號能準(zhǔn)確對目標(biāo)成像和定位、跟蹤。所以本發(fā)明滿足精度要求。本發(fā)明通過基于FPGA芯片的雷達(dá)信號并行包絡(luò)對齊的工程應(yīng)用實(shí)現(xiàn)，取得良好效果。
[0110]綜上，本發(fā)明公開了一種基于FPGA的并行包絡(luò)對齊實(shí)時(shí)實(shí)現(xiàn)方法，其實(shí)現(xiàn)是:首先對距離向數(shù)據(jù)做FFT、8倍補(bǔ)零和IFFT處理，若為第一組雷達(dá)數(shù)據(jù)則作為結(jié)果輸出，否則不輸出；其次對數(shù)據(jù)進(jìn)行求模、開根號和FFT處理；再判斷是否為第一組數(shù)據(jù)，若是則把數(shù)據(jù)存入FIFO中，跳至入口處，若不是第一組數(shù)據(jù)則與前一組已存于FIFO中的數(shù)據(jù)做復(fù)數(shù)共軛相乘求出修正函數(shù)；用修正函數(shù)乘以本組回波數(shù)據(jù)；最后做IFFT得到本組包絡(luò)對齊后的結(jié)果；同時(shí)把本組結(jié)果進(jìn)行求模、開根號和FFT處理后存入FIFO中以便下一組數(shù)據(jù)利用，重復(fù)上述步驟直到所有回波數(shù)據(jù)處理完成。主要解決了基于FPGA并行實(shí)現(xiàn)雷達(dá)信號包絡(luò)對齊的技術(shù)問題，推進(jìn)了 ISAR成像高精度、高實(shí)時(shí)性，方案簡單、功耗低、處理速度快。
【權(quán)利要求】
1.一種基于FPGA的ISAR成像并行包絡(luò)對齊方法，其特征在于:包絡(luò)對齊實(shí)現(xiàn)方法固化在FPGA芯片中，雷達(dá)天線接收到雷達(dá)回波信號后傳給FPGA輸入端，包絡(luò)對齊方法的實(shí)現(xiàn)包括如下步驟: 步驟I設(shè)置逆合成孔徑雷達(dá)ISAR成像包絡(luò)對齊方法一次運(yùn)行總共處理N組數(shù)據(jù)，設(shè)置雷達(dá)回波信號接收組數(shù)變量n，變量η的初始值為O，變量η有效變化范圍是:I~N，每接收到一組雷達(dá)回波數(shù)據(jù)變量η的值加I ; 步驟2雷達(dá)天線接收到距離向雷達(dá)回波信號傳給FPGA輸入端，變量η加I，雷達(dá)回波信號數(shù)據(jù)經(jīng)過前端處理后，利用FPGA中的并行傅里葉變換IP核做傅里葉變換FFT得到本組頻域數(shù)據(jù)，然后在該頻域數(shù)據(jù)后面補(bǔ)零至原來數(shù)據(jù)的8倍長度，再做傅里葉逆變換IFFT，得到雷達(dá)回波信號數(shù)據(jù)的8倍插值處理后的數(shù)據(jù)S1U)； 步驟3對8倍插值處理后的數(shù)據(jù)S1 (t)通過FPGA中的并行乘法器、加法器和開平方核依次求模、開根號，利用FPGA中的并行傅里葉變換IP核做傅里葉變換FFT處理得到本組距離向平滑的雷達(dá)頻域回波信號記作S1 (f);同時(shí)判斷8倍插值處理后的數(shù)據(jù)S1U)是否為第I組雷達(dá)回波數(shù)據(jù)，如果是第I組雷達(dá)回波數(shù)據(jù)，則把8倍插值處理后的數(shù)據(jù)S1U)作為第一組結(jié)果直接輸出，否則不輸出； 步驟4對步驟3所得到的本組數(shù)據(jù)S1 (f)進(jìn)行判斷，如果步驟3所得到的本組距離向平滑的雷達(dá)頻域回波信號S1 (f)是第I組雷達(dá)回波數(shù)據(jù)即n=l，則把該雷達(dá)頻域回波信號51(f)存于FPGA中的FIFO存儲(chǔ)器中，跳至步驟2入口，等待雷達(dá)天線接收下一組雷達(dá)回波信號并繼續(xù)執(zhí)行步驟2 ； 步驟5如果步驟3所得到的本組雷達(dá)頻域回波信號S1 (f)不是第I組雷達(dá)回波數(shù)據(jù)即η不等于1，則把本組雷達(dá)頻域回波信號S1 (f)與上一組已存于FIFO中的數(shù)據(jù)作復(fù)數(shù)共軛點(diǎn)乘，再利用FPGA中的并行逆傅里葉變換核做傅里葉逆變換IFFT得到本組雷達(dá)回波信號的自相關(guān)函數(shù)R (t)； 步驟6將本組雷達(dá)回波信號的自相關(guān)函數(shù)R(t)求模得到自相關(guān)函數(shù)模函數(shù)R1 (t)，然后對該模函數(shù)R1U)做fftshift處理得到處理后的自相關(guān)函數(shù)R2 (t)，取出處理后的自相關(guān)函數(shù)R2 (t)的最大值以及最大值的前后兩個(gè)相鄰值和最大值的位置序號，在FPGA中進(jìn)行并行運(yùn)算得到本組修正函數(shù)H (f)； 步驟7用本組修正函數(shù)H(f)補(bǔ)償步驟3所得數(shù)據(jù)即本組雷達(dá)頻域回波信號數(shù)據(jù)S1 (f)，得到本組頻域中修正時(shí)延的雷達(dá)回波數(shù)據(jù)S2(f)，對本組頻域中修正時(shí)延的雷達(dá)回波數(shù)據(jù)52(f)利用FPGA中的并行傅里葉逆變換做傅里葉逆變換IFFT得到本組包絡(luò)對齊處理后的數(shù)據(jù)S2 (t)，然后作為本組結(jié)果輸出； 步驟8如果步驟7中本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)不是最后一組雷達(dá)回波數(shù)據(jù)即變量η不等于N，則將本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)利用FPGA中的乘法器、加法器和開平方核求模、開根號，利用FPGA中的并行傅里葉變換核做傅里葉變換FFT處理后存入FIFO中以便與相鄰的下一組回波數(shù)據(jù)作相關(guān)處理，跳至步驟2繼續(xù)處理； 步驟9如果步驟7中本組包絡(luò)對齊后的數(shù)據(jù)S2 (t)是最后一組雷達(dá)回波數(shù)據(jù)即變量n=N,則算法處理結(jié)束，完成一次N組數(shù)據(jù)的逆合成孔徑雷達(dá)ISAR成像并行包絡(luò)對齊。
2.根據(jù)權(quán)利要求1所述的基于FPGA的ISAR成像并行包絡(luò)對齊方法，其特征在于所述步驟3中的求模、開根號，求模公式如下:yja2+b" 其中，a表示原始復(fù)數(shù)數(shù)據(jù)的實(shí)部，b表示原始復(fù)數(shù)數(shù)據(jù)的虛部。
3.根據(jù)權(quán)利要求2所述的基于FPGA的ISAR成像并行包絡(luò)對齊方法，其特征在于所述步驟5中的復(fù)數(shù)共軛點(diǎn)乘，是通過調(diào)用FPGA中的并行IP核即乘法器核和加法器核來實(shí)現(xiàn)的，復(fù)數(shù)共軛點(diǎn)乘表達(dá)式如下:
(a+b*j)*(x_y*j) = (ax+by) + (bx-ay) * j
其中，a表示復(fù)數(shù)I的實(shí)部，b表示復(fù)數(shù)I的虛部； X表示復(fù)數(shù)2的實(shí)部，y表示復(fù)數(shù)2的虛部。
4.根據(jù)權(quán)利要求3所述的基于FPGA的ISAR成像并行包絡(luò)對齊方法，其特征在于:步驟6中所述的對模函數(shù)R1 (t)做fftshift處理得到處理后的自相關(guān)函數(shù)民(0的過程是將模函數(shù)R1 (t)的前半部分和后半部分對換。
5.根據(jù)權(quán)利要求4所述的基于FPGA的ISAR成像并行包絡(luò)對齊方法，其特征在于步驟.6中所述的修正函數(shù)H(f)的運(yùn)算如下: H(f) = exp(_j*2*pi*Vec_M/M*mopt) 其中，Pi為圓周率，Vec_M = [0:M-1]，M為距離向數(shù)據(jù)點(diǎn)數(shù)； mopt為修正參數(shù),計(jì)算如下: mopt = maxm+xstar-M*4_l 其中，maxm為步驟6中fftshift處理后的自相關(guān)函數(shù)R2 (t)最大值的位置序號,設(shè)最大值為f2，最大值的前后兩個(gè)相鄰值分別為:Π和f3，則xstar為:xstar = -fb/ (2*fa) 其中，fa = (fl+f3-2*f2)/2, fb = (f3-fl)/2 得到頻域中的修正函數(shù)H(f)。
【文檔編號】G01S7/41GK103728616SQ201410013053
【公開日】2014年4月16日 申請日期:2014年1月10日 優(yōu)先權(quán)日:2014年1月10日
【發(fā)明者】李亞超, 何振, 全英匯, 邢孟道, 胡桂彬 申請人:西安電子科技大學(xué)