專利名稱：多核處理器及其測試方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多核處理器領(lǐng)域，具體而言，涉及一種多核處理器及其測試方法和裝置。
背景技術(shù)：
多核處理器現(xiàn)在已成為工業(yè)界的一個發(fā)展趨勢，復(fù)雜高速的多核處理器芯片給測試帶來控制、功耗等各方面的挑戰(zhàn)。首先在測試控制方面，并行測試方式(B卩，對處理器的各內(nèi)核同時發(fā)送測試信號)面臨龐大的測試控制信號互聯(lián)問題。由于工藝生產(chǎn)的限制，單個多核處理器上的I/o引腳數(shù)目，不能隨著這個芯片內(nèi)所集成的晶體管數(shù)目同比例的增長。以工藝特征尺寸分別為180納米和35納米的兩種芯片進行對比，其中，芯片內(nèi)集成的晶體管數(shù)目的增加比率達到了芯片上信號引腳數(shù)目增加比率的45倍。而對于一個芯片而言，其上能夠作為測試用的引腳是有限的，假如一個芯片有10個引腳可作為測試用，對這個芯片內(nèi)每個核測試時，需要8個引腳觀測內(nèi)部的測試狀態(tài)，則在這個芯片為4核處理器時，需要4個控制信號對4個內(nèi)核進行使能，對于此種情況，剩余的2個引腳還足以譯碼產(chǎn)生4個控制信號；但是，在這個芯片為8核處理器或更多內(nèi)核的情況下，剩余的2個引腳就不足以產(chǎn)生8個或更多的控制信號來使能，出現(xiàn)引腳資源短缺。即，采用測試信號與控制信號互聯(lián)，對多核處理器的各內(nèi)核進行并行測試的方式，會隨著處理器內(nèi)核的增加出現(xiàn)測試資源的缺乏，并且此種測試方式還會產(chǎn)生非常高的測試功耗。為了減少測試功耗，提出了一種分模塊測試(B卩，對處理器的各內(nèi)核進行分組測試)的方法，使得每一組并行運行的邏輯單元消耗的功耗不超過芯片所能承受的最大功耗；在分模塊測試中，需要對測試內(nèi)核進行使能，以及對非測試內(nèi)核進行關(guān)斷，已有的一種以英特爾安騰處理器系列為例進行說明的多核處理器測試方案中，提出了一種基于“T-Ring”結(jié)構(gòu)的DFX(X includes test and debug,為測試和調(diào)試所進行的設(shè)計)的訪問架構(gòu)。在這種架構(gòu)中，實現(xiàn)了基于IEEE 1149.1TAP (Test Access Points，測試接入點，簡稱TAP)控制器的中央測試控制裝置來實現(xiàn)芯片級的測試控制，同時每一個核都有核級的IEEE 1149.1TAP控制器來實現(xiàn)對核的測試控制。中央控制裝置的TAP和8個核級的TAP以一種用戶可配置的方式組成一個TAP環(huán)，可以訪問核外和核內(nèi)的TAP特征，并且可以關(guān)斷不需要測試的內(nèi)核。此種基于“T-Ring”結(jié)構(gòu)的測試方案具有兩個特點:第一，所有核外和核內(nèi)的寄存器都是同樣長度(8比特)；第二，除了標(biāo)準(zhǔn)的指令，核外和核內(nèi)的控制指令使用不相交的指令空間(即，即核內(nèi)的指令與核外的中央控制裝置的指令完全不同)，其中，所謂標(biāo)準(zhǔn)的指令包括旁路(BYPASS)指令，訪問芯片身份識別寄存器(IDCODE)指令等。但是，對于一個多核處理器而言，因為核內(nèi)的控制相對核外的控制而言，核內(nèi)控制通常比較簡單，現(xiàn)有技術(shù)方案中，核外和核內(nèi)的寄存器長度相等會造成核內(nèi)空間的浪費，并且由于二者使用不同的指令空間，在對處理器核進行測試時，需要通過復(fù)雜的電路布置與核外控制進行測試信號以及測試數(shù)據(jù)的交互，造成控制邏輯比較復(fù)雜。
針對相關(guān)技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題，目前尚未提出有效的解決方案。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種多核處理器及其測試方法和裝置，以解決現(xiàn)有技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題。為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面，提供了一種多核處理器的測試裝置，多核處理器包括多個處理器核，測試裝置包括:主控制模塊和多個從控制模塊，多個從控制模塊依次串聯(lián)，每個處理器核中均設(shè)置有一個從控制模塊，每個從控制模塊均與主控制模塊相連接，其中，主控制模塊用于生成使能信號和主測試信號，并向至少一個從控制模塊發(fā)送使能信號，以及向初始輸入端發(fā)送主測試信號，其中，初始輸入端為串聯(lián)后的多個從控制模塊的測試輸入端；多個從控制模塊分別生成對所在的處理器核進行測試的從測試信號；接收到使能信號的至少一個從控制模塊利用所生成的從測試信號和主測試信號對所在的處理器核進行測試。進一步地，主控制模塊包括:主控制器；主指令寄存器，與主控制器相連接；以及多個主數(shù)據(jù)寄存器，均與主控制器和主指令寄存器相連接，其中，主指令寄存器用于選通多個主數(shù)據(jù)寄存器中的主數(shù)據(jù)寄存器，被選通的主數(shù)據(jù)寄存器在主控制器的控制下產(chǎn)生使能信號或主測試信號。進一步地，多個主數(shù)據(jù)寄存器包括用于產(chǎn)生使能信號的內(nèi)核使能數(shù)據(jù)寄存器，內(nèi)核使能數(shù)據(jù)寄存器的比特位數(shù)等于多核處理器內(nèi)處理器核的個數(shù)，其中，主控制模塊通過以下方式向至少一個從控制模塊發(fā)送使能信號:主控制器配置內(nèi)核使能數(shù)據(jù)寄存器中每個比特位的邏輯值；以及主控制器控制內(nèi)核使能數(shù)據(jù)寄存器將每個比特位的邏輯值對應(yīng)輸出至多個從控制模塊，其中，一個從控制模塊接收一個比特位的邏輯值，使能信號為邏輯I。進一步地，主指令寄存器包括第一移位電路，用于在主控器的控制下對編碼數(shù)據(jù)進行移位產(chǎn)生第一選通指令，其中，編碼數(shù)據(jù)來自外部測試儀或多核處理器所處的系統(tǒng)主機，第一移位電路對編碼數(shù)據(jù)移位進不同的序列，產(chǎn)生不同第一選通指令，選通不同主數(shù)據(jù)寄存器。進一步地，每個從控制模塊均包括:從控制器；從指令寄存器，與從控制器相連接；第一從數(shù)據(jù)寄存器，與從控制器和從指令寄存器分別相連接，其中，第一從數(shù)據(jù)寄存器中存儲有模式配置值，第一從數(shù)據(jù)寄存器用于在被從指令寄存器選通的情況下產(chǎn)生從測試信號，或在未被從指令寄存器選通的情況下輸出模式配置值；以及多個第二從數(shù)據(jù)寄存器，均與從控制器、從指令寄存器和第一從數(shù)據(jù)寄存器相連接，其中，與模式配置值對應(yīng)的第二從數(shù)據(jù)寄存器用于在從控制器的控制下產(chǎn)生從測試信號。為了實現(xiàn)上述目的，根據(jù)本發(fā)明的另一方面，提供了一種多核處理器，該多核處理器包括本發(fā)明上述內(nèi)容所提供的任一種多核處理器的測試裝置。為了實現(xiàn)上述目的，根據(jù)本發(fā)明的另一方面，提供了一種多核處理器的測試方法，多核處理器包括多個處理器核、主控制模塊和多個從控制模塊，多個從控制模塊依次串聯(lián)，每個處理器核中均設(shè)置有一個從控制模塊，每個從控制模塊均與主控制模塊相連接，主控制模塊用于生成使能信號和主測試信號，多個從控制模塊分別生成對所在的處理器核進行測試的從測試信號，測試方法包括:主控制模塊向至少一個從控制模塊發(fā)送使能信號，以及向初始輸入端發(fā)送主測試信號，初始輸入端為串聯(lián)后的多個從控制模塊的測試輸入端；以及接收到使能信號的至少一個從控制模塊利用所生成的從測試信號和主測試信號對所在的處理器核進行測試。進一步地，主控制模塊包括主控制器、主指令寄存器和多個主數(shù)據(jù)寄存器，其中，主控制模塊通過以下方式生成使能信號和主測試信號:主控制器控制主指令寄存器選通多個主數(shù)據(jù)寄存器中的主數(shù)據(jù)寄存器；以及主控制器控制被選通的主數(shù)據(jù)寄存器產(chǎn)生使能信號或主測試信號。進一步地，多個主數(shù)據(jù)寄存器包括用于產(chǎn)生使能信號的內(nèi)核使能數(shù)據(jù)寄存器，內(nèi)核使能數(shù)據(jù)寄存器的比特位數(shù)等于多核處理器內(nèi)處理器核的個數(shù)，主控制模塊通過以下方式向至少一個從控制模塊發(fā)送使能信號:主控制器配置內(nèi)核使能數(shù)據(jù)寄存器中每個比特位的邏輯值；以及主控制器控制內(nèi)核使能數(shù)據(jù)寄存器將每個比特位的邏輯值對應(yīng)輸出至多個從控制模塊，其中，一個從控制模塊接收一個比特位的邏輯值，使能信號為邏輯I。進一步地，從控制模塊包括從控制器、從指令控制器、第一從數(shù)據(jù)寄存器和多個第二從數(shù)據(jù)寄存器，其中，從控制模塊通過以下方式產(chǎn)生從測試信號:從控制器控制從指令寄存器選通第一從數(shù)據(jù)寄存器，或選通多個第二從數(shù)據(jù)寄存器中的第二從數(shù)據(jù)寄存器；若第一從數(shù)據(jù)寄存器被選通，則從控制器控制第一從數(shù)據(jù)寄存器產(chǎn)生從測試信號；若第一從數(shù)據(jù)寄存器未被選通，則第一從數(shù)據(jù)寄存器輸出模式配置值；以及從控制器控制與模式配置值相對應(yīng)的第二從數(shù)據(jù)寄存器產(chǎn)生從測試信號。通過本發(fā)明，采用包括以下結(jié)構(gòu)的多核處理器的測試裝置:主控制模塊和多個從控制模塊，多個從控制模塊依次串聯(lián)，并分別設(shè)置于多個處理器核中，每個從控制模塊均與主控制模塊相連接，其中，主控制模塊用于生成使能信號和主測試信號，并向至少一個從控制模塊發(fā)送使能信號，以及向初始輸入端發(fā)送主測試信號，初始輸入端為串聯(lián)后的多個從控制模塊的測試輸入端；多個從控制模塊分別生成對多個處理器核進行測試的從測試信號；接收到使能信號的至少一個從控制模塊利用所生成的從測試信號和主測試信號對所在的處理器核進行測試。通過在多核處理器中設(shè)置主控制模塊，用來產(chǎn)生使能信號和主測試信號，同時，在各個處理器核中分別設(shè)置從控制模塊，用來產(chǎn)生從測試信號，實現(xiàn)了當(dāng)需要對某個處理器核進行測試時，可以由使能信號對這個處理器核內(nèi)的從控制模塊進行使能，然后利用主測試信號和由這個處理器核內(nèi)的從控制模塊產(chǎn)生的從測試信號對這個處理器核進行測試；當(dāng)需要對某幾個處理器核進行測試時，可以由使能信號對這幾個處理器核內(nèi)的從控制模塊均進行使能，然后針對具體的處理器核，具體利用由這些處理器核內(nèi)的從控制模塊產(chǎn)生的從測試信號和來自主控制模塊的主測試信號對這些處理器核進行測試。通過由主控制模塊產(chǎn)生能夠用來對各個處理器核的共有特性進行測試的主測試信號，由具體處理器核內(nèi)的從控制模塊產(chǎn)生針對該處理器核特有特性進行測試的從測試信號，在對處理器核進行測試時，由于從控制模塊可以產(chǎn)生用于測試的從測試信號，無需從主控制模塊處獲取很多測試信號，來對處理器核的所有特性進行測試，從而避免需要通過復(fù)雜的電路布置來支持測試信號的調(diào)用，解決了現(xiàn)有技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題，進而達到了簡化多核處理器結(jié)構(gòu)的效果。


構(gòu)成本申請的一部分的附圖用來提供對本發(fā)明的進一步理解，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中:圖1是根據(jù)本發(fā)明實施例的測試裝置的示意圖；圖2是根據(jù)本發(fā)明實施例的測試裝置中主控制模塊的示意圖；圖3是根據(jù)本發(fā)明實施例的測試裝置中從控制模塊的示意圖；圖4是根據(jù)本發(fā)明實施例的測試裝置的另一示意圖；以及圖5是根據(jù)本發(fā)明實施例的測試方法的流程圖。
具體實施例方式需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。下面將參考附圖并結(jié)合實施例來詳細說明本發(fā)明。本發(fā)明實施例提供了一種多核處理器的測試裝置，以下對本發(fā)明實施例所提供的多核處理器的測試裝置進行具體介紹:圖1是根據(jù)本發(fā)明實施例的多核處理器的測試裝置的示意圖，如圖1所示，本發(fā)明實施例的多核處理器的測試裝置包括主控制模塊10和多個從控制模塊31至3η，多個從控制模塊31至3η依次串聯(lián)，并分別設(shè)置于多個處理器核21至2η中，每個從控制模塊均與主控制模塊相連接，即，每個處理器核中均設(shè)置一個從控制模塊，第一從控制模塊31設(shè)置在第一處理器核21中，并與主控制模塊10相連接；第二從控制模塊32設(shè)置在第二處理器核22中，并與主控制模塊10相連接；以此類推，第η從控制模塊3η設(shè)置在第η處理器核2η中，并與主控制模塊10相連接，其中，η的取值等于多核處理器中處理器核的個數(shù)。在對多核處理器中的處理器核進行測試時，主控制模塊10生成使能信號和主測試信號，并向至少一個從控制模塊發(fā)送使能信號，以及向初始輸入端^發(fā)送主測試信號，所謂初始輸入端為串聯(lián)后的多個從控制模塊的測試輸入端；多個從控制模塊分別生成對多個處理器核進行測試的從測試信號，即，第一從控制模塊31生成對第一處理器核21進行測試的從測試信號；第二從控制模塊32生成對第二處理器核22進行測試的從測試信號；第η從控制模塊3η生成對第η處理器核2η進行測試的從測試信號；接收到使能信號的從控制模塊則利用自身生成的從測試信號和來自主控制模塊的主測試信號對所處的處理器核進行測試，假設(shè)第一從控制模塊31和第η從控制模塊3η接收到了使能信號，則第一從控制模塊31利用主測試信號和第一從測試信號對第一處理器核21進行測試，第η從控制模塊3η利用主測試信號和第η從測試信號對第η處理器核2η進行測試,其中,第一處理器核為第一從控制模塊31所處的處理器核，第一從測試信號為第一從控制模塊31產(chǎn)生的測試信號，第η處理器核為第η從控制模塊3η所處的處理器核，第η從測試信號為第η從控制模塊3η產(chǎn)生的測試信號。本發(fā)明實施例通過在多核處理器中設(shè)置主控制模塊，用來產(chǎn)生使能信號和主測試信號，同時，在各個處理器核中分別設(shè)置從控制模塊，用來產(chǎn)生從測試信號，實現(xiàn)了當(dāng)需要對某個處理器核進行測試時，可以由使能信號對這個處理器核內(nèi)的從控制模塊進行使能，然后利用主測試信號和由這個處理器核內(nèi)的從控制模塊產(chǎn)生的從測試信號對這個處理器核進行測試；當(dāng)需要對某幾個處理器核進行測試時，可以由使能信號對這幾個處理器核內(nèi)的從控制模塊均進行使能，然后針對具體的處理器核，具體利用由這些處理器核內(nèi)的從控制模塊產(chǎn)生的從測試信號和來自主控制模塊的主測試信號對這些處理器核進行測試。通過主控制模塊產(chǎn)生能夠用來對各個處理器核的共有特性進行測試的主測試信號，由具體處理器核內(nèi)的從控制模塊產(chǎn)生針對該處理器核特有特性進行測試的從測試信號，在對處理器核進行測試時，由于從控制模塊可以產(chǎn)生用于測試的從測試信號，無需從主控制模塊處獲取很多測試信號，來對處理器核的所有特性進行測試，從而避免需要通過復(fù)雜的電路布置來支持測試信號的調(diào)用，解決了現(xiàn)有技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題，進而達到了簡化多核處理器結(jié)構(gòu)的效果。具體地，圖2是根據(jù)本發(fā)明實施例的測試裝置中主控制模塊的結(jié)構(gòu)示意圖，如圖2所示，主控制模塊10主要包括主控制器、主指令寄存器、多個主數(shù)據(jù)寄存器、第一多路選擇器和第二多路選擇器，以及直接輸入部件，其中，主指令寄存器和多個主數(shù)據(jù)寄存器均與主控制器相連接，多個主數(shù)據(jù)寄存器還均與第一多路選擇器相連接，主指令寄存器的并行輸出連接至第一多路選擇器的選通端，主指令寄存器的串行輸出連接至第二多路選擇器的輸入，第一多路選擇器的輸出連接至第二多路選擇器的輸入，第二多路選擇器的選通端與主控制器相連接(圖中未示出)，直接輸入部件將從串行數(shù)據(jù)輸入端TDI傳送過來的編碼數(shù)據(jù)輸出到主指令寄存器和各個主數(shù)據(jù)寄存器上，編碼數(shù)據(jù)是對處理器核進行測試時使用的各種指令數(shù)據(jù)，以下具體說明主控制模塊中各個結(jié)構(gòu)組成的作用和工作原理:主控制器在測試時鐘信號TCK、測試模式選擇信號TMS以及測試系統(tǒng)復(fù)位信號TRST的控制下，產(chǎn)生作用于主控制模塊中各個寄存器的指令寄存器控制信號和數(shù)據(jù)寄存器控制信號，來控制主指令寄存器和多個主數(shù)據(jù)寄存器對從串行數(shù)據(jù)輸入端TDI傳送過來的編碼數(shù)據(jù)進行處理，其中，編碼數(shù)據(jù)、測試時鐘信號TCK、測試模式選擇信號TMS以及測試系統(tǒng)復(fù)位信號TRST均來自外部測試儀或多核處理器所處的系統(tǒng)主機，主控制器產(chǎn)生的指令寄存器控制信號包括:指令寄存器捕獲信號、指令寄存器移位信號和指令寄存器更新信號，指令寄存器捕獲信號控制主指令寄存器將特定的序列捕獲到主指令寄存器中，該特定的序列一般是主指令寄存器的初始值，指令寄存器移位信號控制主指令寄存器對由TDI傳送來的測試指令進行移位，指令寄存器更新信號控制主指令寄存器將移位完成的新的指令更新到主指令寄存器中；主控制器產(chǎn)生的數(shù)據(jù)寄存器控制信號包括:數(shù)據(jù)寄存器捕獲信號、數(shù)據(jù)寄存器移位信號和數(shù)據(jù)寄存器更新信號，數(shù)據(jù)寄存器捕獲信號控制主數(shù)據(jù)寄存器將特定的邏輯序列捕獲到主數(shù)據(jù)寄存器中，此處所謂的特定的邏輯序列一般是主數(shù)據(jù)寄存器的并行初始值，數(shù)據(jù)寄存器移位信號控制主數(shù)據(jù)寄存器對由TDI傳送過來的測試數(shù)據(jù)進行移位，數(shù)據(jù)寄存器更新信號用于將移位完成的測試數(shù)據(jù)更新到主數(shù)據(jù)寄存器中。產(chǎn)生主測試信號的原理為:主指令寄存器在主控制器的控制下對編碼數(shù)據(jù)進行移位，產(chǎn)生第一選通指令，該第一選通指令用于選通多個主數(shù)據(jù)寄存器中的一個主數(shù)據(jù)寄存器，其中，主指令寄存器包括移位電路(以下稱作第一移位電路)，主控制器通過控制第一移位電路對編碼數(shù)據(jù)進行移位來產(chǎn)生第一選通指令，如果控制第一移位電路對編碼數(shù)據(jù)移位進不同的序列，則產(chǎn)生不同的第一選通指令，相應(yīng)地選通不同的主數(shù)據(jù)寄存器，若選通的主數(shù)據(jù)寄存器是具有使能功能的內(nèi)核使能數(shù)據(jù)寄存器，則進一步由主控制器控制內(nèi)核使能數(shù)據(jù)寄存器產(chǎn)生使能信號，其中，主控制器對內(nèi)核使能數(shù)據(jù)寄存器進行比特位邏輯配置不同，產(chǎn)生不同的使能信號，舉例說明，假如內(nèi)核使能數(shù)據(jù)寄存器為4bit位，若配置其輸出信號為0010，則相當(dāng)于產(chǎn)生與第3比特位相對應(yīng)的內(nèi)核的使能信號；若選通的主數(shù)據(jù)寄存器是非內(nèi)核使能數(shù)據(jù)寄存器，則進一步由主控制器控制該選通的數(shù)據(jù)寄存器產(chǎn)生主測試信號。具體地，若主控制器在TCK和TMS的控制下，產(chǎn)生指令寄存器控制信號。具體地，通過指令寄存器捕獲信號控制主指令寄存器捕獲特定的邏輯序列；通過指令寄存器移位信號控制主指令寄存器對TDI端傳送過來的測試指令進行移位后；通過指令寄存器更新信號控制主指令寄存器將移位完成后的新的指令進行更新。當(dāng)指令寄存器移位信號有效時，控制第二多路選擇器選擇主指令寄存器串行輸出，經(jīng)由TDO輸出到芯片外，直至移位結(jié)束后，主指令寄存器中的值達到穩(wěn)定狀態(tài)，以便利用主指令寄存器中達到穩(wěn)定狀態(tài)的移位值來對主數(shù)據(jù)寄存器進行選擇。若主控制器在TCK和TMS的控制下，產(chǎn)生數(shù)據(jù)寄存器控制信號，則數(shù)據(jù)寄存器控制信號控制數(shù)據(jù)寄存器經(jīng)由第二多路選擇器輸出，具體是哪個數(shù)據(jù)寄存器輸出，由主指令寄存器并行輸出至第一多路選擇器選通端的信號來決定，主指令寄存器通過移位不同的指令來選通不同的主數(shù)據(jù)寄存器，多個主數(shù)據(jù)寄存器包括對處理器核進行使能的主數(shù)據(jù)寄存器，這一數(shù)據(jù)寄存器的每一位對應(yīng)一個處理器核，當(dāng)這個具有核使能功能的主數(shù)據(jù)寄存器被選通后，可以根據(jù)從TDI接收到的具體測試指令來配置這個核使能數(shù)據(jù)寄存器，以使主控制模塊下發(fā)使能信號至需要進行測試的處理器核中的從控制模塊。在后續(xù)對這個使能的內(nèi)核進行測試時，再通過主指令寄存器選通不同的主數(shù)據(jù)寄存器來向使能后的內(nèi)核發(fā)送主測試信號，進行內(nèi)核測試的主測試信號可以包括測試模式配置指令、EXTEST指令、IDCODE指令等，比如，當(dāng)多個主數(shù)據(jù)寄存器中的測試模式配置數(shù)據(jù)寄存器被選通時，可以產(chǎn)生對內(nèi)核進行測試模式配置的測試模式配置指令；當(dāng)能夠產(chǎn)生EXTEST指令的主數(shù)據(jù)寄存器被選通時，可以產(chǎn)生EXTEST指令，該指令稱作外部測試指令，用于對內(nèi)核的板級互聯(lián)和外圍電路進行測試；當(dāng)能夠產(chǎn)生IDCODE指令的主數(shù)據(jù)寄存器被選通時，可以產(chǎn)生IDCODE指令，該指令稱作訪問芯片身份識別寄存器的指令，用于對內(nèi)核中的ID寄存器進行選通。圖3是根據(jù)本發(fā)明實施例的測試裝置中一個從控制模塊的結(jié)構(gòu)示意圖，如圖3所示，從控制模塊主要包括從控制器、從指令寄存器、第一從數(shù)據(jù)寄存器、多個第二從數(shù)據(jù)寄存器、第三至第六多路選擇器，以及直接輸入部件，其中，從指令寄存器、第一從數(shù)據(jù)寄存器和多個第二從數(shù)據(jù)寄存器均與從控制器相連接，多個第二從數(shù)據(jù)寄存器還均與第三多路選擇器相連接，第一從數(shù)據(jù)寄存器連接至第三多路選擇器的選通端，并與第四多路選擇器相連接，第四多路選擇器還與第三多路選擇器的輸出相連接，從指令寄存器連接至第四多路選擇器的選通端，并與第五多路選擇器相連接，第五多路選擇器還與第四多路選擇器的輸出相連接，第五多路選擇器的選通端與從控制器相連接(圖中未示出)，第六多路選擇器可以是一個兩路選擇器，它的一個輸入用于連接第五多路選擇器的輸出，另一個輸入用于連接串行數(shù)據(jù)輸入端TDI，它的選通端接收來自主控制模塊中的具有使能功能的主數(shù)據(jù)寄存器發(fā)送過來的使能信號TAP_SEL，以下具體說明從控制模塊中各個結(jié)構(gòu)組成的作用和工作原理:從控制器在測試時鐘信號TCK、測試模式選擇信號TMS以及測試系統(tǒng)復(fù)位信號TRST的控制下，產(chǎn)生作用于從控制模塊中各個寄存器的指令寄存器控制信號和數(shù)據(jù)寄存器控制信號，來控制從指令寄存器、第一從數(shù)據(jù)寄存器和多個第二從數(shù)據(jù)寄存器對從串行數(shù)據(jù)輸入端TDI傳送過來的編碼數(shù)據(jù)進行處理，其中，從控制器控制從指令寄存器將移入的測試模式配置指令更新到從指令寄存器中，該測試模式配置指令經(jīng)從指令寄存器中的譯碼電路后產(chǎn)生用于選通第一從數(shù)據(jù)寄存器的選通信號；從控制器控制第一從數(shù)據(jù)寄存器對編碼數(shù)據(jù)中的模式配置數(shù)據(jù)進行移位更新，并以模式配置數(shù)據(jù)的值為參數(shù)、通過第三多路選擇器選通多個第二從數(shù)據(jù)寄存器中的某個第二從數(shù)據(jù)寄存器，不同模式配置數(shù)據(jù)的值選通不同的第二從數(shù)據(jù)寄存器，第二從數(shù)據(jù)寄存器中存儲有在從控制器的控制下從編碼數(shù)據(jù)中捕獲到的測試控制信號數(shù)據(jù)，或測試狀態(tài)觀測信號數(shù)據(jù)。通過上述方式選通某個第二從數(shù)據(jù)寄存器后，由于這個的第二從數(shù)據(jù)寄存器在從控制器的控制下能夠?qū)腡DI接收到的測試指令并行輸出產(chǎn)生從測試信號，并在測試結(jié)束后對測試狀態(tài)進行捕獲，得到測試狀態(tài)數(shù)據(jù)，當(dāng)其被選通后，可以在從控制器的控制下進行移位，將其內(nèi)存儲的數(shù)據(jù)串行移位，并經(jīng)由TDO輸出到芯片外觀測。若第六多路選擇器未接收到來自主控制模塊的使能信號(即，TAP_SEL為邏輯0)，則該從控制模塊被旁路，相當(dāng)于將該從控制模塊的TDI端與TDO端直接接通，不對這個從控制模塊進行測試；若第六多路選擇器接收到來自主控制模塊的使能信號(即，TAP_SEL為邏輯I )，則該從控制模塊被選通，此種情況下由該從控制模塊中的從控制器執(zhí)行對該從控制模塊所述處理器核的測試。具體地，若從控制器在TCK和TMS的控制下，產(chǎn)生指令寄存器控制信號，則指令寄存器控制信號控制從指令寄存器經(jīng)由第五多路選擇器輸出，實現(xiàn)選通從指令寄存器串行輸出；若從控制器在TCK和TMS的控制下，產(chǎn)生數(shù)據(jù)寄存器控制信號，則數(shù)據(jù)寄存器控制信號控制第一從數(shù)據(jù)寄存器或某個第二從數(shù)據(jù)寄存器經(jīng)由第五多路選擇器輸出，實現(xiàn)選通第一從數(shù)據(jù)寄存器或某個第二從數(shù)據(jù)寄存器，具體是第一從數(shù)據(jù)寄存器還是某個第二從數(shù)據(jù)寄存器，由從指令寄存器的并行輸出的指令值來決定，若從指令寄存器通過第四多路選擇器選通第一從數(shù)據(jù)寄存器，則第一從數(shù)據(jù)寄存器進行串行移位，輸出到TDO ;若從指令寄存器通過第四多路選擇器選通第二從數(shù)據(jù)寄存器，則在第一從數(shù)據(jù)寄存器的選通下，確定出具體的第二從數(shù)據(jù)寄存器進行串行移位，輸出到TD0。具體是哪個第二從數(shù)據(jù)寄存器，由第一從數(shù)據(jù)寄存器中的配置模式的值來決定。本發(fā)明實施例中，通過將第二從數(shù)據(jù)寄存器設(shè)置為由第一從數(shù)據(jù)寄存器中的配置來選通，將第一從數(shù)據(jù)寄存器設(shè)置為由從指令寄存器中的移位值來選通，此種通過二級選通的方式，可使得從指令寄存器的長度比較短，從而簡化了從控制模塊中的指令實現(xiàn)?；谝陨显?，實現(xiàn)了在對某個處理器核進行測試時，只需由主控制模塊處下發(fā)使能信號和一部分測試信號(即，主測試信號)，設(shè)置在這個處理器核內(nèi)的從控制模塊利用自身產(chǎn)生的從測試信號和接收到的主測試信號，來對這個處理器核進行測試，該測試方式無需從主控制模塊處獲取很多測試信號，來對處理器核的所有特性進行測試，避免需要通過復(fù)雜的電路布置來支持測試信號的調(diào)用，達到了簡化多核處理器結(jié)構(gòu)的效果。在本發(fā)明實施例中，為了進一步簡化測試邏輯，可以將從控制模塊中的第二從數(shù)據(jù)寄存器設(shè)置為兩類，一類是用來存儲編碼數(shù)據(jù)中的測試控制信號數(shù)據(jù)，一類是用來存儲編碼數(shù)據(jù)中的狀態(tài)觀測信號數(shù)據(jù)，其中，測試控制信號數(shù)據(jù)用來配置在某種特定的測試模式下，需要控制的測試相關(guān)的控制信號，狀態(tài)觀測信號數(shù)據(jù)用來存儲在某種特定的測試模式下，需要觀測的測試狀態(tài)信號。優(yōu)選地，在本發(fā)明實施例的測試裝置中，可以將主數(shù)據(jù)寄存器中具有使能功能的內(nèi)核使能數(shù)據(jù)寄存器的比特位的個數(shù)設(shè)置與多核處理器內(nèi)處理器核的個數(shù)相等，比如，多核處理器為η核處理器，則將內(nèi)核使能數(shù)據(jù)寄存器設(shè)置為η比特。
通過將主數(shù)據(jù)寄存器中內(nèi)核使能數(shù)據(jù)寄存器的比特位的個數(shù)設(shè)置成與多核處理器的處理器核個數(shù)相等，避免了為主控制模塊分配過多的寄存器空間所造成的處理器空間浪費，也避免了進行電路布置來支持這部分空間，進一步簡化了多核處理器的結(jié)構(gòu)。圖4是根據(jù)本發(fā)明實施例的測試裝置的另一示意圖，該圖中以四核處理器芯片為例，具體示出了主控制模塊與各個處理器核中的從控制模塊的連接關(guān)系，如圖4所示:主控制模塊和從控制模塊均利用JTAG (Joint Test Action Group,聯(lián)合測試行動小組)信號進行控制觀測，即，主控制模塊和從控制模塊均包括:測試數(shù)據(jù)串行輸入(TDI)端、測試模式選擇(TMS)端、測試時鐘(TCK)端、測試數(shù)據(jù)串行輸出(TDO)端和測試復(fù)位信號(TRST)端。來自主控制模塊中的內(nèi)核使能寄存器的輸出信號TAP_SEL通過邏輯器件與門后，接入從控制模塊的TMS端，各個從控制模塊的TMS端均通過與其相連接的與門Al接收輸出信號TAP_SEL，該邏輯器件與門的另一輸入端直接接收編碼數(shù)據(jù)中的TMS信號；內(nèi)核使能寄存器的輸出信號TAP_SEL通過另一個邏輯器件與門后，接入TCK端，各個從控制模塊的TCK端均通過與其相連接的與門A2接收輸出信號TAP_SEL，編碼數(shù)據(jù)中的TCK信號通過這個邏輯器件與門后，接入從控制模塊的TCK端；內(nèi)核使能寄存器的輸出信號TAP_SEL還直接接入第六多路選擇器A的選通端。當(dāng)某個從控制模塊接收到的使能信號為邏輯O時，相當(dāng)于這個從控制模塊被旁路；當(dāng)某個從控制模塊接收到的使能信號為邏輯I時，這個從控制模塊通過與主控制模塊相配合的方式，來對該從控制模塊所處的處理器核進行測試，具體測試原理與上述相同，此處不再贅述。結(jié)合圖2-4可以看出，主從控制模塊中的指令寄存器是串聯(lián)在一起的，哪個處理器核中的從控制模塊接收到使能信號，處于這個處理器核中的從控制模塊中的從指令寄存器就和主控制模塊中的主指令寄存器串在一起。主從控制模塊中數(shù)據(jù)寄存器的連接關(guān)系與二者中指令寄存器的連接關(guān)系有不同，當(dāng)不需要對某個內(nèi)核進行測試時，則無需對這個內(nèi)核的從控制模塊中的數(shù)據(jù)寄存器進行訪問，可以發(fā)送TAP_SEL為邏輯O的信號至這個從控制模塊，這樣，可以設(shè)置主控制模塊中進行移位輸出以觀測測試數(shù)據(jù)的主數(shù)據(jù)寄存器的長度為使能的從控制模塊中數(shù)據(jù)寄存器的長度加上1，達到節(jié)省移位時間。在本發(fā)明實施例中，主從控制模塊里的數(shù)據(jù)寄存器的個數(shù)可以任意擴展，實現(xiàn)有效的滿足不同測試模式的控制信號配置。對內(nèi)核進行具體測試時，首先由主控制模塊發(fā)送核測試使能信號至從控制模塊，接收到使能信號的從控制模塊中的數(shù)據(jù)寄存器被選通，根據(jù)測試的需求相應(yīng)地產(chǎn)生從測試信號。被選通的從控制模塊還產(chǎn)生相應(yīng)的指令給主控制器和選通的從控制模塊中的指令寄存器，以選擇對應(yīng)的數(shù)據(jù)寄存器。最后在主控制模塊中數(shù)據(jù)寄存器產(chǎn)生的主測試信號，和被選通的從控制模塊中數(shù)據(jù)寄存器產(chǎn)生的從測試信號共同作用下，完成具體的內(nèi)核測試。本發(fā)明實施例中提出的多核處理器的測試裝置僅使用JTAG的五個信號即可完成對測試模式的控制和測試信號的觀測，不需要再占用其他的輸入輸出信號，從而解決了測試管腳資源緊張的問題；同時這種主從結(jié)構(gòu)可以靈活的使能和關(guān)斷片內(nèi)任意一個核的測試，有效的降低了測試功耗；另外這種測試控制結(jié)構(gòu)可以靈活的擴展，當(dāng)需要集成更多處理器核時只需要將相應(yīng)的處理器核連入環(huán)上即可，能滿足未來處理器結(jié)構(gòu)靈活擴展的需求。而且采用這種結(jié)構(gòu)，主從控制模塊的指令可以獨立設(shè)計，簡化設(shè)計。本發(fā)明實施例還提供了一種多核處理器的測試方法，該實施例的測試方法主要采用本發(fā)明實施例上述內(nèi)容所提供的測試裝置進行，圖5是根據(jù)本發(fā)明實施例的測試方法的流程圖，如圖5所示，該實施例的檢測方法包括如下步驟S501和S503:S501:主控制模塊向至少一個從控制模塊發(fā)送使能信號，以及向初始輸入端發(fā)送主測試信號，初始輸入端為串聯(lián)后的多個從控制模塊的測試輸入端；在本發(fā)明實施例中，多個從控制模塊依次串聯(lián)，并分別設(shè)置于多個處理器核中，每個從控制模塊均與主控制模塊相連接，主控制模塊用于生成使能信號和主測試信號，多個從控制模塊分別生成對多個處理器核進行測試的從測試信號，當(dāng)需要對某個或某幾個處理器核進行測試時，主控制模塊則向這個或這幾個處理器核中的從控制模塊發(fā)送使能信號，并將主測試信號發(fā)送至初始輸入端。S503:接收到使能信號的至少一個從控制模塊利用所生成的從測試信號和主測試信號對所在的處理器核進行測試，即，接收到使能信號的從控制模塊，利用自身產(chǎn)生的從測試信號和接收到的主測試信號，對這個從控制模塊所處的處理器核進行測試。本發(fā)明實施例通過在多核處理器中設(shè)置主控制模塊，用來產(chǎn)生使能信號和主測試信號，同時，在各個處理器核中分別設(shè)置從控制模塊，用來產(chǎn)生從測試信號，實現(xiàn)了當(dāng)需要對某個處理器核進行測試時，可以由使能信號對這個處理器核內(nèi)的從控制模塊進行使能，然后利用主測試信號和由這個處理器核內(nèi)的從控制模塊產(chǎn)生的從測試信號對這個處理器核進行測試；當(dāng)需要對某幾個處理器核進行測試時，可以由使能信號對這幾個處理器核內(nèi)的從控制模塊均進行使能，然后針對具體的處理器核，具體利用由這些處理器核內(nèi)的從控制模塊產(chǎn)生的從測試信號和來自主控制模塊的主測試信號對這些處理器核進行測試。通過由主控制模塊產(chǎn)生能夠用來對各個處理器核的共有特性進行測試的主測試信號，由具體處理器核內(nèi)的從控制模塊產(chǎn)生針對該處理器核特有特性進行測試的從測試信號，在對處理器核進行測試時，由于從控制模塊可以產(chǎn)生用于測試的從測試信號，無需從主控制模塊處獲取很多測試信號，來對處理器核的所有特性進行測試，避免需要通過復(fù)雜的電路布置來支持測試信號的調(diào)用，解決了現(xiàn)有技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題，進而達到了簡化多核處理器結(jié)構(gòu)的效果。具體地，主控制模塊包括主控制器、主指令寄存器和多個主數(shù)據(jù)寄存器，其中，主控制模塊通過以下方式生成使能信號和測試信號:主控制器接收測試時鐘信號TCK、測試模式選擇信號TMS以及測試系統(tǒng)復(fù)位信號TRST,并在TCK和TMS的作用下控制主指令寄存器和多個主數(shù)據(jù)寄存器對編碼數(shù)據(jù)進行處理，其中，編碼數(shù)據(jù)、測試時鐘信號TCK、測試模式選擇信號TMS以及測試系統(tǒng)復(fù)位信號TRST均來自外部測試儀或多核處理器所處的系統(tǒng)主機；主指令寄存器在主控制器的控制下對編碼數(shù)據(jù)進行移位，產(chǎn)生第一選通指令，該第一選通指令用于選通多個主數(shù)據(jù)寄存器中的一個主數(shù)據(jù)寄存器，若選通的主數(shù)據(jù)寄存器是具有使能功能的內(nèi)核使能數(shù)據(jù)寄存器，則進一步由主控制器控制內(nèi)核使能數(shù)據(jù)寄存器產(chǎn)生使能信號，其中，主控制器對內(nèi)核使能數(shù)據(jù)寄存器進行比特位邏輯配置不同，產(chǎn)生不同的使能信號，舉例說明，假如內(nèi)核使能數(shù)據(jù)寄存器為4bit位，若配置其輸出信號為0010，則相當(dāng)于產(chǎn)生與第3比特位相對應(yīng)的內(nèi)核的使能信號；若選通的主數(shù)據(jù)寄存器是非內(nèi)核使能數(shù)據(jù)寄存器，則進一步由主控制器控制該選通的數(shù)據(jù)寄存器產(chǎn)生主測試信號，具體地，主要通過數(shù)據(jù)寄存器捕獲信號控制主數(shù)據(jù)寄存器將特定的邏輯序列捕獲到主數(shù)據(jù)寄存器中，通過數(shù)據(jù)寄存器移位信號控制主數(shù)據(jù)寄存器對由TDI傳送過來的測試數(shù)據(jù)進行移位輸出產(chǎn)生主測試信號，以及通過數(shù)據(jù)寄存器更新信號用于將移位完成的測試數(shù)據(jù)更新到主數(shù)據(jù)寄存器中。從控制模塊包括從控制器、從指令控制器、第一從數(shù)據(jù)寄存器和多個第二從數(shù)據(jù)寄存器，其中，從控制模塊通過以下方式產(chǎn)生從測試信號:從控制器接收測試時鐘信號TCK、測試模式選擇信號TMS以及測試系統(tǒng)復(fù)位信號TRST，并在TCK和TMS的作用下控制從指令寄存器、第一從數(shù)據(jù)寄存器和多個主數(shù)據(jù)寄存器對編碼數(shù)據(jù)進行處理，從指令寄存器在從控制器的控制下對編碼數(shù)據(jù)進行移位，產(chǎn)生第二選通指令，該第二選通指令用于選通第一從數(shù)據(jù)寄存器或某個第二從數(shù)據(jù)寄存器，若選通第一從數(shù)據(jù)寄存器，則進一步由從控制器控制第一從數(shù)據(jù)寄存器產(chǎn)生從測試信號，具體控制原理與上述主控制器控制主數(shù)據(jù)寄存器產(chǎn)生主測試信號的原理相同，此處不再贅述；若選通第二從數(shù)據(jù)寄存器，則根據(jù)第一從數(shù)據(jù)寄存器并行輸出的模式配置值不同，選通不同的第二從數(shù)據(jù)寄存器；當(dāng)某個第二從數(shù)據(jù)寄存器被選通后，進一步由從控制器控制這個被選通的第二從數(shù)據(jù)寄存器產(chǎn)生從測試信號，具體控制原理與上述主控制器控制主數(shù)據(jù)寄存器產(chǎn)生主測試信號的原理相同，此處不再贅述。此外，本發(fā)明實施例還提供了一種多核處理器，該多核處理器可以是任何包括本發(fā)明實施例上述內(nèi)容所提供的任意一種測試裝置的多核處理器，也可以是采用本發(fā)明實施例上述內(nèi)容所提供的任意一種測試方法的多核處理器。從以上的描述中，可以看出，本發(fā)明解決了現(xiàn)有技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題，達到了簡化多核處理器結(jié)構(gòu)的效果。需要說明的是，在附圖的流程圖示出的步驟可以在諸如一組計算機可執(zhí)行指令的計算機系統(tǒng)中執(zhí)行，并且，雖然在流程圖中示出了邏輯順序，但是在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟。顯然，本領(lǐng)域的技術(shù)人員應(yīng)該明白，上述的本發(fā)明的各模塊或各步驟可以用通用的計算裝置來實現(xiàn)，它們可以集中在單個的計算裝置上，或者分布在多個計算裝置所組成的網(wǎng)絡(luò)上，可選地，它們可以用計算裝置可執(zhí)行的程序代碼來實現(xiàn)，從而，可以將它們存儲在存儲裝置中由計算裝置來執(zhí)行，或者將它們分別制作成各個集成電路模塊，或者將它們中的多個模塊或步驟制作成單個集成電路模塊來實現(xiàn)。這樣，本發(fā)明不限制于任何特定的硬件和軟件結(jié)合。以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種多核處理器的測試裝置，所述多核處理器包括多個處理器核，其特征在于，所述測試裝置包括:主控制模塊和多個從控制模塊，所述多個從控制模塊依次串聯(lián)，每個處理器核中均設(shè)置有一個從控制模塊，每個從控制模塊均與所述主控制模塊相連接，其中， 所述主控制模塊用于生成使能信號和主測試信號，并向至少一個從控制模塊發(fā)送所述使能信號，以及向初始輸入端發(fā)送所述主測試信號，其中，所述初始輸入端為串聯(lián)后的所述多個從控制模塊的測試輸入端； 所述多個從控制模塊分別生成對所在的處理器核進行測試的從測試信號； 接收到所述使能信號的至少一個從控制模塊利用所生成的從測試信號和所述主測試信號對所在的處理器核進行測試。
2.根據(jù)權(quán)利要求1所述的測試裝置，其特征在于，所述主控制模塊包括: 主控制器； 主指令寄存器，與所述主控制器相連接；以及 多個主數(shù)據(jù)寄存器，均與所述主控制器和所述主指令寄存器相連接，其中，所述主指令寄存器用于選通所述多個主數(shù)據(jù)寄存器中的主數(shù)據(jù)寄存器，被選通的主數(shù)據(jù)寄存器在所述主控制器的控制下產(chǎn)生所述使能信號或所述主測試信號。
3.根據(jù)權(quán)利要求2所述的測試裝置，其特征在于，所述多個主數(shù)據(jù)寄存器包括用于產(chǎn)生所述使能信號的內(nèi)核使能數(shù)據(jù)寄存器，所述內(nèi)核使能數(shù)據(jù)寄存器的比特位數(shù)等于所述多核處理器內(nèi)處理器核的個數(shù)，其中，所述主控制模塊通過以下方式向至少一個從控制模塊發(fā)送所述使能信號: 所述主控制器配置所述內(nèi)核使能數(shù)據(jù)寄存器中每個比特位的邏輯值；以及 所述主控制器控制所述內(nèi)核使能數(shù)據(jù)寄存器將每個比特位的邏輯值對應(yīng)輸出至所述多個從控制模塊，其中，一個從控制模塊接收一個比特位的邏輯值，所述使能信號為邏輯I。
4.根據(jù)權(quán)利要求2所述的測試裝置，其特征在于，所述主指令寄存器包括第一移位電路，用于在所述主控器的控制下對編碼數(shù)據(jù)進行移位產(chǎn)生第一選通指令，其中，所述編碼數(shù)據(jù)來自外部測試儀或所述多核處理器所處的系統(tǒng)主機，所述第一移位電路對所述編碼數(shù)據(jù)移位進不同的序列，產(chǎn)生不同第一選通指令，選通不同主數(shù)據(jù)寄存器。
5.根據(jù)權(quán)利要求1或2所述的測試裝置，其特征在于，每個從控制模塊均包括: 從控制器； 從指令寄存器，與所述從控制器相連接； 第一從數(shù)據(jù)寄存器，與所述從控制器和所述從指令寄存器分別相連接，其中，所述第一從數(shù)據(jù)寄存器中存儲有模式配置值，所述第一從數(shù)據(jù)寄存器用于在被所述從指令寄存器選通的情況下產(chǎn)生所述從測試信號，或在未被所述從指令寄存器選通的情況下輸出所述模式配置值；以及 多個第二從數(shù)據(jù)寄存器，均與所述從控制器、所述從指令寄存器和所述第一從數(shù)據(jù)寄存器相連接，其中，與所述模式配置值對應(yīng)的第二從數(shù)據(jù)寄存器用于在所述從控制器的控制下產(chǎn)生所述從測試信號。
6.一種多核處理器，其特征在于，包括權(quán)利要求1至5中任一項所述的測試裝置。
7.一種多核處理器的測試方法，其特征在于，所述多核處理器包括多個處理器核、主控制模塊和多個從控制模塊，所述多個從控制模塊依次串聯(lián)，每個處理器核中均設(shè)置有一個從控制模塊，每個從控制模塊均與所述主控制模塊相連接，所述主控制模塊用于生成使能信號和主測試信號，所述多個從控制模塊分別生成對所在的處理器核進行測試的從測試信號，所述測試方法包括: 所述主控制模塊向至少一個所述從控制模塊發(fā)送所述使能信號，以及向初始輸入端發(fā)送所述主測試信號，所述初始輸入端為串聯(lián)后的所述多個從控制模塊的測試輸入端；以及接收到所述使能信號的至少一個從控制模塊利用所生成的從測試信號和所述主測試信號對所在的處理器核進行測試。
8.根據(jù)權(quán)利要求7所述的測試方法，其特征在于，所述主控制模塊包括主控制器、主指令寄存器和多個主數(shù)據(jù)寄存器，其中，所述主控制模塊通過以下方式生成所述使能信號和所述主測試信號: 所述主控制器控制所述主指令寄存器選通所述多個主數(shù)據(jù)寄存器中的主數(shù)據(jù)寄存器；以及 所述主控制器控制被選通的主數(shù)據(jù)寄存器產(chǎn)生所述使能信號或所述主測試信號。
9.根據(jù)權(quán)利要求8所述的測試方法，其特征在于，所述多個主數(shù)據(jù)寄存器包括用于產(chǎn)生所述使能信號的內(nèi)核使能數(shù)據(jù)寄存器，所述內(nèi)核使能數(shù)據(jù)寄存器的比特位數(shù)等于所述多核處理器內(nèi)處理器核的個數(shù)，所述主控制模塊通過以下方式向至少一個從控制模塊發(fā)送所述使能信號: 所述主控制器配置所述內(nèi)核使能數(shù)據(jù)寄存器中每個比特位的邏輯值；以及所述主控制器控制所述內(nèi)核使能數(shù)據(jù)寄存器將每個比特位的邏輯值對應(yīng)輸出至所述多個從控制模塊，其中，一個從控制模塊接收一個比特位的邏輯值，所述使能信號為邏輯I。
10.根據(jù)權(quán)利 要求7或8所述的測試方法，其特征在于，所述從控制模塊包括從控制器、從指令控制器、第一從數(shù)據(jù)寄存器和多個第二從數(shù)據(jù)寄存器，其中，所述從控制模塊通過以下方式產(chǎn)生所述從測試信號: 所述從控制器控制所述從指令寄存器選通所述第一從數(shù)據(jù)寄存器，或選通所述多個第二從數(shù)據(jù)寄存器中的第二從數(shù)據(jù)寄存器； 若所述第一從數(shù)據(jù)寄存器被選通，則所述從控制器控制所述第一從數(shù)據(jù)寄存器產(chǎn)生所述從測試信號； 若所述第一從數(shù)據(jù)寄存器未被選通，則所述第一從數(shù)據(jù)寄存器輸出模式配置值；以及 所述從控制器控制與所述模式配置值相對應(yīng)的所述第二從數(shù)據(jù)寄存器產(chǎn)生所述從測試信號。
全文摘要
本發(fā)明公開了一種多核處理器及其測試方法和裝置。其中，多核處理器的測試裝置包括主控制模塊和多個從控制模塊，多個從控制模塊依次串聯(lián)，每個處理器核中均設(shè)置有一個從控制模塊，每個從控制模塊均與主控制模塊相連接，其中，主控制模塊用于生成使能信號和主測試信號，并向至少一個從控制模塊發(fā)送使能信號，以及向初始輸入端發(fā)送主測試信號；多個從控制模塊分別生成對所在的處理器核進行測試的從測試信號；接收到使能信號的至少一個從控制模塊利用所生成的從測試信號和主測試信號對所在的處理器核進行測試。通過本發(fā)明，解決了現(xiàn)有技術(shù)中多核處理器的測試方案存在控制邏輯比較復(fù)雜的問題，進而達到了簡化多核處理器結(jié)構(gòu)的效果。
文檔編號G01R31/317GK103149529SQ20131007420
公開日2013年6月12日 申請日期2013年3月8日 優(yōu)先權(quán)日2013年3月8日
發(fā)明者王琳, 齊子初, 胡偉武 申請人:龍芯中科技術(shù)有限公司