專利名稱：基于fpga的調(diào)頻連續(xù)波小型sar成像系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字信號處理技術(shù)領(lǐng)域，特別涉及利用FPGA實現(xiàn)基于調(diào)頻連續(xù)波的小型SAR成像處理系統(tǒng)，可廣泛應(yīng)用于雷達、導(dǎo)彈、遙感等領(lǐng)域。
背景技術(shù)：
隨著合成孔徑雷達SAR成像技術(shù)研究的不斷深入和大規(guī)模集成電路技術(shù)的飛速發(fā)展，短程小型化SAR成像系統(tǒng)成為了各國探索和發(fā)展的熱點。SAR系統(tǒng)的小型化就是在不影響成像功能的前提下盡量減小體積、重量和功耗。小型系統(tǒng)將有助于減少對載體的空間和負(fù)荷的需求，有利于增加載體的機動性、靈活性和續(xù)航能力，同時，也將擴展SAR的使用范圍。國外的科研機構(gòu)投入很大精力對SAR的小型化進行了理論研究和技術(shù)攻關(guān)。 1996年，倫敦大學(xué)在實驗室內(nèi)建立了用于成像研究的調(diào)頻連續(xù)波FMCW SAR0 2003年荷蘭 TUDelft大學(xué)研制了低成本、輕型FMCW SAR樣機。德國EADS公司防御通信系統(tǒng)公司于2003 年研制成功了搭載于無人機上的“MiSAR”系統(tǒng)。以上實現(xiàn)的小型化SAR都是基于調(diào)頻連續(xù)波體制。根據(jù)成像系統(tǒng)的波形體制選擇的不同，可以分為脈沖成像系統(tǒng)和調(diào)頻連續(xù)波成像系統(tǒng)。脈沖成像系統(tǒng)在傳統(tǒng)的SAR成像系統(tǒng)中被廣泛采用，國內(nèi)目前實際應(yīng)用的也是脈沖成像系統(tǒng)。脈沖成像系統(tǒng)的發(fā)射信號和接收信號在時間上是分開的，通過收發(fā)轉(zhuǎn)換開關(guān)完成發(fā)射和接收過程的切換，脈沖式雷達的發(fā)射能量集中在一個窄脈沖內(nèi)，相應(yīng)的峰值功率較高。這種系統(tǒng)其本身有下列不足，限制了 SAR小型化的發(fā)展。I)脈沖式的雷達構(gòu)造上一般較為復(fù)雜，在作用距離較遠時，就需要較高的發(fā)射峰值功率，這就使得系統(tǒng)體積大，重量重，價格昂貴。2)脈沖式雷達結(jié)構(gòu)對載體平臺的要求較高，由于其體積、重量的限制，無法搭載在小型航天器載體平臺上，限制了其應(yīng)用的范圍。3)在現(xiàn)今的SAR信號處理方案中，一般采用了以DSP芯片為主的信號處理方案，系統(tǒng)運算能力受限于DSP芯片，運算量巨大的SAR成像算法一般需要多片DSP、多塊板卡并行處理實現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對上述已有技術(shù)的不足，提供一種基于FPGA的調(diào)頻連續(xù)波 FMCff小型SAR成像系統(tǒng)，以在滿足大數(shù)據(jù)量運算需要的條件下避免使用多個DSP和多個板卡，減小系統(tǒng)的體積、重量和功耗，在無人機小型航天器平臺上實現(xiàn)SAR成像。為實現(xiàn)上述目的，本發(fā)明包括(I)雷達前端，它與采集預(yù)處理單元雙向連接，用于發(fā)射調(diào)頻連續(xù)波，接收目標(biāo)反射回波并傳送至采集預(yù)處理單元的A/D采集模塊；將GPS慣性導(dǎo)航信息傳送至采集預(yù)處理單元的命令通信模塊，并接收命令通信模塊回傳的指令；
(2)采集預(yù)處理單元，包括命令通信模塊，它通過J30_37ZKW_J型號的37芯航空接插件與雷達前端相連，用于接收雷達前端發(fā)送的慣性導(dǎo)航參數(shù)，并將FPGA反饋的增益調(diào)節(jié)信號與發(fā)射機開機指令傳給雷達前端；A/D采集模塊，用于對前端的調(diào)頻連續(xù)波模擬信號進行采樣，將其轉(zhuǎn)變成12位數(shù)字信號，將采樣后的數(shù)據(jù)送給FPGA控制與運算模塊進行處理；FPGA控制與運算模塊，它分別與命令通信模塊雙向連接，與A/D采集模塊、數(shù)據(jù)接收接口、數(shù)據(jù)回放接口單向連接，用于接收AD采集模塊采集到的數(shù)字化雷達回波信號和慣性導(dǎo)航參數(shù)，解算慣性導(dǎo)航參數(shù)，并根據(jù)解算后的參數(shù)完成距離向脈沖壓縮，將距離向脈沖壓縮的結(jié)果數(shù)據(jù)和解算后的慣性導(dǎo)航參數(shù)打包傳給信號處理單元；數(shù)據(jù)發(fā)送接口，用于接收FPGA控制與運算模塊傳送來的距離向脈沖壓縮數(shù)據(jù)，并通過自定義的44針接插件傳送給信號處理單元的數(shù)據(jù)接收接口 ；(3)信號處理單元，包括數(shù)據(jù)接收接口，它通過自定義44針接插件接收采集預(yù)處理單元的數(shù)據(jù)；FPGA控制模塊，它分別與DSP運算模塊雙向連接，與數(shù)據(jù)接收接口及數(shù)據(jù)發(fā)送接口單向連接，用于將接收到的采集預(yù)處理單元的距離向脈沖壓縮數(shù)據(jù)乒乓分配給DSP運算模塊的兩塊TSlOl芯片，并接收DSP運算模塊回傳的成像結(jié)果數(shù)據(jù)，進行數(shù)據(jù)的并串轉(zhuǎn)換、 添加幀頭和添加幀尾，組成數(shù)據(jù)包，將數(shù)據(jù)包傳送至數(shù)據(jù)發(fā)送接口 ；DSP運算模塊，它通過總線流水協(xié)議與FPGA芯片實現(xiàn)雙向連接，用于接收FPGA控制模塊發(fā)送的距離向脈沖壓縮數(shù)據(jù)，并對距離向脈沖壓縮數(shù)據(jù)進行多普勒調(diào)頻率運算、多普勒中心估計和方位向脈沖壓縮處理，以獲得成像結(jié)果數(shù)據(jù)，將成像結(jié)果數(shù)據(jù)回傳至FPGA 控制1吳塊；數(shù)據(jù)發(fā)送接口，用于接收FPGA控制模塊發(fā)送的成像結(jié)果數(shù)據(jù)，并將成像結(jié)果數(shù)據(jù)發(fā)送至接收主機；(4)接收主機，它與信號處理單元的數(shù)據(jù)發(fā)送接口單向連接，接收成像結(jié)果數(shù)據(jù)， 并通過界面顯示程序?qū)邮盏降某上窠Y(jié)果數(shù)據(jù)繪圖，并在顯示器上實時顯示圖像。本發(fā)明具有如下優(yōu)點I、本發(fā)明的采集預(yù)處理單元和信號處理單元以FPGA為核心，在采集預(yù)處理單元中完成距離向脈沖壓縮，在信號處理單元的DSP運算模塊中完成多普勒調(diào)頻率運算、多普勒中心估計和方位向脈沖壓縮，充分利用了 FPGA并行運算能力強和DSP浮點運算能力強的特點，避免了多個DSP、多塊板卡的傳統(tǒng)方案，相比于傳統(tǒng)的系統(tǒng)，本發(fā)明的體積小、重量輕、 功耗低，適應(yīng)于小型飛行器平臺。2、本發(fā)明的采集預(yù)處理單元與雷達前端雙向通信，接收慣性導(dǎo)航參數(shù)供SAR成像使用，提高了多普勒值和調(diào)頻率值的準(zhǔn)確度，也提高了圖像的分辨率。


圖I是本發(fā)明的結(jié)構(gòu)框圖；圖2是本發(fā)明采集預(yù)處理單元的命令通信模塊與FPGA的互聯(lián)示意圖；圖3是本發(fā)明采集預(yù)處理單元的AD采集模塊與FPGA的互連示意圖4是本發(fā)明采集預(yù)處理單元的數(shù)據(jù)發(fā)送接口與FPGA、信號處理單元的數(shù)據(jù)接收接口與FPGA的互聯(lián)示意圖；圖5是本發(fā)明信號處理單元的DSP運算模塊與FPGA的互聯(lián)示意圖。
具體實施例方式參照圖1，本發(fā)明基于FPGA的調(diào)頻連續(xù)波SAR成像系統(tǒng)主要由雷達前端、采集預(yù)處理單元、信號處理單元、接收主機四部分組成。其中雷達前端，它與采集預(yù)處理單元雙向連接，用于完成兩項功能一是向目標(biāo)發(fā)射調(diào)頻連續(xù)波，接收目標(biāo)反射回波并傳送至采集預(yù)處理單元的A/D采集模塊；二是將GPS慣性導(dǎo)航信息傳送至采集預(yù)處理單元的命令通信模塊，并接收命令通信模塊回傳的指令。采集預(yù)處理單元，包括命令通信模塊、AD采集模塊、FPGA控制與運算模塊和數(shù)據(jù)發(fā)送接口 ；該命令通信模塊，選用阻抗連續(xù)性好的J30_37ZKW_J型號的37芯航空接插件，且由螺絲固定，保證載體平臺震動情況下的信號穩(wěn)定性和可靠性，它與FPGA控制與運算模塊雙向連接，用于接收雷達前端發(fā)送的慣性導(dǎo)航參數(shù)，并將FPGA反饋的增益調(diào)節(jié)信號與發(fā)射機開機指令傳給雷達前端；該AD采集模塊，選用MAXM公司的AD9626芯片，但不限于此芯片，芯片單通道最高采樣速率達250MHz，采樣位數(shù)12位，以提供單端模式和交互模式以供選擇，它分別與雷達前端單向連接，與FPGA控制與運算模塊雙向連接，用于接收FPGA的配置信息，在單端模式下對雷達前端的回波信號采樣量化，并傳遞至FPGA控制與運算模塊； 該FPGA控制與運算模塊，包括命令解算反饋子模塊、數(shù)據(jù)整理子模塊和距離向脈沖壓縮子模塊，所述命令解算反饋子模塊，用于實現(xiàn)三個功能一是接收命令參數(shù)模塊的慣性導(dǎo)航參數(shù)，對其進行串并轉(zhuǎn)換、校驗、解算；二是系統(tǒng)上電工作后進行計時，滿足計時條件時設(shè)置發(fā)射機開機指令有效，并通過命令通信模塊傳送至雷達前端；三是對A/D采集模塊傳送的數(shù)據(jù)進行判斷，生成增益調(diào)節(jié)信號，并通過命令通信模塊傳送至雷達前端；所述數(shù)據(jù)整理子模塊，用于對A/D采集模塊傳送的回波數(shù)據(jù)進行整理，將無符號數(shù)轉(zhuǎn)變成有符號數(shù)，將數(shù)據(jù)位寬由12位擴展至16位，將每個重頻時間內(nèi)的數(shù)據(jù)點數(shù)截取至16384點，對數(shù)據(jù)進行時鐘域轉(zhuǎn)換，并傳送至距離向脈沖壓縮子模塊；所述距離向脈沖壓縮子模塊，用于接收數(shù)據(jù)整理子模塊處理后的數(shù)據(jù)，對數(shù)據(jù)進行濾波、16384點FFT運算、場景截取，場景截取根據(jù)命令解算反饋子模塊解算后的慣性導(dǎo)航參數(shù)進行運算，計算獲得場景中心點位置，將16384點的距離向脈沖壓縮結(jié)果中的2048點場景信息截取出來，并傳遞至數(shù)據(jù)發(fā)送接口。整個FPGA 控制與運算模塊，選用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于該芯片，芯片的查找表ALUTs數(shù)量達72768，用戶可用引腳759個，支持各種單端和差分標(biāo)準(zhǔn)的普通1/0，存儲器資源為4. 5Mbit，非常適合復(fù)雜時序邏輯的設(shè)計控制與運算模塊， 分別與命令通信模塊單向連接，與A/D采集模塊雙向連接；該數(shù)據(jù)發(fā)送接口，選用自定義的 44針接插件，與FPGA控制與運算模塊單向連接，用于接收FPGA的數(shù)據(jù)并傳遞至信號處理單元的數(shù)據(jù)接收接口。上述采集預(yù)處理單元的命令通信模塊與FPGA雙向連接，其與FPGA的互連關(guān)系如圖2所示；上述采集預(yù)處理單元的AD采集模塊與FPGA雙向連接，其互連關(guān)系如圖3所示； 上述采集預(yù)處理單元的數(shù)據(jù)發(fā)送接口與FPGA單向連接，其互連關(guān)系如圖4所示。信號處理單元，包括數(shù)據(jù)接收接口、FPGA控制模塊、DSP運算模塊和數(shù)據(jù)發(fā)送接
6口。其中，數(shù)據(jù)接收接口與采集預(yù)處理單元中的數(shù)據(jù)發(fā)送接口單向連接，數(shù)據(jù)發(fā)送接口與接收主機單向連接。該數(shù)據(jù)接收接口，選用自定義的44針接插件，用于接收采集預(yù)處理單元的數(shù)據(jù)并傳遞至FPGA控制模塊。該FPGA控制模塊，包括數(shù)據(jù)分發(fā)子模塊和數(shù)據(jù)整理子模塊；所述數(shù)據(jù)分發(fā)子模塊，用于對數(shù)據(jù)接收接口傳送來的數(shù)據(jù)進行計數(shù)控制，乒乓分配給 DSP運算模塊的兩塊DSP芯片，它向一塊DSP芯片發(fā)送1052672個數(shù)據(jù)后，再向另一塊DSP 芯片發(fā)送同樣數(shù)量的數(shù)據(jù)，在兩塊DSP芯片之間依次輪換；所述數(shù)據(jù)整理子模塊，用于接收 DSP運算模塊回傳的結(jié)果數(shù)據(jù)，進行數(shù)據(jù)的并串轉(zhuǎn)換、添加幀頭和添加幀尾，組成數(shù)據(jù)包，將數(shù)據(jù)包傳遞至數(shù)據(jù)發(fā)送接口 ；整個FPGA控制模塊，選用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于該芯片；該FPGA控制模塊，分別與數(shù)據(jù)接收接口單向連接， 其互連關(guān)系與圖4 一致，與DSP運算模塊雙向連接，其互連關(guān)系如圖5所示，與數(shù)據(jù)發(fā)送接口單向連接。該DSP運算模塊，選用ADI公司的TSlOl芯片，芯片內(nèi)核工作時鐘300MHz，單片處理峰值達18億次浮點運算/秒，外部總線最多達64位，總線時鐘達IOOMHz ;該03卩運算模塊與FPGA芯片實現(xiàn)雙向連接，用于接收FPGA控制模塊發(fā)送的距離向脈沖壓縮數(shù)據(jù)，并對距離向脈沖壓縮數(shù)據(jù)進行多普勒調(diào)頻率運算、多普勒中心估計和方位向脈沖壓縮處理， 以獲得成像結(jié)果數(shù)據(jù)，將成像結(jié)果數(shù)據(jù)回傳至FPGA控制模塊。該數(shù)據(jù)發(fā)送接口，選用TI公司的SN65HVD05型串口芯片，但并不局限于該芯片，芯片支持高達40Mbps的波特率，最小差分輸出電壓為2. 5V，支持ANSI TIA和EIA-485-A標(biāo)準(zhǔn)；該數(shù)據(jù)發(fā)送接口通過一對串口差分?jǐn)?shù)據(jù)線與接收主機相連，用于接收FPGA的數(shù)據(jù)并傳遞至接收主機。接收主機，它與信號處理單元的數(shù)據(jù)發(fā)送接口單向連接，用于接收成像結(jié)果數(shù)據(jù)， 并通過界面顯示程序?qū)邮盏降某上窠Y(jié)果數(shù)據(jù)繪圖，并在顯示器上實時顯示圖像。參照圖2，采集預(yù)處理單元的命令通信模塊與FPGA之間通過2對串口差分?jǐn)?shù)據(jù)線、 7個單端數(shù)據(jù)線進行互連，其中，2對串口差分?jǐn)?shù)據(jù)線為1^422_么和RS422_B是一對串口差分輸入信號，用于接收從雷達前端傳送來的串口數(shù)據(jù)并傳遞至FPGA ;1 422_￥和1 422_2是另一對串口差分輸出信號，用于接收從FPGA發(fā)出的串口數(shù)據(jù)并傳遞至雷達前端；7個單端數(shù)據(jù)線為agC[l]、agC
分別為增益調(diào)節(jié)信號的高位和低位；TRIG為重頻信號；FIRE2為發(fā)射機開機指令；FPGA_SC1、FPGA_SC2和FPGA_SC4為預(yù)留信號，作為備用。所述一對串口差分?jǐn)?shù)據(jù)線RS422_A和RS422_B，用一對差分線與FPGA中的任意I 對普通輸入引腳相連，另一對串口差分?jǐn)?shù)據(jù)線RS422_Y和RS422_Z，用一對差分線與FPGA中的任意I對普通輸出引腳相連，3個單端數(shù)據(jù)線age [I]、agc
、FIRE2，用單端線與FPGA中的任意3個普通輸出引腳相連，4個單端數(shù)據(jù)線TRIG、FPGA_SC1、FPGA_SC2和FPGA_SC4，用單端線與FPGA中的任意4個普通輸入引腳相連。參照圖3，AD采集模塊的每塊AD9626芯片與FPGA之間采用5個單端控制線、12 個單端數(shù)據(jù)線進行互連，其中，5個單端控制線為RESET、CSB、SDIO、SCLK和DC0-，其中， RESET為復(fù)位信號；CSB為片選信號，控制讀寫周期；SDI0為串行數(shù)據(jù)輸入/輸出雙向信號； SCLK為串口讀寫時鐘信號；DC0-為輸出總線數(shù)據(jù)的隨路時鐘信號；12個單端數(shù)據(jù)線為 PortAtll: 0]為輸出數(shù)據(jù)總線，是AD9626芯片采樣數(shù)據(jù)的輸出端口。所述4個單端控制線RESET、CSB、SDIO、SCLK，用單端線與FPGA中的任意4個普通輸出引腳相連，I個單端控制線DC0-，用單端線與FPGA中的任意I個普通輸入引腳相連，12 個單端數(shù)據(jù)線PortA[11:0]，用單端線與FPGA中的任意12個普通輸入引腳相連。
參照圖4，采集預(yù)處理單元的數(shù)據(jù)發(fā)送接口與FPGA之間通過一個單端時鐘線 CLK20、一個單端控制線 rdreq3 和 32 個單端數(shù)據(jù)線 data2dsp_i [15:0]、data2dsp_q[15:0] 進行互連，其中，CLK20為單端數(shù)據(jù)線，data2dsp_i [15:0]、data2dsp_q[15:0]的隨路時鐘信號，rdreq3為單端數(shù)據(jù)線data2dsp_i [15:0]、data2dsp_q[15:0]的同步控制信號。 所述一個單端時鐘線CLK20、一個單端控制線rdreq3和32個單端數(shù)據(jù)線 data2dsp_i [15:0]、data2dsp_q[15:0]，用單端線與FPGA的任意34個普通輸出引腳相連。參照圖5，信號處理單元的DSP運算模塊與FPGA之間通過5個單端控制線dsp_ flag、MSH#、RD#、WRL#、ACK, 32 個雙向數(shù)據(jù)總線 DATA[31:0]進行互連，其中，dsp_flag 為 DSP芯片輸出的復(fù)位信號，DSP在回傳數(shù)據(jù)給FPGA之前，將dsp_f lag信號置為有效，對FPGA 進行復(fù)位；MSH#為寄存器選擇信號，低電平有效，DSP訪問總線時將MSH信號置為有效；RD# 為讀使能信號，低電平有效，控制總線讀操作的進行；WRL#為寫使能信號，低電平有效，控制總線寫操作的進行；ACK為數(shù)據(jù)應(yīng)答信號，由FPGA發(fā)送給DSP，若有效則表示FPGA已準(zhǔn)備好完成數(shù)據(jù)周期，否則將產(chǎn)生等待周期；DATA[31:0]為DSP與FPGA之間的數(shù)據(jù)總線，可進行雙向數(shù)據(jù)傳輸。所述4個單端控制線dsp_f lag、MSH#、RD#、WRL#，用單端線與FPGA的任意4個普通輸入引腳相連；1個單端控制線ACK，用單端線與FPGA的任意I個普通輸出引腳相連；32 個雙向數(shù)據(jù)總線DATA [31:0]，用雙端線與FPGA的32個普通雙向引腳相連。本發(fā)明的工作原理如下首先，用J30_37ZKW_J型37芯航空接插件將雷達前端與采集預(yù)處理單元連在一起，用自定義44針接插件將采集預(yù)處理單元與信號處理單元連接在一起，通過一對串口差分線將信號處理單元與接收主機相連。然后，給系統(tǒng)供電，由采集預(yù)處理單元的FPGA發(fā)起AD芯片配置，配置完成后AD開始采樣回波數(shù)據(jù)；同時，命令通信接口接收雷達前端的慣性導(dǎo)航參數(shù)傳送至FPGA，并接收 FPGA的反饋調(diào)節(jié)指令和發(fā)射機開機指令回傳至雷達前端；采集預(yù)處理單元的FPGA控制與運算模塊接收采集到的數(shù)據(jù)和慣性導(dǎo)航參數(shù)，進行參數(shù)解算，生成增益調(diào)節(jié)命令和發(fā)射機開機指令，對數(shù)據(jù)進行距離向脈沖壓縮運算，并將處理后的結(jié)果傳遞至數(shù)據(jù)發(fā)送接口 ；信號處理單元的數(shù)據(jù)接收接口通過自定義44針接插件接收采集預(yù)處理單元的數(shù)據(jù)和命令，然后將其乒乓分配給兩片DSP芯片進行多普勒調(diào)頻率運算、多普勒中心估計和方位向脈沖壓縮處理；兩片DSP芯片將處理完成的數(shù)據(jù)回傳給FPGA控制模塊，由FPGA控制模塊對數(shù)據(jù)進行并串轉(zhuǎn)換、添加幀頭和添加幀尾，組成數(shù)據(jù)包，將數(shù)據(jù)包傳遞至信號處理單元的數(shù)據(jù)發(fā)送接口 ；信號處理單元的數(shù)據(jù)發(fā)送接口將數(shù)據(jù)包通過一對串口差分?jǐn)?shù)據(jù)線發(fā)送至接收主機; 接收主機對接到的數(shù)據(jù)進行繪圖，在顯示器上顯示實時圖像。
權(quán)利要求
1.一種基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，包括(1)雷達前端，它與采集預(yù)處理單元雙向連接，用于發(fā)射調(diào)頻連續(xù)波，接收目標(biāo)反射回波并傳送至采集預(yù)處理單元的Α/D采集模塊；將GPS慣性導(dǎo)航信息傳送至采集預(yù)處理單元的命令通信模塊，并接收命令通信模塊回傳的指令；(2)采集預(yù)處理單元，包括命令通信模塊，它通過J30_37ZKW_J型號的37芯航空接插件與雷達前端相連，用于接收雷達前端發(fā)送的慣性導(dǎo)航參數(shù)，并將FPGA反饋的增益調(diào)節(jié)信號與發(fā)射機開機指令傳給雷達如端；Α/D采集模塊，用于對前端的調(diào)頻連續(xù)波模擬信號進行采樣，將其轉(zhuǎn)變成12位數(shù)字信號，將采樣后的數(shù)據(jù)送給FPGA控制與運算模塊進行處理；FPGA控制與運算模塊，它分別與命令通信模塊雙向連接，與Α/D采集模塊、數(shù)據(jù)接收接口、數(shù)據(jù)回放接口單向連接，用于接收AD采集模塊采集到的數(shù)字化雷達回波信號和慣性導(dǎo)航參數(shù)，解算慣性導(dǎo)航參數(shù)，并根據(jù)解算后的參數(shù)完成距離向脈沖壓縮，將距離向脈沖壓縮的結(jié)果數(shù)據(jù)和解算后的慣性導(dǎo)航參數(shù)打包傳給信號處理單元；數(shù)據(jù)發(fā)送接口，用于接收FPGA控制與運算模塊傳送來的距離向脈沖壓縮數(shù)據(jù)，并通過自定義的44針接插件傳送給信號處理單元的數(shù)據(jù)接收接口 ；(3)信號處理單元，包括數(shù)據(jù)接收接口，它通過自定義44針接插件接收采集預(yù)處理單元的數(shù)據(jù)；FPGA控制模塊，它分別與DSP運算模塊雙向連接，與數(shù)據(jù)接收接口及數(shù)據(jù)發(fā)送接口單向連接，用于將接收到的采集預(yù)處理單元的距離向脈沖壓縮數(shù)據(jù)乒乓分配給DSP運算模塊的兩塊TSlOl芯片，并接收DSP運算模塊回傳的成像結(jié)果數(shù)據(jù)，進行數(shù)據(jù)的并串轉(zhuǎn)換、添加幀頭和添加幀尾，組成數(shù)據(jù)包，將數(shù)據(jù)包傳送至數(shù)據(jù)發(fā)送接口 ；DSP運算模塊，它通過總線流水協(xié)議與FPGA芯片實現(xiàn)雙向連接，用于接收FPGA控制模塊發(fā)送的距離向脈沖壓縮數(shù)據(jù)，并對距離向脈沖壓縮數(shù)據(jù)進行多普勒調(diào)頻率運算、多普勒中心估計和方位向脈沖壓縮處理，以獲得成像結(jié)果數(shù)據(jù)，將成像結(jié)果數(shù)據(jù)回傳至FPGA控制模塊；數(shù)據(jù)發(fā)送接口，用于接收FPGA控制模塊發(fā)送的成像結(jié)果數(shù)據(jù)，并將成像結(jié)果數(shù)據(jù)發(fā)送至接收主機；(4)接收主機，它與信號處理單元的數(shù)據(jù)發(fā)送接口單向連接，接收成像結(jié)果數(shù)據(jù)，并通過界面顯示程序?qū)邮盏降某上窠Y(jié)果數(shù)據(jù)繪圖，并在顯示器上實時顯示圖像。
2.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述采集預(yù)處理單元的命令通信模塊，它與雷達前端之間采用J30_37ZKW_J型號的37芯航空接插件進行互聯(lián)。
3.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的采集預(yù)處理單元的Α/D采集模塊，選用兩片MAXM公司的AD9626芯片，采用34條單端數(shù)據(jù)線與 FPGA芯片互聯(lián)。
4.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的采集預(yù)處理單元的FPGA控制與運算模塊，選用ALTERA公司的Stratix II系列芯片 EP2S90F1020I4o
5.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的采集預(yù)處理單元的數(shù)據(jù)發(fā)送接口，選用自定義44針接插件。
6.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的信號處理單元的數(shù)據(jù)接收接口，選用自定義44針接插件。
7.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的信號處理單元的FPGA控制模塊，選用兩片ALTERA公司的Stratix II系列芯片EP2S90F1020I4。
8.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的信號處理單元的DSP運算模塊，選用兩片ADI公司的TSlOl芯片。
9.根據(jù)權(quán)利要求I所述的基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，其中所述的信號處理單元數(shù)據(jù)發(fā)送接口，選用SN65HVD05型號的串口芯片，采用一對串行差分?jǐn)?shù)據(jù)線與接收主機互聯(lián)。
全文摘要
本發(fā)明公開了一種基于FPGA的調(diào)頻連續(xù)波小型SAR成像系統(tǒng)，主要解決傳統(tǒng)的SAR成像系統(tǒng)體積大、重量重和功耗高的不足。其包括雷達前端、采集預(yù)處理單元、信號處理單元和接收主機組成，采集預(yù)處理單元包括命令通信模塊、A/D采集模塊、FPGA控制與運算模塊和數(shù)據(jù)發(fā)送接口，信號處理單元包括數(shù)據(jù)接收接口、FPGA控制模塊、DSP運算模塊和數(shù)據(jù)發(fā)送接口；采集預(yù)處理單元和信號處理單元的FPGA，用于接收雷達前端的回波和慣性導(dǎo)航參數(shù)，反饋調(diào)節(jié)命令至雷達前端，進行距離脈壓，分發(fā)數(shù)據(jù)至DSP，接收DSP運算結(jié)果并傳至接收主機顯示。本發(fā)明能夠完成機載條件下每秒一幅圖的實時成像，具有體積小、重量輕、功耗小及可靠性好的優(yōu)點，可應(yīng)用于雷達、導(dǎo)彈、遙感等領(lǐng)域。
文檔編號G01S13/90GK102590811SQ20121001101
公開日2012年7月18日 申請日期2012年1月13日 優(yōu)先權(quán)日2012年1月13日
發(fā)明者全英匯, 姜濤, 安海磊, 楊澤民, 王潔, 王虹現(xiàn) 申請人:西安電子科技大學(xué)