專利名稱：Sram型fpga數(shù)字時(shí)序電路在線檢測容錯系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路故障診斷領(lǐng)域，特別涉及一種針對SRAM型FPGA數(shù)字時(shí)序電 路的在線檢測容錯系統(tǒng)及方法。
背景技術(shù)：
現(xiàn)在的電子系統(tǒng)越來越多地采用了可編程器件，特別是現(xiàn)場可編程門陣列(FPGA) 器件。SRAM型FPGA支持多次重構(gòu)編程，資源豐富，性能優(yōu)越，被廣泛用于信號處理、通信、 控制等領(lǐng)域。而基于SRAM型FPGA實(shí)現(xiàn)的數(shù)字時(shí)序電路也被廣泛應(yīng)用于信息處理和控制 等領(lǐng)域。但是，在集成度和工作頻率越來越高，工藝尺寸越來越小，而供電電壓越來越低的 情況下，器件的噪聲容限減小了，串?dāng)_或者內(nèi)部噪聲源也可以引起瞬態(tài)故障。尤其是隨著 當(dāng)前FPGA器件開始應(yīng)用于空間信息處理系統(tǒng)中，由于FPGA對輻射很敏感，比如單粒子事件 (SEUs)和單粒子瞬時(shí)效應(yīng)(SETs)，因此SRAM型FPGA不能保證完全可靠。所以迫切需要提 高器件的可靠性，使得SRAM型FPGA能應(yīng)用于有很高安全性要求的領(lǐng)域。常見的SRAM型FPGA容錯方法是進(jìn)行三模冗余設(shè)計(jì)，采用的是對整個(gè)電路進(jìn)行三 模冗余之后導(dǎo)出電路最終的三個(gè)備份輸出進(jìn)行故障譯碼、定位故障、再容錯整個(gè)故障系統(tǒng) 的方式。這種三模冗余的方法能夠大大提高系統(tǒng)的可靠性，但是這種方法存在占用資源較 多，使得電路功率消耗較大的缺陷。

發(fā)明內(nèi)容
本發(fā)明的目的就是針對現(xiàn)有技術(shù)的不足，提供一種既能提高系統(tǒng)可靠性，又能減 少實(shí)現(xiàn)資源，降低設(shè)計(jì)電路功耗的針對SRAM型FPGA數(shù)字時(shí)序電路的在線檢測容錯系統(tǒng)及方法。為實(shí)現(xiàn)上述目的，本發(fā)明的基本構(gòu)思是區(qū)別于傳統(tǒng)的對整個(gè)電路進(jìn)行三模冗余 之后導(dǎo)出電路最終的三個(gè)備份輸出進(jìn)行故障譯碼、定位故障、再容錯整個(gè)故障系統(tǒng)的方式， 本發(fā)明提出兩級冗余的思路，將被檢測容錯的時(shí)序電路分割為組合邏輯和時(shí)序邏輯，分別 先后對組合邏輯和時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決掩蓋故障。只對組合邏輯采取重配置 恢復(fù)故障，是因?yàn)镾RAM型FPGA所實(shí)現(xiàn)組合邏輯和時(shí)序邏輯的元件不同，在SEU干擾下，其 故障特性也不同。實(shí)現(xiàn)組合邏輯的SRAM型FPGA元件受到干擾后發(fā)生翻轉(zhuǎn)，這是個(gè)永久性 效應(yīng)，只有重新下載配置位流才能被糾正。時(shí)序邏輯由SRAM型FPGA里的觸發(fā)器實(shí)現(xiàn)，受干 擾后，發(fā)生位翻轉(zhuǎn)，能在下一刻時(shí)鐘采樣新的正確輸入，恢復(fù)正常。因此，時(shí)序邏輯只要確保 下次采樣到正確的值，即使發(fā)生故障也能自恢復(fù)，所以只要保證時(shí)序邏輯輸入的正確性，本 發(fā)明通過對時(shí)序邏輯的前級電路(組合邏輯)的輸出作故障掩蓋以確保時(shí)序邏輯輸入的正 確。組合邏輯一旦有故障必須進(jìn)行糾錯，才能消除故障。因此針對SRAM型FPGA所實(shí)現(xiàn)的 時(shí)序邏輯產(chǎn)生SEU效應(yīng)后能自恢復(fù)特性和組合邏輯產(chǎn)生SEU效應(yīng)后的不可自恢復(fù)特性，將 被檢測容錯的時(shí)序電路的組合邏輯部分與時(shí)序邏輯部分分開，并將三個(gè)冗余備份的組合邏 輯分別放入三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，當(dāng)檢測到有組合邏輯產(chǎn)生故障時(shí)，立即對其進(jìn)行重
3配置，避免了故障的累積，能達(dá)到與傳統(tǒng)的容錯整個(gè)未經(jīng)分割的故障系統(tǒng)的設(shè)計(jì)一致的高 可靠性；不僅如此，還節(jié)省了重構(gòu)容錯的面積，加快容錯時(shí)間，且由于只是對組合邏輯進(jìn)行 重構(gòu)，重構(gòu)之后不須考慮與正常運(yùn)行的備份系統(tǒng)的同步，簡化了設(shè)計(jì)。具體而言，本發(fā)明的技術(shù)方案如下本發(fā)明提出的一種針對基于SRAM型FPGA數(shù)字時(shí)序電路的在線檢測容錯系統(tǒng)，包 括冗余時(shí)序電路、檢測容錯控制模塊和配置文件存儲器。冗余時(shí)序電路接受輸入信號、經(jīng)故障掩蓋后產(chǎn)生無錯最終功能輸出，同時(shí)與檢測 容錯控制模塊相連，冗余時(shí)序電路向檢測容錯控制模塊發(fā)送三模冗余輸出信號、檢測容錯 控制模塊向冗余時(shí)序電路發(fā)送總線使能信號。被檢測容錯的時(shí)序電路分割為組合邏輯和時(shí) 序邏輯，分別先后對組合邏輯和時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決掩蓋故障，得到冗余時(shí) 序電路(即采用兩級冗余，先對組合邏輯進(jìn)行三模冗余和多數(shù)表決，三模冗余組合邏輯得 到三個(gè)冗余的組合邏輯；然后對時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決，三模冗余時(shí)序邏輯得 到三個(gè)冗余的時(shí)序邏輯)。冗余時(shí)序電路在物理結(jié)構(gòu)上分為三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域和一 個(gè)靜態(tài)區(qū)域，由總線宏處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通信。三個(gè)冗余的組合邏輯分別物 理約束到三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，并得到三模冗余輸出信號，然后輸出到檢測容錯控制 模塊進(jìn)行故障檢測；如果三個(gè)冗余的組合邏輯中有一個(gè)出現(xiàn)故障，則重配置恢復(fù)初始電路。 三個(gè)冗余的時(shí)序邏輯物理約束在靜態(tài)區(qū)域，在電路的運(yùn)行過程中邏輯不改變，輸入來自前 一級的輸出，確保該輸出經(jīng)過故障掩蓋。也就是說，只對組合邏輯進(jìn)行故障檢測和容錯，時(shí) 序邏輯只需經(jīng)三模冗余掩蓋故障。被檢測容錯的時(shí)序電路經(jīng)過兩級冗余，通過多數(shù)表決器 傳遞出正確值，可以自動掩蓋故障，既保證了功能的正確、持續(xù)，又提供了檢測故障用的比 較值。檢測容錯控制模塊分別與冗余時(shí)序電路和配置文件存儲器相連，主要檢測冗余時(shí) 序電路中是否有組合邏輯發(fā)生故障，并進(jìn)行故障定位(定位哪個(gè)組合邏輯出現(xiàn)故障)和容 錯(如果有組合邏輯出現(xiàn)故障，則控制調(diào)用配置文件存儲器中故障組合邏輯所屬動態(tài)重構(gòu) 區(qū)域的部分配置文件，重新注入實(shí)現(xiàn)電路功能的FPGA內(nèi)的配置存儲器，初始化故障組合邏 輯的功能電路)。配置文件存儲器與檢測容錯控制模塊相連，用于存儲整個(gè)檢測容錯系統(tǒng)的全配置 文件和動態(tài)重構(gòu)區(qū)域的部分配置文件。本發(fā)明提出的一種SRAM型FPGA數(shù)字時(shí)序電路在線檢測容錯方法，具體步驟如 下(1)被檢測容錯的時(shí)序電路分割為組合邏輯和時(shí)序邏輯，分別先后對組合邏輯和 時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決，得到冗余時(shí)序電路(即先對組合邏輯進(jìn)行三模冗余和 多數(shù)表決，三模冗余組合邏輯得到三個(gè)冗余的組合邏輯；然后對時(shí)序邏輯進(jìn)行三模冗余和 多數(shù)表決，三模冗余時(shí)序邏輯得到三個(gè)冗余的時(shí)序邏輯)；冗余時(shí)序電路在物理結(jié)構(gòu)上分 為三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域和一個(gè)靜態(tài)區(qū)域，由總線宏處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通 信；將三個(gè)冗余的組合邏輯分別物理約束到三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，三個(gè)冗余的時(shí)序邏 輯物理約束在靜態(tài)區(qū)域。(2)冗余時(shí)序電路接收輸入信號，送到三個(gè)冗余的組合邏輯的輸入(第一級冗 余)。
(3)三個(gè)冗余的組合邏輯得到該輸入后，同時(shí)計(jì)算出三個(gè)中間輸出，將這三個(gè)中間 輸出經(jīng)過第一級多數(shù)表決器，表決后得到一個(gè)無錯中間輸出，并送到三個(gè)冗余的時(shí)序邏輯 的輸入(第二級冗余)。(4)三個(gè)冗余的時(shí)序邏輯得到該輸入后，同時(shí)計(jì)算出三個(gè)最終功能輸出，將這三個(gè) 最終功能輸出經(jīng)過第二級多數(shù)表決器，表決后得到一個(gè)無錯最終功能輸出。通過三模冗余 和多數(shù)表決，實(shí)現(xiàn)了故障掩蓋。(5)第(3)步驟中得到的三個(gè)中間輸出作為三模冗余輸出信號被檢測容錯控制 模塊采樣，檢測容錯控制模塊將這三個(gè)中間輸出進(jìn)行按位比較，檢測是否有故障發(fā)生；如果 三個(gè)中間輸出中有一個(gè)中間輸出的一位或幾位不同于另外兩個(gè)中間輸出，則認(rèn)為對應(yīng)該中 間輸出的組合邏輯出現(xiàn)故障，實(shí)現(xiàn)故障定位，然后執(zhí)行步驟(6)；如果三個(gè)中間輸出完全一 致，則認(rèn)為無故障發(fā)生，不再執(zhí)行步驟(6)。(6)檢測容錯控制模塊檢測到故障并定位到故障的組合邏輯后，發(fā)送總線使能信 號，禁止故障組合邏輯所屬的動態(tài)重構(gòu)區(qū)域的輸出總線宏，并從配置文件存儲器中調(diào)用故 障組合邏輯所屬的動態(tài)重構(gòu)區(qū)域的部分配置文件，將該部分配置文件重新注入實(shí)現(xiàn)電路功 能的FPGA內(nèi)的配置存儲器，初始化故障組合邏輯的功能電路以修復(fù)故障(即對故障組合邏 輯進(jìn)行重構(gòu))，實(shí)現(xiàn)故障容錯；恢復(fù)故障后，檢測容錯控制模塊發(fā)送總線使能信號，重新使 能被禁止的總線宏。被檢測容錯的時(shí)序電路經(jīng)過兩級三模冗余，屏蔽故障，使得功能不間斷運(yùn)行；同時(shí) 可通過三個(gè)冗余的組合邏輯的輸出兩相比較，檢測故障并定位故障組合邏輯。然后引進(jìn)重 配置技術(shù)，重調(diào)用故障組合邏輯所屬的動態(tài)重構(gòu)區(qū)域的部分配置文件刷新故障組合邏輯的 功能電路，達(dá)到糾錯目的。為了使系統(tǒng)功能不中斷，未發(fā)生故障的組合邏輯仍繼續(xù)運(yùn)行維持 系統(tǒng)功能，只是部分動態(tài)重配置故障組合邏輯。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是結(jié)合兩級冗余和重配置技術(shù)，在不中斷系 統(tǒng)功能正常運(yùn)作的情況下，對SRAM型FPGA實(shí)現(xiàn)的時(shí)序電路進(jìn)行故障掩蓋、故障檢測、故障 定位和故障修復(fù)，在線提高系統(tǒng)可靠性；由于只對故障的組合邏輯進(jìn)行重配置，因此節(jié)省了 重構(gòu)容錯的面積，加快了容錯時(shí)間，重構(gòu)之后也無須考慮與正常運(yùn)行系統(tǒng)的同步，進(jìn)而簡化 了設(shè)計(jì)，減少了實(shí)現(xiàn)資源，降低了設(shè)計(jì)電路功耗。


圖1是在線檢測容錯系統(tǒng)的結(jié)構(gòu)示意圖。圖2是冗余時(shí)序電路的示意圖。圖3是在線檢測容錯方法的流程示意圖。圖4是實(shí)施例1中檢測容錯控制模塊的架構(gòu)示意圖。圖5是圖4中用戶定制IP(故障檢測)的硬件架構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖，對本發(fā)明的優(yōu)選實(shí)施例作進(jìn)一步的描述。如圖1、圖2、圖3、圖4、圖5所示。構(gòu)建基于SRAM型FPGA實(shí)現(xiàn)的數(shù)字時(shí)序電路的 在線檢測容錯系統(tǒng)，包括冗余時(shí)序電路、檢測容錯控制模塊和配置文件存儲器(如圖1、圖2所示)。所述冗余時(shí)序電路接受輸入信號、經(jīng)故障掩蓋后產(chǎn)生無錯最終功能輸出，同時(shí)與檢 測容錯控制模塊相連，冗余時(shí)序電路向檢測容錯控制模塊發(fā)送三模冗余輸出信號、檢測容 錯控制模塊向冗余時(shí)序電路發(fā)送總線使能信號；被檢測容錯的時(shí)序電路分割為組合邏輯和 時(shí)序邏輯，分別先后對組合邏輯和時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決掩蓋故障，得到冗余 時(shí)序電路；冗余時(shí)序電路在物理結(jié)構(gòu)上分為三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域和一個(gè)靜態(tài)區(qū)域，由 總線宏處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通信；三個(gè)冗余的組合邏輯分別物理約束到三個(gè)獨(dú) 立的動態(tài)重構(gòu)區(qū)域，并得到三模冗余輸出信號，然后輸出到檢測容錯控制模塊進(jìn)行故障檢 測；三個(gè)冗余的時(shí)序邏輯物理約束在靜態(tài)區(qū)域。所述檢測容錯控制模塊分別與冗余時(shí)序電 路和配置文件存儲器相連，主要檢測冗余時(shí)序電路中是否有組合邏輯發(fā)生故障，并進(jìn)行故 障定位和容錯。所述配置文件存儲器與檢測容錯控制模塊相連，用于存儲整個(gè)檢測容錯系 統(tǒng)的全配置文件和動態(tài)重構(gòu)區(qū)域的部分配置文件。選取Xilinx公司型號為xc4vfxl2_10ff668的FPGA芯片作為硬件平臺。以內(nèi)嵌 于FPGA芯片內(nèi)部的PoWerPC405為檢測容錯控制模塊的微處理器，使用PLB總線和OPB總 線作橋梁，根據(jù)功能需要，調(diào)用EDK所提供的IP核和創(chuàng)建新的用戶定制IP核，擴(kuò)展微處理 器外圍功能，共同實(shí)現(xiàn)檢測容錯控制模塊的故障檢測功能、故障定位功能和故障容錯功能 (如圖4、圖5所示)。使用SystemACE配置環(huán)境，CF卡為配置文件存儲器。使用verilog 作為硬件描述語言在該FPGA芯片中分別實(shí)現(xiàn)冗余時(shí)序電路和檢測容錯控制模塊的檢測部 分，使用C語言在內(nèi)嵌于FPGA芯片的微處理器中分別實(shí)現(xiàn)故障定位、故障容錯、外圍IP初 始化和中斷的處理。采用自動售飲料機(jī)的狀態(tài)機(jī)電路作為被檢測容錯的時(shí)序電路，包含兩個(gè)類別的投 幣輸入以及兩個(gè)輸出，分別指示輸出飲料和輸出找零，使用有限狀態(tài)機(jī)設(shè)計(jì)電路。如圖3所 示，具體的在線檢測容錯方法步驟如下(1)被檢測容錯的時(shí)序電路(有限狀態(tài)機(jī))采用兩段式描寫方式，將狀態(tài)轉(zhuǎn)移條 件的判斷(即組合邏輯)和次態(tài)與現(xiàn)態(tài)的轉(zhuǎn)移(即時(shí)序邏輯)分割開。分別先后對判斷條 件的組合邏輯和轉(zhuǎn)移狀態(tài)的時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決掩蓋故障，得到冗余時(shí)序電 路；冗余時(shí)序電路在物理結(jié)構(gòu)上分為三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域和一個(gè)靜態(tài)區(qū)域，由總線宏 處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通信；三個(gè)冗余的判斷條件的組合邏輯分別物理約束到三 個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，三個(gè)冗余的轉(zhuǎn)移狀態(tài)的時(shí)序邏輯物理約束在靜態(tài)區(qū)域。(2)冗余時(shí)序電路接收投幣輸入信號，送到三個(gè)冗余的判斷條件的組合邏輯的輸 入。(3)三個(gè)冗余的判斷條件的組合邏輯得到該輸入后，同時(shí)計(jì)算出三個(gè)中間輸出，將 這三個(gè)中間輸出經(jīng)過第一級多數(shù)表決器，表決后得到一個(gè)無錯中間輸出，并送到三個(gè)冗余 的時(shí)序邏輯的輸入。(4)三個(gè)冗余的轉(zhuǎn)移狀態(tài)的時(shí)序邏輯得到該輸入后，同時(shí)計(jì)算出三個(gè)最終功能輸 出，將這三個(gè)最終功能輸出經(jīng)過第二級多數(shù)表決器，表決后得到一個(gè)無錯最終功能輸出。(5)第(3)步驟中得到的三個(gè)中間輸出作為三模冗余輸出信號被檢測容錯控制模 塊采樣，即是被掛接到POwerPC405外圍的用戶定制IP采樣，用戶定制IP將這三個(gè)中間輸 出進(jìn)行按位比較，檢測是否有故障發(fā)生；如果三個(gè)中間輸出中有一個(gè)中間輸出的一位或幾 位不同于另外兩個(gè)中間輸出，則用戶定制IP檢測到有故障，產(chǎn)生中斷通知微處理器有中斷產(chǎn)生，微處理器響應(yīng)中斷后，對發(fā)生故障的組合邏輯進(jìn)行定位(三個(gè)中間輸出中有一個(gè)中 間輸出的一位或幾位不同于另外兩個(gè)中間輸出，則微處理器認(rèn)為對應(yīng)該中間輸出的組合邏 輯出現(xiàn)故障)。 (6)檢測容錯控制模塊檢測到故障并定位到故障的組合邏輯后，微處理器通過用 戶定制IP核發(fā)送總線使能信號，禁止故障組合邏輯所屬的動態(tài)重構(gòu)區(qū)域的輸出總線宏，并 通過System ACE控制器從配置文件存儲器CF卡里調(diào)用故障組合邏輯所屬的動態(tài)重構(gòu)區(qū)域 的部分配置文件，然后通過HWICAP將該部分配置文件重新注入實(shí)現(xiàn)電路功能的FPGA內(nèi)的 配置存儲器，初始化故障組合邏輯的功能電路以修復(fù)故障，實(shí)現(xiàn)故障容錯；恢復(fù)故障后，微 處理器通過用戶定制IP核發(fā)送總線使能信號，重新使能被禁止的總線宏。
權(quán)利要求
SRAM型FPGA數(shù)字時(shí)序電路在線檢測容錯系統(tǒng)，其特征在于包括冗余時(shí)序電路、檢測容錯控制模塊和配置文件存儲器；冗余時(shí)序電路接受輸入信號、經(jīng)故障掩蓋后產(chǎn)生無錯最終功能輸出，同時(shí)與檢測容錯控制模塊相連，冗余時(shí)序電路向檢測容錯控制模塊發(fā)送三模冗余輸出信號、檢測容錯控制模塊向冗余時(shí)序電路發(fā)送總線使能信號；被檢測容錯的時(shí)序電路分割為組合邏輯和時(shí)序邏輯，分別先后對組合邏輯和時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決掩蓋故障，得到冗余時(shí)序電路；冗余時(shí)序電路在物理結(jié)構(gòu)上分為三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域和一個(gè)靜態(tài)區(qū)域，由總線宏處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通信；三個(gè)冗余的組合邏輯分別物理約束到三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，并得到三模冗余輸出信號，然后輸出到檢測容錯控制模塊進(jìn)行故障檢測；三個(gè)冗余的時(shí)序邏輯物理約束在靜態(tài)區(qū)域；檢測容錯控制模塊分別與冗余時(shí)序電路和配置文件存儲器相連，主要檢測冗余時(shí)序電路中是否有組合邏輯發(fā)生故障，并進(jìn)行故障定位和容錯；配置文件存儲器與檢測容錯控制模塊相連，用于存儲整個(gè)檢測容錯系統(tǒng)的全配置文件和動態(tài)重構(gòu)區(qū)域的部分配置文件。
2. SRAM型FPGA數(shù)字時(shí)序電路在線檢測容錯方法，其特征在于所述SRAM型FPGA數(shù)字 時(shí)序電路在線檢測容錯方法步驟如下(1)被檢測容錯的時(shí)序電路分割為組合邏輯和時(shí)序邏輯，分別先后對組合邏輯和時(shí)序 邏輯進(jìn)行三模冗余和多數(shù)表決，得到冗余時(shí)序電路；冗余時(shí)序電路在物理結(jié)構(gòu)上分為三個(gè) 獨(dú)立的動態(tài)重構(gòu)區(qū)域和一個(gè)靜態(tài)區(qū)域，由總線宏處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通信；將 三個(gè)冗余的組合邏輯分別物理約束到三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，三個(gè)冗余的時(shí)序邏輯物理 約束在靜態(tài)區(qū)域；(2)冗余時(shí)序電路接收輸入信號，送到三個(gè)冗余的組合邏輯的輸入；(3)三個(gè)冗余的組合邏輯得到該輸入后，同時(shí)計(jì)算出三個(gè)中間輸出，將這三個(gè)中間輸出 經(jīng)過第一級多數(shù)表決器，表決后得到一個(gè)無錯中間輸出，并送到三個(gè)冗余的時(shí)序邏輯的輸 入；(4)三個(gè)冗余的時(shí)序邏輯得到該輸入后，同時(shí)計(jì)算出三個(gè)最終功能輸出，將這三個(gè)最終 功能輸出經(jīng)過第二級多數(shù)表決器，表決后得到一個(gè)無錯最終功能輸出；(5)第(3)步驟中得到的三個(gè)中間輸出作為三模冗余輸出信號被檢測容錯控制模塊采 樣，檢測容錯控制模塊將這三個(gè)中間輸出進(jìn)行按位比較，檢測是否有故障發(fā)生；如果三個(gè)中 間輸出中有一個(gè)中間輸出的一位或幾位不同于另外兩個(gè)中間輸出，則認(rèn)為對應(yīng)該中間輸出 的組合邏輯出現(xiàn)故障，實(shí)現(xiàn)故障定位；(6)檢測容錯控制模塊檢測到故障并定位到故障的組合邏輯后，發(fā)送總線使能信號， 禁止故障組合邏輯所屬的動態(tài)重構(gòu)區(qū)域的輸出總線宏，并從配置文件存儲器中調(diào)用故障組 合邏輯所屬的動態(tài)重構(gòu)區(qū)域的部分配置文件，將該部分配置文件重新注入實(shí)現(xiàn)電路功能的 FPGA內(nèi)的配置存儲器，初始化故障組合邏輯的功能電路以修復(fù)故障，實(shí)現(xiàn)故障容錯；恢復(fù) 故障后，檢測容錯控制模塊發(fā)送總線使能信號，重新使能被禁止的總線宏。全文摘要
本發(fā)明公開了SRAM型FPGA數(shù)字時(shí)序電路在線檢測容錯系統(tǒng)及方法。本發(fā)明中被檢測容錯的時(shí)序電路分割為組合邏輯和時(shí)序邏輯，分別先后對組合邏輯和時(shí)序邏輯進(jìn)行三模冗余和多數(shù)表決掩蓋故障，得到冗余時(shí)序電路；冗余時(shí)序電路在物理結(jié)構(gòu)上分為三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域和一個(gè)靜態(tài)區(qū)域，由總線宏處理動態(tài)重構(gòu)區(qū)域和靜態(tài)區(qū)域的通信；三個(gè)冗余的組合邏輯分別物理約束到三個(gè)獨(dú)立的動態(tài)重構(gòu)區(qū)域，三個(gè)冗余的時(shí)序邏輯物理約束在靜態(tài)區(qū)域。與現(xiàn)有技術(shù)相比，本發(fā)明結(jié)合兩級冗余和重配置技術(shù)，既能在線提高系統(tǒng)可靠性，又能減少實(shí)現(xiàn)資源，降低設(shè)計(jì)電路功耗。
文檔編號G01R31/317GK101930052SQ20101023264
公開日2010年12月29日 申請日期2010年7月21日 優(yōu)先權(quán)日2010年7月21日
發(fā)明者孟勁松, 張靖悉, 李西峰, 王林景, 謝永樂 申請人:電子科技大學(xué)