專利名稱：一種頻率計數(shù)模塊和計數(shù)方法及應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號的載波頻率變化的監(jiān)測，具體地說，涉及瞬時AM(調(diào)幅)、FM(調(diào) 頻)調(diào)制信號的捕獲以及其載波頻率的計數(shù)輸出。
背景技術(shù)：
當前的頻譜儀等頻率計數(shù)儀器多提供固定計數(shù)時長(多為Is)的頻率計數(shù)功能， 但是對于通話時間在20ms 300ms之間的AM、FM瞬時語音信號的載波頻率計數(shù)功能尚數(shù) 空白。在引導(dǎo)飛行器歸航，定點搜救等對話式的語音通訊中，信號多是突發(fā)性的信號長度在 20ms-300ms之間。在這種通話模式中，較小的頻偏會導(dǎo)致實際有效通訊距離的大幅縮減，較 大頻偏會使得解調(diào)無法進行。因此監(jiān)測信號的載波頻率變化是非常必要的。

發(fā)明內(nèi)容
本發(fā)明用來對突發(fā)性的AM，F(xiàn)M信號進行頻率計數(shù)，以方便通信雙方根據(jù)測試結(jié) 果，調(diào)整載波信號偏差，得到最好的通訊效果。計數(shù)帶寬為士 IOOkHz，計數(shù)分辨率4Hz 50Hz，計數(shù)精度為士2X10_6。頻率計數(shù)包括數(shù)據(jù)采集模塊、信號捕獲和頻率計數(shù)模塊組成。進入頻率計數(shù)之前將頻譜儀的中心頻率鎖定在信號的預(yù)定頻率。然后啟動數(shù)據(jù)采 集模塊，計數(shù)開始。1.數(shù)據(jù)采集模塊時刻1，A/D(模數(shù)轉(zhuǎn)換器)將變頻后的中頻信號轉(zhuǎn)化成數(shù)據(jù)輸 出，傳送給FPGA(元件可編程邏輯門陣列)的F_RAM1存儲塊，DSP(數(shù)字信號處理器)通過 DMA (直接內(nèi)存訪問通道)通道以50M左右的速度讀取FPGA的F_RAM2中的數(shù)據(jù)到DSP的內(nèi) 部存儲區(qū)RAM2，同時DSP的CPU(中央處理器)處理RAMI中的數(shù)據(jù)。時刻2，A/D以數(shù)據(jù)傳 送給FPGA的F_RAM2存儲塊兒，DSP將FPGA的F_RAM1中的數(shù)據(jù)到DSP的內(nèi)部存儲區(qū)RAMI， 同時DSP的CPU處理RAM2中的數(shù)據(jù)。這樣FPGA以及DSP的DMA和CPU并行工作，就可以 得到同等硬件配置下的最快數(shù)據(jù)處理速度。數(shù)據(jù)采集模塊的工作原理如圖1所示。2.信號捕獲和頻率計數(shù)模塊，采用軟件計數(shù)解調(diào)的方式。運算開始時清空計數(shù)標 志并載入閾值(一般在頻譜儀的噪底IOdB以上)，對輸入數(shù)據(jù)加高斯窗并進行時域到頻域 的數(shù)據(jù)轉(zhuǎn)換(DFT運算)，計算信號幅度；將信號幅度與設(shè)定閾值進行比較，高于或等于閾 值，則認為當前數(shù)據(jù)為有效數(shù)據(jù)，有效數(shù)據(jù)計數(shù)加1，并檢測計數(shù)標志位，計數(shù)標志位為0則 計數(shù)標志位置1并開始計數(shù)，計數(shù)標志位為1則計算信號當前的相位以及所屬象限，有象 限變化時，逆時針頻率計數(shù)值減0. 25，順時針頻率計數(shù)值加0. 25 ；小于閾值，檢測計數(shù)標志 位，標志位為1，則說明已經(jīng)有信號出現(xiàn)過，現(xiàn)在信號消失，可以輸出當前的計數(shù)結(jié)果了，為 0則尚未開始計數(shù)，重新采集數(shù)據(jù)，進行信號監(jiān)測。計數(shù)頻率輸出時，用有效數(shù)據(jù)計數(shù)值除以 頻域信號輸出頻率，得出信號持續(xù)的時間，頻率計數(shù)值對應(yīng)這段時間內(nèi)的頻率偏移值，預(yù)定 的信號頻率加上歸一化之后的頻率偏移值就是當前信號的載波頻率值。信號捕獲和頻率計 數(shù)模塊工作流程如圖2所示。一種頻率計數(shù)方法，包括
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數(shù)據(jù)采集的步驟時刻1，A/D(模數(shù)轉(zhuǎn)換器)將變頻后的中頻信號轉(zhuǎn)化成數(shù)據(jù)輸 出，傳送給FPGA(元件可編程邏輯門陣列)的F_RAM1存儲塊，DSP(數(shù)字信號處理器)通過 DMA (直接內(nèi)存訪問通道)通道讀取FPGA的F_RAM2中的數(shù)據(jù)到DSP的內(nèi)部存儲區(qū)RAM2，同 時DSP的CPU(中央處理器)處理RAMI中的數(shù)據(jù)；時刻2，A/D以數(shù)據(jù)傳送給FPGA的F_RAM2存儲塊，DSP將FPGA的F_RAM1中的數(shù) 據(jù)到DSP的內(nèi)部存儲區(qū)RAMI，同時DSP的CPU處理RAM2中的數(shù)據(jù)。這樣FPGA以及DSP的 DMA和CPU并行工作，就可以得到同等硬件配置下的最快數(shù)據(jù)處理速度；信號捕獲和頻率計數(shù)的步驟采用軟件計數(shù)解調(diào)的方式，運算開始時清空計數(shù)標 志并載入閾值(一般在頻譜儀的噪底IOdB以上)，對輸入數(shù)據(jù)加高斯窗并進行時域到頻域 的數(shù)據(jù)轉(zhuǎn)換(DFT運算)，計算信號幅度；將信號幅度與設(shè)定閾值進行比較，高于或等于閾 值，則認為當前數(shù)據(jù)為有效數(shù)據(jù)，有效數(shù)據(jù)計數(shù)加1，并檢測計數(shù)標志位，計數(shù)標志位為0則 計數(shù)標志位置1并開始計數(shù)，計數(shù)標志位為1則計算信號當前的相位以及所屬象限，有象 限變化時，逆時針頻率計數(shù)值減0. 25，順時針頻率計數(shù)值加0. 25 ；小于閾值，檢測計數(shù)標志 位，標志位為1，則說明已經(jīng)有信號出現(xiàn)過，現(xiàn)在信號消失，可以輸出當前的計數(shù)結(jié)果了，為 0則尚未開始計數(shù)，重新采集數(shù)據(jù)，進行信號監(jiān)測；計數(shù)頻率輸出時，用有效數(shù)據(jù)計數(shù)值除 以頻域信號輸出頻率，得出信號持續(xù)的時間，頻率計數(shù)值對應(yīng)這段時間內(nèi)的頻率偏移值，預(yù) 定的信號頻率加上歸一化之后的頻率偏移值就是當前信號的載波頻率值。； 所述的頻率計數(shù)模塊的應(yīng)用，應(yīng)用于頻譜儀，場強儀。本發(fā)明的有益效果本發(fā)明用來對突發(fā)性的AM，F(xiàn)M信號進行頻率計數(shù)，以方便通 信雙方根據(jù)測試結(jié)果，調(diào)整載波信號偏差，以得到最好的通訊效果。


圖1是數(shù)據(jù)采集模塊的工作原理圖—細線表示時刻1時的數(shù)據(jù)流向，__ 粗線表示時刻2時的數(shù)據(jù)流向。圖2是信號捕獲和頻率計數(shù)模塊工作流程3表示的是實施例1的頻譜儀捕獲到有效信號圖4表示的是實施例1的頻譜儀在計數(shù)過程中圖5表示的是實施例1的頻譜儀信號消失，計數(shù)結(jié)束
具體實施例方式實施例1 一種頻率計數(shù)模塊，包括1)數(shù)據(jù)采集模塊時刻1，A/D(模數(shù)轉(zhuǎn)換器)以28. 8MHz的速度將變頻后的中頻 信號轉(zhuǎn)化成數(shù)據(jù)輸出，傳送給FPGA(元件可編程邏輯門陣列)的F_RAM1存儲塊，DSP(數(shù)字 信號處理器)通過DMA(直接內(nèi)存訪問通道)通道以50M左右的速度讀取FPGA&F_RAM2 中的數(shù)據(jù)到DSP的內(nèi)部存儲區(qū)RAM2，同時DSP的CPU(中央處理器)處理RAMI中的數(shù)據(jù)；時刻2，A/D以數(shù)據(jù)傳送給FPGA的F_RAM2存儲塊，DSP將FPGA的F_RAM1中的數(shù) 據(jù)到DSP的內(nèi)部存儲區(qū)RAMI，同時DSP的CPU處理RAM2中的數(shù)據(jù)。這樣FPGA以及DSP的 DMA和CPU并行工作，就可以得到同等硬件配置下的最快數(shù)據(jù)處理速度。數(shù)據(jù)采集模塊的工作原理如圖1所示。2)信號捕獲和頻率計數(shù)模塊采用軟件計數(shù)解調(diào)的方式。運算開始時清空計數(shù)標 志并載入閾值(一般在頻譜儀的噪底IOdB以上)，對輸入數(shù)據(jù)加高斯窗并進行時域到頻域 的數(shù)據(jù)轉(zhuǎn)換(DFT運算)，計算信號幅度；將信號幅度與設(shè)定閾值進行比較，高于或等于閾 值，則認為當前數(shù)據(jù)為有效數(shù)據(jù)，有效數(shù)據(jù)計數(shù)加1，并檢測計數(shù)標志位，計數(shù)標志位為0則 計數(shù)標志位置1并開始計數(shù)，計數(shù)標志位為1則計算信號當前的相位以及所屬象限，有象 限變化時，逆時針頻率計數(shù)值減0. 25，順時針頻率計數(shù)值加0. 25 ；小于閾值，檢測計數(shù)標志 位，標志位為1，則說明已經(jīng)有信號出現(xiàn)過，現(xiàn)在信號消失，可以輸出當前的計數(shù)結(jié)果了，為 0則尚未開始計數(shù)，重新采集數(shù)據(jù)，進行信號監(jiān)測。計數(shù)頻率輸出時，用有效數(shù)據(jù)計數(shù)值除以 頻域信號輸出頻率，得出信號持續(xù)的時間，頻率計數(shù)值對應(yīng)這段時間內(nèi)的頻率偏移值，預(yù)定 的信號頻率加上歸一化之后的頻率偏移值就是當前信號的載波頻率值。信號捕獲和頻率計 數(shù)模塊工作流程如圖2所示。應(yīng)用在頻譜儀上，進入頻率計數(shù)之前將頻譜儀的中心頻率鎖定在信號的預(yù)定頻 率。然后啟動數(shù)據(jù)采集模塊，計數(shù)開始。在頻譜儀上，如數(shù)據(jù)的時域輸入速率為28. 8MHz，頻域輸出速率為225kHz，高斯窗 帶寬為500kHz，在信號出現(xiàn)后的4. 4us之后即可完成信號捕獲，根據(jù)實驗結(jié)果驗證，信號時 長20ms 800ms之間時可以給出比較精確的測試結(jié)果。測試精度與信號時長相關(guān)，小于 20ms的信號，計數(shù)誤差比較大，所以這時計數(shù)結(jié)果不更新，保持上次的計數(shù)結(jié)果不變，以保 證計數(shù)結(jié)果輸出的穩(wěn)定性。圖3 圖5顯示了用頻譜儀在某機場的實際測試中，從信號的 捕獲，計數(shù)到計數(shù)結(jié)束對外輸出的全過程。圖3是頻譜分析儀捕獲到有效信號，圖4是頻譜 分析儀在計數(shù)過程中，圖5是頻譜分析儀信號消失，計數(shù)結(jié)束。例如，當信號噪底平均值在ISdByV左右，設(shè)置閾值為33dByV，預(yù)定頻率是 129. 5MHz時，如果有效數(shù)據(jù)計數(shù)值為45000，按225kHz的數(shù)據(jù)采集頻率計算，有效數(shù)據(jù) 計數(shù)值除以數(shù)據(jù)采集頻率，得出信號持續(xù)的時間時長為200ms，如果對應(yīng)的頻率計數(shù)值為 1000，則歸一化后的頻偏為5000Hz，計數(shù)結(jié)果為預(yù)定頻率129. 5MHz加上頻偏5000Hz等于 129.505000MHz ο
權(quán)利要求
一種頻率計數(shù)模塊，包括1)數(shù)據(jù)采集模塊時刻1，A/D(模數(shù)轉(zhuǎn)換器)將變頻后的中頻信號轉(zhuǎn)化成數(shù)據(jù)輸出，傳送給FPGA(元件可編程邏輯門陣列)的F_RAM1存儲塊，DSP(數(shù)字信號處理器)通過DMA(直接內(nèi)存訪問通道)通道讀取FPGA的F_RAM2中的數(shù)據(jù)到DSP的內(nèi)部存儲區(qū)RAM2，同時DSP的CPU(中央處理器)處理RAM1中的數(shù)據(jù)；時刻2，A/D以數(shù)據(jù)傳送給FPGA的F_RAM2存儲塊，DSP將FPGA的F_RAM1中的數(shù)據(jù)到DSP的內(nèi)部存儲區(qū)RAM1，同時DSP的CPU處理RAM2中的數(shù)據(jù)，這樣FPGA以及DSP的DMA和CPU并行工作，就得到同等硬件配置下的最快數(shù)據(jù)處理速度；2)信號捕獲和頻率計數(shù)模塊對輸入數(shù)據(jù)加高斯窗并進行時域到頻域的數(shù)據(jù)轉(zhuǎn)換，計算信號幅度；將信號幅度與設(shè)定閾值進行比較，高于或等于閾值，則認為當前數(shù)據(jù)為有效數(shù)據(jù)，有效數(shù)據(jù)計數(shù)加1，并檢測計數(shù)標志位，計數(shù)標志位為0則計數(shù)標志位置1并開始計數(shù)，計數(shù)標志位為1則計算信號當前的相位以及所屬象限，有象限變化時，逆時針頻率計數(shù)值減0.25，順時針頻率計數(shù)值加0.25；小于閾值，檢測計數(shù)標志位，標志位為1，則說明已經(jīng)有信號出現(xiàn)過，現(xiàn)在信號消失，可以輸出當前的計數(shù)結(jié)果了，為0則尚未開始計數(shù)，重新采集數(shù)據(jù)，進行信號監(jiān)測。計數(shù)頻率輸出時，用有效數(shù)據(jù)計數(shù)值除以頻域信號輸出頻率，得出信號持續(xù)的時間，頻率計數(shù)值對應(yīng)這段時間內(nèi)的頻率偏移值，預(yù)定的信號頻率加上歸一化之后的頻率偏移值就是當前信號的載波頻率值。
2.—種頻率計數(shù)方法，包括數(shù)據(jù)采集的步驟時刻1，A/D(模數(shù)轉(zhuǎn)換器)將變頻后的中頻信號轉(zhuǎn)化成數(shù)據(jù)輸出，傳 送給FPGA (元件可編程邏輯門陣列)&F_RAM1存儲塊，DSP (數(shù)字信號處理器)通過DMA(直 接內(nèi)存訪問通道)通道讀取FPGA的F_RAM2中的數(shù)據(jù)到DSP的內(nèi)部存儲區(qū)RAM2，同時DSP 的CPU(中央處理器)處理RAMI中的數(shù)據(jù)；時刻2，A/D以數(shù)據(jù)傳送給FPGA的F_RAM2存儲塊，DSP將FPGA的F_RAM1中的數(shù)據(jù)到 DSP的內(nèi)部存儲區(qū)RAMI，同時DSP的CPU處理RAM2中的數(shù)據(jù)。這樣FPGA以及DSP的DMA 和CPU并行工作，就可以得到同等硬件配置下的最快數(shù)據(jù)處理速度；信號捕獲和頻率計數(shù)的步驟采用軟件計數(shù)解調(diào)的方式，運算開始時清空計數(shù)標志并 載入閾值，對輸入數(shù)據(jù)加高斯窗并進行時域到頻域的數(shù)據(jù)轉(zhuǎn)換，計算信號幅度；將信號幅度 與設(shè)定閾值進行比較，高于或等于閾值，則認為當前數(shù)據(jù)為有效數(shù)據(jù)，有效數(shù)據(jù)計數(shù)加1，并 檢測計數(shù)標志位，計數(shù)標志位為0則計數(shù)標志位置1并開始計數(shù)，計數(shù)標志位為1則計算 信號當前的相位以及所屬象限，有象限變化時，逆時針頻率計數(shù)值減0. 25，順時針頻率計數(shù) 值加0. 25 ；小于閾值，檢測計數(shù)標志位，標志位為1，則說明已經(jīng)有信號出現(xiàn)過，現(xiàn)在信號消 失，可以輸出當前的計數(shù)結(jié)果了，為0則尚未開始計數(shù)，重新采集數(shù)據(jù)，進行信號監(jiān)測；計數(shù) 頻率輸出時，用有效數(shù)據(jù)計數(shù)值除以頻域信號輸出頻率，得出信號持續(xù)的時間，頻率計數(shù)值 對應(yīng)這段時間內(nèi)的頻率偏移值，預(yù)定的信號頻率加上歸一化之后的頻率偏移值就是當前信 號的載波頻率值。；
3.—種權(quán)利要求1所述的頻率計數(shù)模塊的應(yīng)用，應(yīng)用于頻譜儀，場強儀。
全文摘要
一種頻率計數(shù)模塊和計數(shù)方法及應(yīng)用，本發(fā)明涉及信號的載波頻率變化的監(jiān)測，具體地說，涉及瞬時AM(調(diào)幅)、FM(調(diào)頻)調(diào)制信號的捕獲以及其載波頻率的計數(shù)輸出。本發(fā)明的頻率計數(shù)模塊包括數(shù)據(jù)采集模塊、信號捕獲和頻率計數(shù)模塊組成。頻率計數(shù)方法包括數(shù)據(jù)采集的步驟、信號捕獲和頻率計數(shù)的步驟。應(yīng)用于頻譜儀，場強儀等可以鎖定中頻信號，并進行數(shù)字采樣的機器中。用來對突發(fā)性的AM，F(xiàn)M信號進行頻率計數(shù)，以方便通信雙方根據(jù)測試結(jié)果，調(diào)整載波信號偏差，以得到最好的通訊效果。
文檔編號G01R23/10GK101881796SQ20101021348
公開日2010年11月10日 申請日期2010年6月30日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者張艷輝 申請人:天津市德力電子儀器有限公司