專利名稱：：一種集成電路的測(cè)試圖形生成器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路的測(cè)試領(lǐng)域，特別涉及一種集成電路的測(cè)試圖形生成器。
背景技術(shù)：
：傳統(tǒng)的測(cè)試圖形生成器(TestPatternGenerator,簡(jiǎn)稱TPG)—般采用線性反饋移位寄存器(LinearFeedbackShiftRegister，簡(jiǎn)稱LFSR)實(shí)現(xiàn)。隨著集成電路測(cè)試頻率的加快，測(cè)試功耗越來(lái)越大。為了降低測(cè)試功耗，人們提出了一系列的解決方案一種是降低測(cè)試時(shí)鐘頻率，但是這樣會(huì)延長(zhǎng)測(cè)試周期，降低測(cè)試效率；一種是利用增強(qiáng)型的觸發(fā)器隔離被測(cè)電路的目標(biāo)邏輯與掃描鏈，從而降低功耗，但是這樣會(huì)造成被測(cè)電路性能下降，并產(chǎn)生相對(duì)過(guò)大的硬件開(kāi)銷(xiāo)；一種是采用分時(shí)測(cè)試被測(cè)電路中的不同模塊，雖然這樣可以降低整片的測(cè)試功耗，但是無(wú)法解決熱點(diǎn)(hot-spot)效應(yīng)。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種集成電路的測(cè)試圖形生成器，它的硬件開(kāi)銷(xiāo)小，成本低；并且所生成的測(cè)試圖形序列的跳變少，可以降低被測(cè)試電路內(nèi)部結(jié)點(diǎn)的跳變，降低測(cè)試功耗。為了達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn)。一種集成電路的測(cè)試圖形生成器，其特征在于，包括I型-線性反饋移位寄存器，解壓縮電路，Johnson計(jì)數(shù)器以及異或門(mén)網(wǎng)絡(luò)；所述I型-線性反饋移位寄存器的時(shí)鐘頻率為/，生成序列e"s込...oJ，其中m為自然數(shù)；所述解壓縮邏輯電路的輸出序列5=[^2...5^+1...^];所述Johnson計(jì)數(shù)器的時(shí)鐘頻率為/2，其生成序列htV2,.J,^…A]，其中W為自然數(shù)，且A^附；所述異或門(mén)網(wǎng)絡(luò)的輸出序列1=[^112...1;^+1...^]為測(cè)試圖形生成器的輸出序列；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率/2=2^><乂，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計(jì)數(shù)器以及異或門(mén)網(wǎng)絡(luò)滿足以下邏輯關(guān)系(a)SJS3釘5釘7十…十S&=込s7=aS8=0&=込^17=2l3其中，J=l,2，3..,，&=1,2,3...;遞推關(guān)系如下式所示|S2W=e2,+w2'2,=0,1,2...1S2,=0，其中。5(b)X=1/@S。本發(fā)明與傳統(tǒng)的測(cè)試圖形生成器相比，硬件開(kāi)銷(xiāo)小，成本低；所生成的測(cè)5試圖形的跳變少，可以降低被測(cè)試電路內(nèi)部結(jié)點(diǎn)的跳變，從而降低測(cè)試功耗。圖1為本發(fā)明集成電路的測(cè)試圖形生成器的結(jié)構(gòu)示意圖，其中1、I型-線性反饋移位寄存器(Type-ILFSR);2、解壓縮電路(Decompressor);3、Johnson計(jì)數(shù)器(JohnsonCounter)。圖2為一個(gè)8位位寬的集成電路的測(cè)試圖形生成器的邏輯結(jié)構(gòu)示意圖。具體實(shí)施例方式參照?qǐng)Dl，集成電路的測(cè)試圖形生成器，主要包括I型-線性反饋移位寄存器(Type-ILFSR)，解壓縮電路(Decompressor)，Johnson計(jì)數(shù)器(JohnsonCounter)以及異或門(mén)網(wǎng)絡(luò)(XOR-Network)。I型-線性反饋移位寄存器(Type-ILFSR)和解壓縮電路(Decompressor)共同組成種子序列發(fā)生器(SeedGenerator),用來(lái)產(chǎn)生種子向量。其中，I型-線性反饋移位寄存器的時(shí)鐘(CLK1)頻率為/,，生成序列e"0込…2。,]，其中附為自然數(shù)；解壓縮電路將序列2=[21込...01]邏輯擴(kuò)展為^位的輸出序列r[SA..Hp..Sw]，即種子向量，其中位寬為自然數(shù)iV，且iV〉m。本發(fā)明所述I型-線性反饋移位寄存器(Type-ILFSR)，是指允許其輸出為全0狀態(tài)的線性反饋移位寄存器(LFSR)。對(duì)于具有iV位位寬的解壓縮電路(Decompressor)，和I型-線性反饋移位寄存器(Type-ILFSR)滿足以下邏輯關(guān)系S2=S6@S10@S14l.S6+4t^&2十S2o①S28e…十^46&=込S8=0其中，7=1,2,3...;yt=l,2,3...;遞推關(guān)系如下式所示&+)=22'-,匈廿山2'<_/<2'+1,/=0,l,2...S2,=0，其中。設(shè)計(jì)時(shí)，根據(jù)種子向量的個(gè)數(shù)選擇LFSR的階數(shù)，一個(gè)m位種子電路，其種子向量個(gè)數(shù)為2m-1/m。如8位種子向量個(gè)數(shù)有16個(gè)，所以我們選擇4階LFSR來(lái)實(shí)現(xiàn)種子電路。種子向量與LFSR輸出的對(duì)應(yīng)關(guān)系如上式所示。其中，種子的&，&，s4，^6位需要特別修正(如上述邏輯關(guān)系所示)，從而使生成的種子向量沒(méi)有重復(fù)。該修正項(xiàng)適用于任意位寬種子電路的設(shè)計(jì)。將上述表達(dá)式寫(xiě)為矩陣形式，如下式所示其中2爿^，込必,…0J7100000000…0001000100…0_110110101…0Johnson計(jì)數(shù)器時(shí)鐘(CLK2)的頻率/2為種子電路時(shí)鐘(CLK1)頻率乂的2W倍，其生成序列J-[人^.JA+1...^];異或門(mén)網(wǎng)絡(luò)的輸出序列即為測(cè)試圖形生成器的輸出序列X-[^J^…U^…J^];其中，解壓縮電路、Johnson計(jì)數(shù)器的和異或門(mén)網(wǎng)絡(luò)滿足邏輯關(guān)系Z-J0S。按照上述邏輯關(guān)系，連接電路形成集成電路的測(cè)試圖形生成器。在集成電路自測(cè)試模式下，I型-線性反饋移位寄存器在時(shí)鐘CLK1的驅(qū)動(dòng)下生成序列2=[&込...仏]，解壓縮電路將其擴(kuò)展為iV位的輸出信號(hào)^[S^.H,...^],即種子向量。iV位的Johnson計(jì)數(shù)器在時(shí)鐘CLK2的驅(qū)動(dòng)下生成序列J-t/,^…^J^…A]，形如(O...000,0…001，0…011,0...111,…,1…11,1…110，1…100,1...000}。異或網(wǎng)絡(luò)包含W個(gè)兩輸入異或門(mén)，用于對(duì)解壓縮電路和Johnson計(jì)數(shù)器的輸出按位異或得到測(cè)試圖形X^...ZmZ+1…;^，…^為單輸入跳變序列(SICs叫uence)。時(shí)鐘CLK2頻率/2是CLKl頻率,的2iV倍(W是測(cè)試圖形的位寬)，從而對(duì)應(yīng)每一個(gè)種子向量均可生成2iV個(gè)測(cè)試圖形。參照?qǐng)D2，一個(gè)8位位寬的集成電路的測(cè)試圖形生成器。選用4位的I型-線性反饋移位寄存器(Type-ILFSR)能夠產(chǎn)生16個(gè)4位無(wú)重復(fù)的向量，需要經(jīng)解壓縮電路擴(kuò)展為8位的種子向量。對(duì)于具有iV位位寬的解壓縮電路(Decompressor)和I型-線性反饋移位寄存器(Type-ILFSR)滿足的邏輯關(guān)系，求解iV位位寬的解壓縮電路(Decompressor)的輸出序列<formula>formulaseeoriginaldocumentpage9</formula>艮卩s=rg。按照e=fe必2必]和s=[^2(^4551^7&]的邏輯關(guān)系，構(gòu)造解壓縮電路，解壓縮電路將16個(gè)4位無(wú)重復(fù)的向量2擴(kuò)展為16個(gè)8位的種子向量S，其十進(jìn)帶lj值分別為0,5,17,20,34,39,51,54,65,68,80,85,99，102,114,119。在Johnson計(jì)數(shù)器中，設(shè)置BIST—Control使能端。正常模式下，BIST_Control信號(hào)為低電平，測(cè)試圖形生成器無(wú)效。在自測(cè)試模式下，BITS—Control信號(hào)為高電平。種子向量S與Johnson計(jì)數(shù)器的輸出在異或門(mén)網(wǎng)絡(luò)(XOR-Network)中按位異或，即可生成256個(gè)無(wú)重復(fù)的測(cè)試圖形。本實(shí)施例中，I型-線性反饋移位寄存器(Type-ILFSR)根據(jù)4級(jí)LFSR本原多項(xiàng)式(l++^)進(jìn)行設(shè)計(jì)；同時(shí)，為了插入全0圖形，I型-線性反饋移100000101101、0000込0100001000010000(1)位寄存器(Type-ILFSR)的反饋電路中引入一個(gè)或非門(mén)，輸入是I型-線性反饋移位寄存器(Type-ILFSR)所有觸發(fā)器的輸出信號(hào)；由本原多項(xiàng)式確定的第一級(jí)觸發(fā)器的反饋信號(hào)與該異或門(mén)的輸出信號(hào)異或即可得到插入全0圖形的LFSR的反饋信號(hào)。為了避免生成的測(cè)試圖形之間出現(xiàn)重復(fù)，根據(jù)式(l)設(shè)計(jì)解壓縮電路?？梢园l(fā)現(xiàn)解壓縮電路的硬件開(kāi)銷(xiāo)僅需要1個(gè)三輸入異或門(mén)即可實(shí)現(xiàn)。發(fā)明人將本實(shí)施例應(yīng)用于標(biāo)準(zhǔn)測(cè)試集電路ISCAS'85的實(shí)驗(yàn)中，其結(jié)果如下表所示表中，Pi表示本發(fā)明的測(cè)試序列所引起的測(cè)試功耗，A，表示LFSR序列所引起的測(cè)試功耗，4/iW,表示Pi與iWK的百分比，SFC表示固定型故障覆蓋率，n^表示本發(fā)明生成的序列長(zhǎng)度，7z，表示i:FM所生成的序列長(zhǎng)度。<table>tableseeoriginaldocumentpage10</column></row><table>由上表可以看出，本發(fā)明所產(chǎn)生的測(cè)試序列在實(shí)現(xiàn)較高測(cè)試故障覆蓋率的前提下，能夠有效降低被測(cè)電路功耗，其功耗僅僅是基于LFSR的測(cè)試序列功耗的2.3%~39.7%。權(quán)利要求1、一種集成電路的測(cè)試圖形生成器，其特征在于，包括I型-線性反饋移位寄存器，解壓縮電路，Johnson計(jì)數(shù)器以及異或門(mén)網(wǎng)絡(luò)；所述I型-線性反饋移位寄存器的時(shí)鐘頻率為f1，生成序列Q＝[Q1Q2...Qm]，其中m為自然數(shù)；所述解壓縮邏輯電路的輸出序列S＝[S1S2...SmSm+1...SN]；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率為f2，其生成序列J＝[J1J2...JmJm+1...JN]，其中N為自然數(shù)，且N>m；所述異或門(mén)網(wǎng)絡(luò)的輸出序列X＝[X1X2...XmXm+1...XN]為測(cè)試圖形生成器的輸出序列；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率f2＝2N×f1，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計(jì)數(shù)器以及異或門(mén)網(wǎng)絡(luò)滿足以下邏輯關(guān)系(a)S1＝Q1S5＝Q2S6＝Q3S7＝Q4S8＝0S9＝Q5S15＝Q12S17＝Q13其中，j＝1，2，3...；k＝1，2，3...；遞推關(guān)系如下式所示全文摘要本發(fā)明涉及集成電路的測(cè)試領(lǐng)域，公開(kāi)了一種集成電路的測(cè)試圖形生成器。它由I型-線性反饋移位寄存器，解壓縮電路，Johnson計(jì)數(shù)器以及異或門(mén)網(wǎng)絡(luò)構(gòu)成；所述I型-線性反饋移位寄存器的時(shí)鐘頻率為f<sub>1</sub>，生成序列Q＝[Q<sub>1</sub>Q<sub>2</sub>…Q<sub>m</sub>]，其中m為自然數(shù)；所述解壓縮邏輯電路的輸出序列S＝[S<sub>1</sub>S<sub>2</sub>…S<sub>m</sub>S<sub>m+1</sub>…S<sub>N</sub>]；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率為f<sub>2</sub>，其生成序列J＝[J<sub>1</sub>J<sub>2</sub>…J<sub>m</sub>J<sub>m+1</sub>…J<sub>N</sub>]，其中N為自然數(shù)，且N＞m；所述異或門(mén)網(wǎng)絡(luò)的輸出序列X＝[X<sub>1</sub>X<sub>2</sub>…X<sub>m</sub>X<sub>m+1</sub>…X<sub>N</sub>]為測(cè)試圖形生成器的輸出序列；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率f<sub>2</sub>＝2N×f<sub>1</sub>，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計(jì)數(shù)器以及異或門(mén)網(wǎng)絡(luò)滿足以下邏輯關(guān)系(a)S＝VQ，(b)X＝J⊕S。文檔編號(hào)G01R31/28GK101509954SQ20091002152公開(kāi)日2009年8月19日申請(qǐng)日期2009年3月13日優(yōu)先權(quán)日2009年3月13日發(fā)明者璞李,峰梁,雷紹充申請(qǐng)人:西安交通大學(xué)