專利名稱：半導體器件的缺陷檢測方法
技術領域：
本發(fā)明涉及一種檢測方法，特別是涉及一種檢測半導體器件中造成短路的管狀缺陷的方法。
背景技術：
近年來，隨著集成電路集成度的增加，半導體工藝設計亦朝向縮小半導體元件尺寸以提高密度的方向發(fā)展，而使線寬不斷地縮減，伴隨而來的就是工藝困難度也不斷地提高。以內連線工藝為例，通常使用硼磷有機硅化物(boron phosphosilicate tetra-ortho-silicate；BPTEOS)來作為介電層。當線寬縮減至約0.18μm或更小時，在上述介電層中，就時常會發(fā)現有足以危害工藝成品率的管狀缺陷(piping defect)發(fā)生。
請參考圖1、2、3、4A、4B，為一系列的俯視圖與剖面圖，顯示一半導體元件的內連線工藝中，管狀缺陷的發(fā)生。
請參考圖1，首先，提供一基底100，通常為單晶硅的基底；其中基底100具有晶體管的結構，在基底100的有源面上具有以一間隔交錯排列的漏極/源極區(qū)132；在圖1Y方向的各漏極/源極區(qū)132之間，分別具有一隔離區(qū)110；在圖1X方向的各漏極/源極區(qū)132之間具有一凸出基底100表面的柵極120，其依據種種需求而通常具有包含導體層的多層結構，在柵極120的側壁有一間隙壁126，由于有間隙壁126存在于柵極120的側壁上，因此當半導體元件的設計準則(design rule)如上所述將線寬縮減至0.18μm或更小時，相鄰的柵極120的間隙壁126之間所曝露的漏極/源極區(qū)132的寬度就只有約0.15μm以下。
請參考圖2，毯覆性地于基底100上形成一介電層140，作為前金屬介電層。為了方便顯示，圖2中的介電層140繪示為透明狀。當線寬縮減至0.18μm或更小時，使用BPTEOS來形成介電層140，往往在相鄰的柵極120的間隙壁126之間，形成一橫跨兩個漏極/源極區(qū)132上方的管狀缺陷145。
請參考圖3，圖形化介電層140，形成一暴露漏極/源極區(qū)132的開口，成為介層窗142。原來的管狀缺陷145已成為貫穿相鄰兩個介層窗142之間的介電層140的管狀缺陷145’。
請參考圖4A與其沿剖面線AA的剖面圖的圖4B，在介層窗142中填入一導電層，分別形成插塞162a、162b、與162c，電性連結于各漏極/源極區(qū)132。上述導電層在填充介層窗142時，亦同時填滿管狀缺陷145’，使得在原來設計上，應該被隔離區(qū)110與介電層140所隔絕的島狀插塞162a與162b，因為管狀缺陷145’的存在而橋接，形成短路。
管狀缺陷145’通常深埋于介電層140中，以肉眼或光學顯微鏡幾乎無法將其辨識出來。傳統(tǒng)上通常在上述半導體元件完成整個晶片工藝后，作晶片測試時才能被發(fā)現到；或是在完成上述導電層的形成之后，對上述半導體器件作抽樣的破壞性檢測。上述破壞性檢測即是使用對介電層142與插塞162a、162b、162c具高蝕刻選擇比的蝕刻材料與方法，移除介電層142而曝露出插塞162a、162b、162c，因而得以在掃描式電子顯微鏡(SEM)下，檢視插塞162a、162b、162c之間是否存在有造成短路的管狀缺陷。
然而，上述導電層的形成與晶片測試之間的時間差長達二至三個月。如果遲至晶片測試時才發(fā)現管狀缺陷145’的存在，則這二至三個月之間的產品均可能發(fā)生管狀缺陷145’，造成成品率巨幅地下降，且必須停機、檢修、篩檢產品，導致大量的內部失敗成本的損失。
而施行上述破壞性檢測時，必須以晶片為單位，犧牲部分半導體元件而造成產品的損失。

發(fā)明內容
有鑒于此，本發(fā)明的主要目的是提供一種半導體器件的檢測方法，為一非破壞性的檢測，可在內連線工藝的一特定階段后，在不破壞產品的情況下，立即檢測出半導體元件是否有管狀缺陷。如果實時發(fā)現管狀缺陷，可立即處理，避免缺陷持續(xù)發(fā)生，因而可提升工藝成品率并降低工藝成本。
為達成本發(fā)明的上述目的，本發(fā)明提供一種半導體器件的檢測方法，包含提供一半導體器件；對該半導體器件施以熱處理；對上述半導體器件進行一電子束檢測，并取得一分析圖形；以及當上述分析圖形出現電位對比差異的領域時，則判別上述半導體器件具有一管狀缺陷。其中上述半導體器件具有一基底；多個柵極，分別凸出于上述基底上；一介電層，毯覆于上述基底與上述柵極上；及多個多晶硅插塞(plug)，分別置于上述柵極之間的上述基底上，并分布于上述介電層中。
本發(fā)明又提供一種半導體器件的檢測方法，包含提供一半導體器件，上述半導體器件至少具有一基底及層積于其上的一介電層及上述該介電層電性隔離的多晶硅層；對上述半導體器件施以熱處理；對上述半導體器件進行一電子束檢測，并取得一分析圖形；以及當上述分析圖形出現電位對比差異的一位置時，則判別位于上述位置的上述介電層具有一管狀缺陷。
本發(fā)明的特征，在半導體器件的介電層中形成至少二個在水平方向被上述介電層電性隔離的多晶硅層后，對上述半導體器件施以熱處理，再以電子束檢測上述半導體器件，取得一分析圖形；以及當上述分析圖形出現電位對比差異的領域時，則判別上述半導體器件具有導通上述多晶硅層的一管狀缺陷。因此，可在不破壞產品的情況下，立即檢測出半導體元件是否有管狀缺陷。
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，以下配合附圖以及優(yōu)選實施例，以更詳細地說明本發(fā)明。


圖1為一俯視圖，顯示一半導體元件的內連線工藝中，管狀缺陷的發(fā)生。
圖2為一俯視圖，顯示一半導體元件的內連線工藝中，管狀缺陷的發(fā)生。
圖3為一俯視圖，顯示一半導體元件的內連線工藝中，管狀缺陷的發(fā)生。
圖4A為一俯視圖，顯示一半導體元件的內連線工藝中，管狀缺陷的發(fā)生。
圖4B為沿圖4A的剖面線AA的剖面圖。
圖5為一流程圖，顯示本發(fā)明第一實施例的半導體器件的檢測方法的流程。
圖6A為一俯視圖，顯示優(yōu)選實施例的半導體器件的檢測方法中的半導體器件。
圖6B、6C分別為沿圖6A的剖面線BB、CC的剖面圖的一例。
圖6D、6E分別為沿圖6A的剖面線BB、CC的剖面圖的一例。
圖7A為顯示本發(fā)明優(yōu)選實施例的半導體器件的檢測方法所得的分析圖形。
圖7B為一電子顯微鏡照片，對應于圖7A的圖形。
簡單符號說明20～半導體元件100～基底110～隔離區(qū) 120～柵極126～間隙壁 132～漏極/源極區(qū)140～介電層 142～介層窗145、145’～管狀缺陷 162a、162b、162c～插塞200、200’～基底 201～內連線層202～層積結構 210～隔離區(qū)220～柵極 226～間隙壁232～漏極/源極區(qū) 240～介電層242～介層窗262a、262b、262c～多晶硅插塞 510、520、530、540～步驟803、804～區(qū)域AA、BB、CC～剖面線具體實施方式
請參考圖5所示的流程圖。在本發(fā)明優(yōu)選實施例的半導體器件的檢測方法中，首先提供一半導體器件20(步驟510)。請再參考圖6A～6C，其中圖6A顯示半導體器件20的俯視圖。
半導體器件20沿圖6A的剖面線BB、CC的剖面圖分別例如圖6B、6C所示，半導體器件20具有一基底200、多個柵極220、一介電層240、與多個在水平方向被介電層240隔離的多晶硅層262a、262b、與262c。在本實施例中，基底200具有晶體管的結構，例如圖6B、6C所示，在其有源面上具有以間隔交錯排列的漏極/源極區(qū)232；再如圖6A、6B所示，在圖6AY方向的各漏極/源極區(qū)232，分別具有一隔離區(qū)210；又如圖6A、6B所示，柵極220在圖6AX方向的各漏極/源極區(qū)232之間，凸出于基底200的表面。柵極220依據種種需求而通常具有包含導體層的多層結構，在其側壁通常具有一間隙壁226。介電層240，毯覆于基底200與柵極220上，其具有開口242(在本實施例中作為“介層窗”)，貫穿至漏極/源極區(qū)232，得以于其內填充多晶硅層262a、262b、與262c，而將其置于基底200的漏極/源極區(qū)232上，而分布于介電層240中。在本實施例中，開口242為“介層窗”，而填充于其內的多晶硅層262a、262b、與262c則為“插塞層”(plug)。在不存在管狀缺陷的理想狀態(tài)下，多晶硅層262a、262b、與262c因隔離區(qū)210與介電層242而相互電性隔絕。
半導體器件20沿圖6A的剖面線BB、CC的剖面圖亦可以分別例如圖6D、6E所示，半導體器件20具有一基底200’及層積于其上的層積結構202。層積結構202具有至少二個(本實施例中為三個)被一介電層240電性隔離的多晶硅層262a、262b、與262c。層積結構202亦可以選擇性地具有一內連線層201，位于基底200’與介電層240、多晶硅層262a、262b、262c之間。基底200’亦可以具有晶體管的結構，可參考圖6B、6C，而不重復繪制。介電層240，毯覆于基底200’與選擇性的內連線層201上，其具有貫穿的開口242，其內填充有多晶硅層262a、262b、與262c。在不存在管狀缺陷的理想狀態(tài)下，多晶硅層262a、262b、與262c因介電層242而相互電性隔絕。
接下來，施行圖5中的步驟520，例如使用一加熱裝置(未繪示)例如爐管，對半導體器件20施以熱處理，可在后續(xù)的電子束檢測之后，得到對比更佳的分析圖形。依照多晶硅的物性，半導體器件20的熱處理溫度較好為620～1000℃、更好為700～950℃，對上述分析圖形的改善效果會更明顯；而半導體器件20的熱處理時間較好為1～60分鐘、更好為5～25分鐘，對上述分析圖形的改善效果亦會更明顯。另外，在對半導體器件20施以熱處理之前，較好有一化學機械研磨的步驟，對介電層240及多晶硅層262a、262b、與262c施以平坦化。
接下來，施行圖5中的步驟530，例如將半導體器件20置于一真空的環(huán)境中，使用一電子束產生器(未繪示)產生一電子束(未繪示)射向半導體器件20，此時，較好為收集二次電子的信號，而取得一分析圖形；上述的過程可通過一電子束檢測裝置來完成。在檢測時，以吸電子模式(extracting mode)來說，電子束對半導體器件20的聚焦能量(landing energy)較好為200eV～600eV；電子束與半導體器件20之間的中間能量(intermediate energy)較好為600eV～1000eV；檢測像素(inspection pixel)為0.05～0.15μm。
接下來，施行圖5中的步驟540，對上述分析圖形進行判讀。當半導體器件20存在有管狀缺陷(可參考圖4A、4B的管狀缺陷145’)時，在受到電子束照射的初期，因管狀缺陷而橋接的兩個或兩個以上的多晶硅層262a/262b/262c的電荷分布，會與不具管狀缺陷而依然相互電性隔絕的多晶硅層262a/262b/262c有所差別，而使上述分析圖形中，因管狀缺陷而橋接的兩個或兩個以上的多晶硅層262a/262b/262c的相對位置會有電位對比(voltage contrast)的差異，也就是亮度會異于上述分析圖形的背景亮度；也就是依照分析圖形的模式的不同，因管狀缺陷而橋接的兩個或兩個以上的多晶硅層262a/262b/262c的相對位置的亮度會較其分析圖形為暗或是為亮。通過判別上述分析圖形中電位對比差異的領域或位置，可判別出半導體器件20是否存在有管狀缺陷。
圖7A為顯示通過上述本實施例的步驟510～530所得到的分析圖形，在本實施例中，在吸電子模式下，因管狀缺陷而橋接的兩個或兩個以上的多晶硅層262a/262b/262c的相對位置的亮度，會亮于上述分析圖形的背景亮度。圖7A中，亮度較背景亮度為亮的線狀條紋的位置即為具有管狀缺陷145’的位置。
接下來，對圖7A中受測的半導體器件，進行破壞性的檢測，作為本發(fā)明的半導體器件的檢測方法的驗證；即是以選擇性的蝕刻方法，移除圖7A中受測的半導體器件的介電層，針對留下來的多晶硅插塞以SEM觀察是否有橋接的情形，其對應的SEM照片顯示于圖7B中。其觀察指標為在SEM圖中的較暗區(qū)塊中，若有較亮的條狀圖形以圖中的Y方向縱貫上述較暗區(qū)塊時，即表示受測的半導體器件在該相對位置具有管狀缺陷；相反地，若未出現較亮的條狀圖形以圖中的Y方向縱貫上述較暗區(qū)塊時，即表示受測的半導體器件在該相對位置并不具管狀缺陷。在圖7B中的區(qū)域803、804，分別對應于圖7A中亮度較背景亮度為亮的區(qū)域，則出現上述具有管狀缺陷的指標，且該指標在圖7B中其它的較暗區(qū)塊則未被觀察到。
因此，通過上述的驗證可確定在圖7A中，亮度較背景亮度為亮的線狀條紋的位置即為具有管狀缺陷145’的位置；而未出現亮度較背景亮度為亮的線狀條紋的位置，即為正常、不具有管狀缺陷145’的位置。
如上所示，通過本發(fā)明的半導體器件的檢測方法，可有效地以非破壞性的檢測方法，實時地在不破壞產品的情況下，檢測出半導體元件是否有管狀缺陷的存在，達成上述本發(fā)明的主要目的。
雖然本發(fā)明以優(yōu)選實施例揭露如上，然而其并非用以限定本發(fā)明，本領域的技術人員在不脫離本發(fā)明的精神和范圍內，可作些許的更動與潤飾，因此本發(fā)明的保護范圍應當以后附的權利要求所界定者為準。
權利要求
1.一種半導體器件的缺陷檢測方法，包含提供一半導體器件，具有一基底；多個柵極，分別凸出于該基底上；一介電層，毯覆于該基底與該些柵極上；及多個多晶硅插塞，分別置于該些柵極之間的該基底上，并分布于該介電層中；對該半導體器件施以熱處理；對該半導體器件進行一電子束檢測，并取得一分析圖形；以及當該分析圖形出現電位對比差異的領域時，則判別該半導體器件具有一管狀缺陷。
2.如權利要求1所述的半導體器件的缺陷檢測方法，其中該熱處理的溫度為620～1000℃。
3.如權利要求1所述的半導體器件的缺陷檢測方法，其中該熱處理的溫度為700～950℃。
4.如權利要求1所述的半導體器件的缺陷檢測方法，其中該熱處理的時間為1～60分鐘。
5.如權利要求1所述的半導體器件的缺陷檢測方法，其中該熱處理的時間為5～25分鐘。
6.如權利要求1所述的半導體器件的缺陷檢測方法，其中該管狀缺陷導通至少二個多晶硅插塞。
7.如權利要求1所述的半導體器件的缺陷檢測方法，其中當該分析圖形出現亮度異于其背景亮度的領域時，則判別該半導體器件具有一管狀缺陷。
8.如權利要求1所述的半導體器件的缺陷檢測方法，其中在吸電子模式下，當該分析圖形出現亮度較其背景亮度為亮的領域時，則判別該半導體器件具有一管狀缺陷。
9.如權利要求1所述的半導體器件的缺陷檢測方法，其中進行該電子束檢測之前，還包括對該半導體器件施以一化學機械研磨的步驟。
10.如權利要求1所述的半導體器件的缺陷檢測方法，其中以電子束檢測該半導體器件時，該電子束對該半導體器件的聚焦能量為200eV～600eV。
11.如權利要求1所述的半導體器件的缺陷檢測方法，其中以電子束檢測該半導體器件時，該電子束與該半導體器件之間的中間能量為600eV～1000eV。
12.如權利要求1所述的半導體器件的缺陷檢測方法，其中以電子束檢測該半導體器件時的檢測像素為0.05～0.15μm。
13.一種半導體器件的缺陷檢測方法，包含提供一半導體器件，該半導體器件至少具有一基底及層積于其上的一介電層及被該介電層電性隔離的多晶硅層；對該半導體器件施以熱處理；對該半導體器件進行一電子束檢測，并取得一分析圖形；以及當該分析圖形出現電位對比差異的一位置時，則判別位于該位置的該介電層具有一管狀缺陷。
14.如權利要求13所述的半導體器件的缺陷檢測方法，其中該熱處理的溫度為620～1000℃。
15.如權利要求13所述的半導體器件的缺陷檢測方法，其中該熱處理的溫度為700～950℃。
16.如權利要求13所述的半導體器件的缺陷檢測方法，其中該熱處理的時間為1～60分鐘。
17.如權利要求13所述的半導體器件的缺陷檢測方法，其中該熱處理的時間為5～25分鐘。
18.如權利要求13所述的半導體器件的缺陷檢測方法，其中該管狀缺陷導通該些多晶硅層。
19.如權利要求13所述的半導體器件的缺陷檢測方法，其中當該分析圖形出現亮度異于其背景亮度的領域時，則判別該半導體器件具有一管狀缺陷。
20.如權利要求13所述的半導體器件的缺陷檢測方法，其中在吸電子模式下，當該分析圖形出現亮度較其背景亮度為亮的領域時，則判別該半導體器件具有一管狀缺陷。
21.如權利要求13所述的半導體器件的缺陷檢測方法，其中進行該電子束檢測之前，還包括對該半導體器件施以一化學機械研磨的步驟。
22.如權利要求13所述的半導體器件的缺陷檢測方法，其中以電子束檢測該半導體器件時，該電子束對該半導體器件的聚焦能量為200eV～600eV。
23.如權利要求13所述的半導體器件的缺陷檢測方法，其中以電子束檢測該半導體器件時，該電子束與該半導體器件之間的中間能量為600eV～1000eV。
24.如權利要求13所述的半導體器件的缺陷檢測方法，其中以電子束檢測該半導體器件時的檢測像素為0.05～0.15μm。
全文摘要
本發(fā)明揭示一種半導體器件的缺陷檢測方法，包含提供一半導體器件；對該半導體器件施以熱處理；對上述半導體器件進行一電子束檢測，并取得一分析圖形；以及當上述分析圖形出現電位對比差異的領域時，則判別上述半導體器件具有一管狀缺陷。其中上述半導體器件具有一基底；多個柵極，分別凸出于上述基底上；一介電層，毯覆于上述基底與上述柵極上；及多個多晶硅插塞(plug)，分別置于上述柵極之間的上述基底上，并分布于上述介電層中。
文檔編號G01N23/04GK1917162SQ200510092059
公開日2007年2月21日 申請日期2005年8月16日 優(yōu)先權日2005年8月16日
發(fā)明者林龍輝, 陳嘉云, 羅先得 申請人:力晶半導體股份有限公司