br>[0040]在上述方案的基礎上，優(yōu)選設置第一電平信號端VG1傳輸?shù)牡谝浑娖叫盘枮楦唠娖剑O置第二電平信號端VG2傳輸?shù)牡诙娖叫盘枮榈碗娖?。在控制電?00的控制下，控制電路100控制第一輸出電路200導通其信號輸入端與移位寄存信號輸出端0UT，同時控制第二輸出電路300截止其信號輸入端與移位寄存信號輸出端0UT，以控制第一輸出電路200將高電平的第一電平信號輸出至次級移位寄存器的移位寄存信號輸入端。
[0041]或者，在控制電路100的控制下，控制電路100控制第一輸出電路200截止其信號輸入端與移位寄存信號輸出端0UT，同時控制第二輸出電路300導通其信號輸入端與移位寄存信號輸出端0UT，以控制第二輸出電路300將低電平的第二電平信號輸出至次級移位寄存器的移位寄存信號輸入端。優(yōu)選設置高電平信號作為有效的移位寄存信號可以觸發(fā)次級移位寄存器，低電平信號作為無效的移位寄存信號不會觸發(fā)次級移位寄存器。由此可知，控制電路100的移位寄存信號輸入端IN與上級移位寄存器的移位寄存信號輸出端連接，接收的移位寄存信號可能為有效的移位寄存信號或無效的移位寄存信號。
[0042]在上述方案的基礎上，還可優(yōu)選設置第一電平信號端VG1傳輸?shù)牡谝浑娖叫盘枮榈碗娖剑O置第二電平信號端VG2傳輸?shù)牡诙娖叫盘枮楦唠娖?。?yōu)選設置低電平信號作為有效的移位寄存信號可以觸發(fā)次級移位寄存器，高電平信號作為無效的移位寄存信號不會觸發(fā)次級移位寄存器。其具體工作原理與上述過程類似，在此不做贅述。
[0043]在上述方案的基礎上，控制電路100、第一輸出電路200、第二輸出電路300均可通過多種電路方式實現(xiàn)，在此以下述第一實施例?第六實施例為例進行描述，但本發(fā)明提供的控制電路100、第一輸出電路200、第二輸出電路300的具體電路結構不僅限于該六個實施例，還可通過其他多種組合形式實現(xiàn)。
[0044]參考圖3a所示，為本發(fā)明第一實施例提供的一種移位寄存器的示意圖。在圖2所述移位寄存器的基礎上，圖3a所示移位寄存器包括控制電路100、第一輸出電路200和第二輸出電路300。
[0045]控制電路100包括第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第一電容C1和第二電容C2。控制電路100還包括第一控制輸入端、第二控制輸入端、移位寄存信號輸入端IN、第一信號輸入端、第二信號輸入端、第一信號輸出端和第二信號輸出端。
[0046]第一晶體管T1的控制端作為第一控制輸入端與第一時鐘信號端CK連接，接收第一時鐘信號，其輸入端作為移位寄存信號輸入端IN與上級移位寄存器的移位寄存信號輸出端連接，接收移位寄存信號，其輸出端與第四晶體管T4的控制端連接，控制第四晶體管T4導通或截止；第二晶體管T2的控制端作為第一控制輸入端與第一時鐘信號端CK連接，接收第一時鐘信號，其輸入端作為第二信號輸入端與第二電平信號端VG2連接，接收第二電平信號，其輸出端作為第一信號輸出端與第一控制節(jié)點N1連接，控制第一控制節(jié)點N1的電位；第三晶體管T3的控制端作為第二控制輸入端與第二時鐘信號端CKB連接，接收第二時鐘信號，其輸入端與第五晶體管T5的輸出端連接，其輸出端與第四晶體管T4的控制端連接，控制第四晶體管T4導通或截止；第四晶體管T4的輸入端與第一時鐘信號端CK連接，接收第一時鐘信號，其輸出端作為第一信號輸出端與第一控制節(jié)點N1連接，控制第一控制節(jié)點N1的電位；第五晶體管T5的控制端與第二電容C2的第一端連接，第二電容C2第一端的電位控制第五晶體管T5導通或截止，由于第二電容C2的第一端還與第一控制節(jié)點N1連接，所以第二電容C2的第一端的電位等于第一控制節(jié)點N1的電位，因此也可以說第五晶體管T5的控制端與第一節(jié)點控制節(jié)點N1連接，第一控制節(jié)點N1的電位控制第五晶體管導通或截止，其輸入端作為第一信號輸入端與第一電平信號端VG1連接，接收第一電平信號；第六晶體管T6的控制端作為第一控制輸入端與第一時鐘信號端CK連接，接收第一時鐘信號，其輸入端作為第二信號輸入端與第二電平信號端VG2連接，接收第二電平信號，其輸出端作為第二信號輸出端與第二控制節(jié)點N2連接，控制第二控制節(jié)點N2的電位。
[0047]第一電容C1的第一端作為第二控制輸入端與第二時鐘信號端CKB連接，接收第二時鐘信號，其第二端與第四晶體管T4的控制端連接，控制第四晶體管T4導通或截止，在此可選設置第一電容C1的第二端作為第四控制節(jié)點N4，第四控制節(jié)點N4控制第四晶體管T4導通或截止；第二電容C2的第二端作為第一信號輸入端與第一電平信號端VG1連接，接收第一電平信號，其第一端還與第一控制節(jié)點N1連接，控制第一控制節(jié)點N1的電位。
[0048]第一輸出電路200包括第七晶體管T7、第八晶體管T8、第九晶體管T9和第三電容C3。第一輸出電路200還包括第一控制輸入端、第二控制輸入端、信號輸入端、信號輸出端和移位寄存信號輸出端OUT。
[0049]第七晶體管T7的控制端作為第一控制輸入端與第一控制節(jié)點N1連接，第一控制節(jié)點N1的電位控制第七晶體管T7導通或截止，其輸入端作為第二控制輸入端與第二時鐘信號端CKB連接，接收第二時鐘信號，其輸出端分別與第八晶體管T8的控制端和第九晶體管T9的控制端連接，控制第八晶體管T8和第九晶體管T9導通或截止；第八晶體管T8的輸入端作為信號輸入端與第一電平信號端VG1連接，接收第一電平信號，其輸出端作為信號輸出端與第三控制節(jié)點N3連接，控制第三控制節(jié)點N3的電位；第九晶體管T9的輸入端作為信號輸入端與第一電平信號端VG1連接，接收第一電平信號，其輸出端作為移位寄存信號輸出端OUT與次級移位寄存器的移位寄存信號輸入端連接，輸出移位寄存信號；第三電容C3的第一端作為信號輸入端與第一電平信號端VG1連接，接收第一電平信號，其第二端分別與第八晶體管T8的控制端和第九晶體管T9的控制端連接，控制第八晶體管T8和第九晶體管T9導通或截止，在此可選設置第三電容C3的第二端作為第五控制節(jié)點N5。
[0050]第二輸出電路300包括第十三晶體管T13、第十四晶體管T14、第四電容C4和第五電容C5。第二輸出電路300還包括第一控制輸入端、第二控制輸入端、信號輸入端、信號輸出端和移位寄存信號輸出端。
[0051]第十三晶體管T13的控制端作為第一控制輸入端與第二控制節(jié)點N2連接，第二控制節(jié)點N2的電位控制第十三晶體管T13導通或截止，其輸入端與第二控制節(jié)點N2連接，其輸出端分別與第四電容C4的第一端和第十四晶體管T14的控制端連接，控制第四電容C4第一端的電位以及控制第十四晶體管T14導通或截止；第十四晶體管T14的輸入端作為信號輸入端與第二電平信號端VG2連接，接收第二電平信號，其輸出端與第四電容C4的第二端連接，控制第四電容C4第二端的電位，其輸出端還作為移位寄存信號輸出端OUT與次級移位寄存器的移位寄存信號輸入端連接，輸出移位寄存信號；第四電容C4的第一端作為信號輸出端還與第三控制節(jié)點N3連接，控制第三控制節(jié)點N3的電位，第二端還作為移位寄存信號輸出端OUT與次級移位寄存器的移位寄存信號輸入端連接；第五電容C5的第一端作為第二控制輸入端與第二時鐘信號端CKB連接，接收第二時鐘信號，其第二端與第十三晶體管T13的控制端連接，控制第十三晶體管T13導通或截止。
[0052]在上述技術方案的基礎上，如圖3a所示優(yōu)選設置第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8、第九晶體管T9、第十三晶體管T13和第十四晶體管T14均為P型晶體管。
[0053]在上述技術方案的基礎上，如圖3a所示優(yōu)選設置第一電平信號端VG1輸出的第一電平信號為高電平信號VGH，第二電平信號端VG2輸出的第二電平信號為低電平信號VGL。則高電平VGH為有效的移位寄存信號，低電平信號VGL為無效的移位寄存信號，其具體分析過程在下文詳述。
[0054]參考圖3b所示，為本發(fā)明第一實施例提供的一種移位寄存器的時序示意圖。該時序示意圖為圖3a所示移位寄存器的時序示意圖。
[0055](1)在tl時段。CK輸出低電平的第一時鐘信號，CKB輸出高電平的第二時鐘信號，第一晶體管T1的輸入端即移位寄存信號輸入端從上級移位寄存器的移位寄存信號輸出端接收高電平的移位寄存信號，等于VGH。
[0056]CK的低電平第一時鐘信號控制第一晶體管T1、第二晶體管T2、第六晶體管T6同時導通，由此第四控制節(jié)點N4的電位上升至與移位寄存信號VGH相同的高電位VGH，第一控制節(jié)點N1的電位被下拉至與第二電平信號VGL相同的低電位VGL，第二控制節(jié)點N2的電位被下拉至與第二電平信號VGL相同的低電位VGL。
[0057]第一控制節(jié)點N1控制第五晶體管T5、第七晶體管T7導通，高電平第二時鐘信號控制第三晶體管T3截止，第四控制節(jié)點N4控制第四晶體管T4截止。第二電容C2避免了第一控制節(jié)點N1懸空。
[0058]當?shù)谄呔w管T7導通后，節(jié)點N5的電位上升至與第二時鐘信號CKB相等，均為高電位，節(jié)點N5控制第八晶體管T8、第九晶體管T9截止，第一輸出電路200截止。
[0059]節(jié)點N2的低電位VGL控制第十三晶體管T13導通，節(jié)點N3的電位被下拉至VGL并控制第十四晶體管T14導通，第二輸出電路300導通，移位寄存信號輸出端OUT輸出第二電平信號VG2傳輸?shù)牡诙娖叫盘朧GL，次級移位寄存器未被觸發(fā)。
[0060]如上所述，晶體管Tl、T2、T5、T6、T7、T13、T14導通，晶體管T3、T4、T8、T9截止，節(jié)點N1為VGL、節(jié)點N2為VGL、節(jié)點N3為VGL、節(jié)點N4為VGH、節(jié)點N5與CKB同樣高電位，OUT輸出低電平VGL。
[0061](2)在t2時段。與tl時段的區(qū)別在于CK由低電平轉換為高電平。CK控制晶體管Tl、T2、T6截止，節(jié)點Ν1、Ν2、N4的電位保持tl時段的狀態(tài)，則晶體管T5、T7導通，晶體管T3、T4截止。晶體管Τ7導通，則節(jié)點Ν5的電位保持與CKB同樣的高電位，晶體管Τ8、T9截止，第一輸出電路200保持截止狀態(tài)。節(jié)點Ν2的電位保持為低電平VGL，則晶體管Τ13導通，節(jié)點3的電位保持低電位VGL，晶體管Τ14導通，則第二輸出電路300在節(jié)點Ν2的控制下保持導通狀態(tài)，移位寄存信號輸出端OUT輸出低電平VGL，次級移位寄存器未被觸發(fā)。如上所