專利名稱：：具有容錯地址和命令總線的高密度高可靠性存儲器模塊的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明一般地涉及一種高密度高可靠性存儲器模塊，其具有容錯地址和命令總線以用作將達到自主計算系統(tǒng)所必需的容錯和自修復(fù)程度的主存儲器。
背景技術(shù)：
：存儲器模塊為現(xiàn)有技術(shù)所公知，并已經(jīng)且當前正在諸如計算機或其他使用固態(tài)存儲器的設(shè)備的實際應(yīng)用中使用。一般地說，目前可用的主存儲器提供范圍為1.6至2.6GB/s的帶寬，盡管某些存儲器提供有限的數(shù)據(jù)路徑糾錯，但是多數(shù)存儲器都未提供任何針對存儲器控制器與存儲器子系統(tǒng)之間的接口的糾錯方法。此外，用于服務(wù)器產(chǎn)品和其他高端計算系統(tǒng)的存儲器模塊通常包括用于地址和命令輸入的重驅(qū)動邏輯，以及與存儲器子系統(tǒng)關(guān)聯(lián)的時鐘再同步和重驅(qū)動電路，以允許這些模塊包含較高的存儲器件數(shù)量并在存儲器組件上的每個設(shè)備處確保準確的時鐘計時。盡管這些解決方案使系統(tǒng)具備達到特定帶寬目標的能力，但是由于添加的與每個存儲器件關(guān)聯(lián)的電路，存儲器子系統(tǒng)中在數(shù)據(jù)路徑自身之外的故障的總體數(shù)量和類型實際上增加了。同時，由于這些計算系統(tǒng)在商業(yè)中更廣泛地應(yīng)用，許多應(yīng)用完全不能接受因存儲器模塊故障導(dǎo)致的周期性意外系統(tǒng)停機。因此對改進的總體系統(tǒng)可靠性的強調(diào)和需求顯著增加，并且需要包括高度容錯和總體可靠性兩者的綜合系統(tǒng)解決方案。此外，還需要滿足更大的系統(tǒng)存儲密度的相應(yīng)需求以達到現(xiàn)代商業(yè)應(yīng)用要求的系統(tǒng)性能和操作吞吐量，以及通過提供存儲密度改進以擴展系統(tǒng)效用來使投資回報最大化。本發(fā)明提供了此類綜合系統(tǒng)解決方案，其包括高存儲密度容量和高度容錯以;sj良務(wù)器市場中長期期望的總體差異化的系統(tǒng)可靠性?，F(xiàn)有解決方案的存儲器模塊密度通常限于每個存儲器模塊18或36個器件，該限制基于諸如存儲器件封裝大小、存儲器模塊物理尺寸、緩沖器、重驅(qū)動或寄存器器件的重驅(qū)動能力、整體存儲器子系統(tǒng)和/或模塊的功耗等的因素。其他可能的容錯改進方法(諸如存儲器鏡像、符號劃分(symbolslicing)以及故障拒絕和冗余的擴展形式)提供了增強的存儲器子系統(tǒng)可靠性，但是，由于諸如增加的成本、功率以及降低的性能等負面影響，只能在價格不太重要的特殊應(yīng)用中考慮，因為這些子系統(tǒng)質(zhì)量增強的實現(xiàn)很昂貴。因此，還沒有適合低端或中端服務(wù)器市場的解決方案。因此，業(yè)界長期尋求一種簡單的相對廉價而可靠的解決方案，其提供具有差異化產(chǎn)品質(zhì)量的高存儲密度，并且通過使用功能減少的存儲器組件來提供不會危及系統(tǒng)可靠性且仍具有價格竟爭力的足夠資產(chǎn)保護水平。
發(fā)明內(nèi)容本發(fā)明涉及一種高密度高可靠性的存儲器控制器/接口模塊，所述模塊具備與工業(yè)標準解決方案的高度兼容性，能夠滿足期望的密度、性能和可靠性要求，并且與當前可用的存儲器模塊以及現(xiàn)有或增強的輔助設(shè)備進行接口連接。本發(fā)明實現(xiàn)所有這些目標，以低成本實現(xiàn)高密度和可靠性增強的存儲解決方案。本發(fā)明的一個目標提供了增強的28位1:2寄存器(此處亦稱為"緩沖器")的創(chuàng)新使用以支持4列存儲器件，所迷存儲器件旨在與存儲器子系統(tǒng)(例如其上具有動態(tài)隨斗A^M儲器(DRAM)芯片的雙列直插存儲器模塊(DI麗))一起使用。所述28位1:2緩沖器包括糾錯碼(ECC)邏輯以標識和糾正命令或地址總線上的一位錯誤，以及允許不受這些錯誤的存在影響的連續(xù)存儲器操作。所述緩沖器的創(chuàng)新使用還允許使用和詢問鎖存器以及可在緩沖器中使用的g報告模式，由此系統(tǒng)可以詢問4列模塊上的一個或多個緩沖器來確定錯誤狀態(tài)，從而允許準確的錯誤確定和預(yù)防性的維護，進而減少意外的系統(tǒng)停機。本發(fā)明的另一個目標是在276引腳的DI醒上包含四個控制輸入(/CS0至/CS3)以允許從一至四列存儲器的選擇，以及在所有連接器/DI醒互連上包括冗余觸點，否則所述連接器/DI醒互連將被視為單點故障，由此間歇的或永久的接觸故障將導(dǎo)致意外的系統(tǒng)停機。本發(fā)明的另一個目標是為所述4列DI醒提供用于非選通輸入的可編程延遲，從而提供增強的操作靈活性。本發(fā)明的另一個目標是以最適合市場需要的方式提供在目前可用的控制器中易于采用的DI腿。本發(fā)明的另一個目標是獲得使用類似于當前使用的連接器的DI醒，使得現(xiàn)有技術(shù)的觸點、模具、處理機和相關(guān)的生產(chǎn)工具可以繼續(xù)使用，使得可以更廉價地生產(chǎn)具有附加密度的模塊，同時提供增值的可靠性，以及其他增值屬性，諸如具有最小額外生產(chǎn)成本的較高存儲器封裝密度。本發(fā)明的DI醒包括印刷電路板，所述電路板具有前面和背面以及固定到所述前表面和后表面的多個雙數(shù)據(jù)率(DDR)DRAM或同步動態(tài)隨機存取存儲器(SDRAM)。在所ii^的前表面的第一邊上，提供了一百三十八(138)件，并且在所述卡的背面的同一第一邊上，提供了另外一百三十八(138)個外部電路連接觸點，使得所述板上總共具有兩百七十六(276)個外部電路連接觸點。所述印刷電路板的前面和背面上提供的觸點裝置用于以直接或間接方式將所述外部電路電連接到所述SDRAM。本發(fā)明的另一個目標是提供一種服務(wù)器存儲器結(jié)構(gòu)，所述結(jié)構(gòu)包括具有選擇性冗余觸點的4列雙列直插存儲器模塊或DI醒、鎖相環(huán)、2或32K位串行電可擦除可編程只讀存儲器(EEPR0M)以及兩個28位1:2緩沖器(具有糾錯碼(ECC)、奇偶校驗檢查)、通過獨立總線讀取的多字節(jié)錯誤報告寄存器，以及用于可糾正錯誤和不可糾正錯誤狀態(tài)的實時錯誤線。更具體地說，本發(fā)明的服務(wù)器包括新穎的DI醒，所述DI畫具備新穎和獨特的ECC/奇偶校驗寄存器，所述寄存器可以與1至4個存儲器列一起工作并連接到存儲器接口芯片，所迷存儲器接口芯片又連接到存儲器控制器或處理器，使得所述存儲器控制器通過地址/命令線將地址和命令信息發(fā)送到所述緩沖器(或寄存器)，以及將用于糾錯目的的校驗位發(fā)送到所述ECC/奇偶校驗寄存器。本發(fā)明的另一個目標是檢測安裝在所述服務(wù)器中的4列模塊是否可以監(jiān)視地址和控制總線完整性，糾正所述地址和控制總線上的錯誤，報告錯誤，記錄錯誤并對錯誤計數(shù)。本發(fā)明的另一個目標是提供奇偶校驗錯誤報告，其中奇偶校驗信號在它所應(yīng)用的地址和命令之后的一個周期發(fā)送，并且在將地址和命令位從所述4列DRAM上的緩沖器驅(qū)動到所述DRAM之后的兩個時鐘，將錯誤線驅(qū)動至低電平。在將錯誤線保持為低電平僅2個時鐘周期后，可以禁用驅(qū)動器并允許輸出返回未驅(qū)動狀態(tài)(高阻抗)，從而允許由多個模塊共享此線。本發(fā)明還針對所述存儲器模塊上的未包括在ECC電路中的信號提供了用于調(diào)整傳播延遲的裝置和方法，使得緩沖器可以在一個或兩個時鐘周期內(nèi)選擇性地重驅(qū)動所述信號。本發(fā)明還允許所述存儲器模塊工作在奇偶校驗?zāi)Ｊ?，使得將未使用的ECC校驗位輸入保持在低電平，從而確保這些輸入處于已知和靜止狀態(tài)。此外，本發(fā)明還通過為選定信號提供冗余觸點(所述冗余觸點源自原始功能觸點且'I^(或偏移不超過兩個引腳)在所述DI醒的相對側(cè)上)來降低單點故障發(fā)生的概率，從而降低導(dǎo)致意外系統(tǒng)停機的觸點故障概率。此外，本發(fā)明還通過將/ECC模式控制引腳設(shè)置為高電平，從延i^徑移除輔助寄存器(后ECC),來以與傳統(tǒng)非ECC保護的模塊一致的方式操作本發(fā)明的模塊。從以下結(jié)合附圖的詳細說明，本發(fā)明的這些目標、特征以及優(yōu)點將對本領(lǐng)域的技術(shù)人員變得顯而易見，這些附圖是圖l是典型月良務(wù)器存儲器布置的方塊圖2是本發(fā)明的增強的服務(wù)器存儲器布置的方塊圖；圖3A和3B分別是本發(fā)明的使用共計36個雙高DRAM堆疊的二百七十六(276)引腳4列雙列直插存儲器模塊(DI醒)的前面與背面的平面圖；圖4A和4B是圖3A中示出的ECC/奇偶校驗寄存器的示意圖；圖5是圖4B的單糾錯/雙檢錯糾錯碼(SEC/DEDECC)電路的方塊圖；圖6以H-矩陣的形式示出了為圖3的才莫塊選擇的優(yōu)選ECC碼；圖7A、7B和7C示出了圖3A和3B的DI醒的指定觸點或引腳連接；圖8示出了與本發(fā)明一起4吏用的時序圖9示出了當在本發(fā)明的4列DI醒上使用緩沖器時系統(tǒng)中使用的緩沖器連接和緩沖器的總數(shù)；圖IO示出了本發(fā)明的4列DI醒的緩沖器與卡的右側(cè)和左側(cè)上的存儲器件之間的CS布線；以及圖11示出了用于訪問裝配在本發(fā)明模塊上的一個或兩個緩沖器上的錯誤寄存器的IIC地址。具體實施例方式通過參考附圖，可以最佳地獲得對本發(fā)明的特征和優(yōu)點的全面理解，更具體地說，這些附圖是圖l是典型的服務(wù)器存儲器布置的方塊圖；圖2是本發(fā)明的增強的服務(wù)器存儲器布置的方塊圖；圖3A和3B分別是本發(fā)明的4列雙高堆疊式276觸點雙列直插存儲器模塊(DI醒)的前面和背面的平面圖；圖4A和4B是圖3A和3B中示出的緩沖器/寄存器、奇偶校驗和糾錯電路的示意圖；圖5是圖4B的單糾錯/雙檢錯糾錯碼(SEC/DEDECC)電路的方塊圖；圖6以H-矩陣的形式示出了為圖3A的模塊選擇的優(yōu)選ECC碼；圖7A、7B和7C示出了用于圖3A和3B的DI醒的指定引腳連接；圖8示出了與本發(fā)明一起使用的時序圖；圖9示出了在本發(fā)明的4列DIMM上使用的緩沖器連接；圖IO示出了用于本發(fā)明的4列DI醒的緩沖器與卡的右側(cè)和左側(cè)上的存儲器件之間的CS布線，以及圖11是示出了用于訪問本發(fā)明的一個或多個緩沖器上的錯誤寄存器的nc地址的表。圖1以示意圖的形式示出了可以在^f壬何當前可用的月良務(wù)器中找到的典型服務(wù)器存儲器布置的方塊圖，所述服務(wù)器可以采用多個存儲器子系統(tǒng)，此處以雙列直插存儲器模塊(DI醒)的形式示出。應(yīng)當理解，實際應(yīng)用中將使用多個此類DI謹，但為了便于說明，圖1中只示出了一個現(xiàn)有技術(shù)的DIMM10。DIMMIO是一塊印刷電路板，其上具備多個同步動態(tài)隨M^儲器或動態(tài)隨4^取存儲器電路11，下文中總稱為存儲器件或稱為DRAM。DI醒IO上的每個DRAM11都具有多個輸入/輸出引腳，所述引腳通過DI麗10上的印刷電路連接到DI醒10上的觸點，并且這些觸點還通過數(shù)據(jù)線15連接到存儲器接口芯片18和存儲器控制器或處理器19。DIMM上的每個DRAM還通過此類DIMM觸點連接到DIMM上的緩沖器/寄存器12和鎖相環(huán)電路14。鎖相環(huán)14(PLL)通過時鐘線17連接到存儲器接口芯片18。寄存器12也通過地址和命令(CMD)總線16連接到存儲器接口芯片18。存儲器接口芯片18通過數(shù)據(jù)線15、地址和命令線16以及時鐘線17連接到存儲器控制器19。應(yīng)當理解，盡管該圖中只示出了一個此類DI醒，但是在實際中，服務(wù)器將包含多個此類DI醒。其他此類DI醒將以類似方式通過數(shù)據(jù)、地址和命令線連接到存儲器接口芯片18和存儲器控制器19，并且可以以多點(multi-drop)級聯(lián)互連或其他連接方法連接，這取決于系統(tǒng)結(jié)構(gòu)和緩沖器功能。由于此類服務(wù)器和它們的操作對本領(lǐng)域的技術(shù)人員是公知的，所以此類服務(wù)器和它們的操作無需贅述。現(xiàn)在轉(zhuǎn)向圖2、3A、3B、4A、4B、5、8、9、10和11，將描述本發(fā)明的增強的服務(wù)器存儲器布置。圖2中以示意圖的形式示出了采用本發(fā)明的月良務(wù)器存儲器布置的方塊圖。在圖2中，服務(wù)器包絲穎的4列DI麗20,DI匪20包括連接到存儲器接口芯片18的一個或多個ECC/奇偶校驗緩沖器芯片21(也稱為"緩沖器件，，)，存儲器接口芯片18又連接到存儲器控制器或處理器19。應(yīng)當理解，芯片(多個)21無需同時包括ECC功能和奇偶校驗功能。例如，芯片21可以只具有4列可尋址能力、只有ECC功能或只有奇偶校驗功能而仍然根據(jù)本發(fā)明工作。更具體地說，如圖2中所示，存儲器接口芯片18通過數(shù)據(jù)線15從DI醒發(fā)送和接收數(shù)據(jù)，并通過線16發(fā)送地址和命令。然后存儲器接口芯片18通過線15向/從存儲器件或DRAM22發(fā)送和接收數(shù)據(jù)，并通過地址/命令線16將地址和命令信息發(fā)送到一個或多個緩沖器芯片21，以及通過線25將用于糾錯目的的校驗位發(fā)送到一個或多個ECC/奇偶校驗緩沖器芯片21。在此配置中，與一個或多個ECC/奇偶校驗緩沖器芯片21關(guān)聯(lián)的校驗位和/或奇偶校驗位在存儲器接口芯片18中產(chǎn)生，盡管在其他實施例中這些位可以在存儲器控制器或處理器19中產(chǎn)生，作為線16上的信息的子集發(fā)送給存儲器接口芯片，然后存儲器接口在線25上將此信息重驅(qū)動到存儲器模塊。圖3A和3B分別示出了本發(fā)明的新穎4列DI醒20的正視圖和后視圖。一般說來，DI醒是設(shè)計為在其上承載多個DRAM22的印刷電路卡，并且DRAM輸出引腳(未示出)通過印刷電路連接到沿著卡背面和前面的邊的選定連接器23，并且連接器邊上通常具備單個定位鍵或槽9。此類DI醒的使用和制造是公知的，無需在此進一步描述。但是，本發(fā)明的DI薩20是新穎的，并旨在解決對很高存儲器模塊密度的需求，并對在現(xiàn)有技術(shù)的DI醒中遇到的意外且通常是災(zāi)難性的系統(tǒng)停機具有若干顯著貢獻。本發(fā)明的DI醒20中的改進主要是通過將DI醒20的長度增大到149毫米至153毫米之間來實現(xiàn)。名義上，DI醒20長151.35亳米(5.97英寸)并且它的寬度(業(yè)內(nèi)通常也將此屬性稱為"高度")為54.6毫米(2.16英寸)。DIMM20的寬度足以容納安裝在其上的兩行DRAM22以及兩個緩沖器21(在示例性實施例中，在每一側(cè)安裝了一個緩沖器，如圖3A和3B中所示)、PLL24以及諸如電阻器和電容器的無源器件(未示出)，但是也不能寬于模塊(多個)的可用系統(tǒng)物理尺寸所允許的寬度。但是，DI醒20的長度必須使得DIMM20能夠容納額外的多達138個的信號觸點，以及多達36個雙高度堆疊式DRAM26(標稱尺寸等于11.5毫米寬乘11毫米高)，以及具有定位鍵或槽9，所述定位鍵或槽9距DIMM20的一端為82.675毫米并JU巨D(zhuǎn)I醒的另一端為68.675毫米，如圖所示。還應(yīng)當理解，這些尺寸是標稱的并且在不同實施方式中可以改變?yōu)樵黾踊驕p少3毫米。DIMM20還可以在每側(cè)(即，DI醒20的較短邊)上具有其他槽9a和9b。這些尺寸允許本發(fā)明的DIMM適合在前表面放置多達36個的雙高度堆疊式DRAM22以及在后表面放置另外的多達36個的此類堆疊式DRAM22。此外，如圖3A中所示，在每個DIMM20的前面，除了DRAM外，還布置了鎖相環(huán)(PLL)芯片24和ECC/奇偶校驗緩沖器芯片21。ECC/奇偶校驗緩沖器芯片(多個)21將在以下結(jié)合圖4A和4B詳細描述。應(yīng)當理解，如果在緩沖器芯片(多個)21上或在緩沖器芯片(多個)21的同一封裝中提供了PLL芯片24的電路(即，沿著芯片，在芯片之上，在芯片以下等)，則可以除去PLL芯片24。在示例性實施例中，圖3A和3B中示出的DI醒20還包括用于存儲存儲器模塊屬性信息(當與存儲器模塊關(guān)聯(lián)時，通常稱為SPD數(shù)據(jù))的EPR0M302，其中在該模塊中還與ECC/奇偶校驗緩沖器芯片(多個)共享EPR0M的IIC接口，這實現(xiàn)了一種訪問緩沖器芯片(多個)上的狀態(tài)寄存器的方法。如對本領(lǐng)域的技術(shù)人員將顯而易見的，還可以實現(xiàn)其他提供多達4列存儲器的配置而不偏離本發(fā)明的范圍，例如，可以使用18個四高度堆疊式存儲器件來制造4列276觸點的DIMM20。在其他實施例中，使用72個平面存儲器件來實現(xiàn)4列平面DIMM20。在這些圖3A和3B中示出的該新穎改進的尺寸更大的DI醒20還實現(xiàn)了在互連故障率方面的進一步顯著改進，因為更大尺寸的才莫塊允許連接器系統(tǒng)容納兩百七十六個觸點或引腳23。這些引腳被編號并連接到圖7A、7B和7C中所示的相應(yīng)輸入。觸點或引腳號一(1)在圖3A中標識和示為觸點23A，其位于DIMM20的前面的左手側(cè)，并且布置為距DIMM20的左邊約為5.175毫米以;5U巨槽9的中心為77.5毫米。觸點或引腳號一百三十八(138)在圖3A中標識和示為觸點23B,其位于DI醒20前面的右手側(cè)，并且布置為距DI醒20的右邊約為5.175亳米以;SJ巨槽9的中心約為63.5亳米。觸點或引腳號一百三十九(139)在圖3B中標識和示為觸點23C，其與觸點號一23A直接相對，并且也布置為距DI醒20背面的右邊約為5.175亳米以;SJ巨槽9的中心也為77.5毫米。觸點或引腳號兩百七十六(276)在圖3B中標識和示為觸點23D,其與觸點號一百三十八23B直接相對，并且也布置為距DI醒20背面的右邊約為5.175毫米以W巨槽9的中心為63.5毫米。該更大尺寸的DI醒20還適合包括本發(fā)明需要的新穎且更大的ECC/奇偶校驗緩沖器芯片21。因為此更大的DI醒20上的兩百七十六個觸點或引腳23完全足以滿足DI醒20上的所有電路的需要，所以這意味著DI匿20提供了額外或冗余觸點。這些額外或冗余觸點或引腳23現(xiàn)在可以用于對某些不可能進行糾錯的選定信號或電壓線提供額外保護。通過提供此類冗余觸點，本發(fā)明有效地消除了諸如在時鐘輸入、CS、CKE和ODT輸入、Vref輸入，以及其他不受ECC保護的信號上的觸點故障的問題。其他益處包括消除或減輕了與因數(shù)據(jù)區(qū)域中的電壓(VDD)觸點不足導(dǎo)致的電源噪聲和/或壓降有關(guān)的問題以及在DI函20上的地址/控制區(qū)域中提供了額外的接地引腳。本發(fā)明的較大觸點數(shù)量還允許DIMM20以使得它們與現(xiàn)有技術(shù)的DI醒一致的方式連線。額外觸點23還允許包含與地址和命令輸入關(guān)聯(lián)的ECC校驗位，這允許對與這些輸入關(guān)聯(lián)的錯誤的實時系統(tǒng)監(jiān)視，以及錯誤數(shù)量和屬性的系統(tǒng)詢問。這些錯誤在使用較小的現(xiàn)有技術(shù)DIMM的常規(guī)現(xiàn)有技術(shù)系統(tǒng)中將導(dǎo)致災(zāi)難性的系統(tǒng)停機。應(yīng)當理解，盡管圖l和圖2中只示出了一個DI麗10和20，但是在實際中，服務(wù)器可以包含多個此類DI醒。如上所述，本發(fā)明的DIMM20具備多個SDRAM22、鎖相環(huán)電路24以及ECC/奇偶校驗緩沖器芯片(多個)21。DI醒20上的ECC/奇偶校驗緩沖器芯片(多個)21包括通過線25連接到存儲器接口芯片18以提供對此類服務(wù)器的更顯著可靠性增強的單個糾錯碼(ECC)電路。包括糾錯碼(ECC)電路使得互連故障顯著減少。存儲器接口芯片18通過線25和16連接到ECC/奇偶^^^r緩沖器芯片21并且通過線17連接到PLL24。在示例性實施例中，如圖3A和3B中示出的實施例，位于DI畫前面(圖3A)的緩沖器芯片21例如將/CSO的一個副本驅(qū)動到位于所述緩沖器左側(cè)的九個雙高度堆疊式DRAM，以及將/CSO的一個副本驅(qū)動到位于所述才莫塊前面的緩沖器右側(cè)的九個雙高度堆疊式DRAM。從同一緩沖器以類似方式對/CSl連線。位于DI醒背面(圖3B)的緩沖器芯片21將/CS2的一個副本驅(qū)動到位于所述緩沖器右側(cè)的九個雙高度堆疊式DRAM,以及將/CS2的一個副本驅(qū)動到位于所述模塊背面的緩沖器左側(cè)的九個雙高度堆疊式DRAM。從同一緩沖器以類似方式對/CS3連線。這樣，DIMM前面上的緩沖器芯片21訪問兩列SDRAM22，而DI醒背面上的緩沖器芯片21訪問另外兩列SDRAM22。地址和命令的連線與CS信號不同，以便優(yōu)化卡連線以及最小化所需的連線層數(shù)。在示例性實施例中，將來自位于DI麗前面上的緩沖器21的每個地址的一個副本連接到模塊前面上的緩沖器左側(cè)的4個堆疊式DRAM,以及連接到模塊背面上的并且正好在模塊前面上的4個DRAM背面的4個堆疊式DRAM。將來自位于DI應(yīng)前面上的緩沖器21的每個地址的第二副本連接到模塊前面上的緩沖器左側(cè)的5個堆疊式DRAM，以及連接到模塊背面上的并且正好在模塊前面上的所述5個DRAM背面的5個堆疊式DRAM。模塊背面上的緩沖器以類似方式連線，連接到模塊另一端處的DRAM。使用此布線方法，將來自每個緩沖器的每個地址的一個副本連接到16個DRAM器件(8個堆疊式DRAM)，以及將每個地址的第二副本連接到20個DRAM器件(10個堆疊式DRAM)。PLL24連接到每個SDRAM22。可以使用備選的示例性連線實施例，同時仍實現(xiàn)此處描述的益處。例如，可以將/cso和/cs2連接到位于模塊前面上的緩沖器n的輸入，并且可以將/CS1和/CS3連接到位于模塊背面上的緩沖器21的輸入。在此備選示例性實施例中，這些緩沖器輸出的布線仍與上文中所述的技術(shù)一致，其中/CSO和/CS2輸出連接到模塊前面上的堆疊式DRAM，而/CSl和/CS3輸出連接到模塊背面上的堆疊式DRAM。在示例性實施例中，將第一組緩沖器芯片輸出連接到直接放置在DI醒20前面上的緩沖器芯片21右側(cè)的SDRAM設(shè)備，并且將第二組緩沖器輸出連接到DI醒20前面上的緩沖器左側(cè)的器件。此外，將第一組緩沖器芯片輸出連接到直接放置在DI醒20背面上的緩沖器芯片21右側(cè)的SDRAM器件，并且將第二組緩沖器輸出連接到DI醒20背面上的緩沖器左側(cè)的器件。圖4A和4B共同包括DI腿20上的ECC/奇偶校驗緩沖器芯片21的示意圖，其中為了描述的清晰，其示為包括兩個不同部分21a和nb。圖4A示出了本發(fā)明的28位1:2緩沖器/寄存器段21a的輸入部分，而圖4B示出了輸出部分和糾錯碼電，21b。如圖4A和4B所示，緩沖器芯片(此處亦稱為緩沖器件)包括多個用于驅(qū)動地址和命令數(shù)據(jù)的緩沖電路(例如，接收器、多路復(fù)用器、鎖存器等)。圖4B中示出的糾錯碼電路ECC段21b,糾正一位錯誤并從而允許獨立于這些錯誤的存在而進行連續(xù)存儲器操作。該ECC段還包括奇偶校驗操作模式電路以及錯誤報告電路。因此，DIMM20上新穎的ECC/奇偶校驗緩沖器21提供與現(xiàn)有技術(shù)不同并且現(xiàn)有技術(shù)中無法提供的前沿性能和可靠性以及關(guān)鍵操作特性，同時保留通常與諸如JEDEC14位1:2DDRII寄存器之類的器件一致的計時要求。更具體地說，寄存器段21a包含多個所謂的差分位接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b以及單個放大器47。每個這些差分接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b都具有兩個輸入和單個輸出。每個差分接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b的一個輸入都連接到基準電壓源28。每個差分接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b的第二輸入連接到相應(yīng)輸入30a至30e、31、32a至32n、33a、33b、34、35a、35b、36a和36b。接收器集合40a至40e包括五個接收器，其中只示出了第一和最后一個接收器40a和40e。接收器40a至40e使它們的第二輸入分別連接到各個校驗位線30a至30e，并且使它們的輸出通it^目應(yīng)的主多路復(fù)用器60a至60e連接到相應(yīng)的主鎖存器70a至70e的輸入。通常所述校驗位線包含在包括五條此類校驗位線的集合的總線中。但是，為了簡化附圖和便于描述，圖4A只示出了集合中的第一和最后一條校驗位線30a和30e以及笫一和最后一個接收器40a和40e。應(yīng)當理解，集合40a至40e中的每個接收器都使其相應(yīng)輸入之一連接到校驗位輸入線30a至30e的集合中的一條相應(yīng)線，以及使其輸出連接到三個輸入多路復(fù)用器的集合中的一個相應(yīng)輸入多路復(fù)用器，從而連接到三個輸入主鎖存器的集合中的一個相應(yīng)鎖存器。差分接收器41的第二輸入連接到校驗位0/奇偶校驗-輸入信號線31。接收器集合42a至42n包括二十二個接收器，所迷接收器連接到通常包括二十二條數(shù)據(jù)線32a至32n的數(shù)據(jù)總線。但是，為了簡化附圖和便于描述，圖4A只示出了所述集合的第一和最后一條數(shù)據(jù)線32a和32n，并且圖中示出了笫一和最后一個接收器42a和42n。第一接收器42a示為使其第一輸入連接到數(shù)據(jù)位線32a并使其輸出連接到多路復(fù)用器62a的第一輸入，多路復(fù)用器62a的輸出連接到主鎖存器72a的第一輸入，并且最后一個接收器42n示為使其第一輸入連接到數(shù)據(jù)位線32n并且使其輸出連接到多路復(fù)用器62n的第一輸入，多路復(fù)用器62n的輸出連接到主鎖存器72n的第一輸入。集合42a至42n中的相應(yīng)接收器具有連接到集合32a至32n中的一個相應(yīng)數(shù)據(jù)線的輸入，且其輸出通^目應(yīng)的主多路復(fù)用器42a至42n連接到相應(yīng)的主鎖存器62a至62n的輸入。集合42a至42n中的所有主多路復(fù)用器和鎖存器與示為連接到接收器42a和42n的那些多路復(fù)用器和鎖存器完全相同。因此，集合中的每個接收器使其相應(yīng)輸入之一連接到數(shù)據(jù)位輸入線集合中的一個相應(yīng)線，以及使其輸出連接到兩個輸入多路復(fù)用器的集合中的一個相應(yīng)多路復(fù)用器，從而連接到主鎖存器集合中的一個相應(yīng)鎖存器。這些信號從圖2中的存儲器接口芯片18輸入并且僅當輸入33a、33b或34中的一個或多個為低電平時才,皮重驅(qū)動。如前所述，差分接收器41的第二輸入連接到校驗位0/奇偶校驗_輸入信號線31。差分接收器41的輸出連接到多路復(fù)用器61的輸入，多路復(fù)用器61的輸出連接到主鎖存器71。根據(jù)ECC模式輸入136(圖4B)的設(shè)置，將校驗位O/奇偶校驗-輸入信號解釋為來自存儲器控制器的ECC校驗位或奇偶校驗位。將時鐘輸入131饋給所有主鎖存器70a至70e、71、72a至72n、73、74、75a、75b、76a和76b。當寄存器工作在奇偶校驗?zāi)Ｊ綍r，輸入30a至30e處的校驗位1-5處于無關(guān)狀態(tài)并將保持為低電平。當這些輸入在奇偶校驗?zāi)Ｊ街泄ぷ鲿r，在輸入131處的時鐘信號(CK)的上升沿，將在校驗位0/奇偶校驗-輸入信號線31上提供奇偶校驗輸入信號，并且在數(shù)據(jù)輸入32a至32n間維持奇數(shù)校驗，所述時鐘信號緊接著與關(guān)聯(lián)的數(shù)據(jù)輸入32a至32n同時出現(xiàn)的時鐘131的上升沿。差分接收器43和44第二輸入分別連接到芯片選擇線/CSO和/CSl，并且差分接收器43和44的輸出分別連接到主鎖存器73和74的第一輸入以及三輸入選擇"與非，，門63的第一和第二輸入，同時差分接收器43和44的輸出只連接到三輸入選擇"與非"門63的第二和第四輸入。此處將輸入(如芯片選擇線/CSO)顯示和描述為以"/"開頭，表示它們在輸入處是低電平有效信號，但是此處也可以更一般地描述它們且不以"/"開頭。這兩種表示輸入的格式可以互換地使用，并且應(yīng)當理解，當在此這樣描述時，所述信號在輸入處是低電平且有效。"與非"門63的輸出連接到多路復(fù)用器60a至60e、61和62a至62n的選擇輸入。這些線啟動DRAM地址/命令解碼，這樣，當存在有效的地址/命令信號時，至少一條線將為低電平，并且當至少一個芯片選擇輸入(/CSO、/CS1)33a、33b為4氐電平時，可以將寄存器編程為重驅(qū)動所有數(shù)據(jù)輸入。該"與非"門63的第三輸入連接到CS選通使能電路34，可以將CS選通使能電路34設(shè)置為低電平以使多路復(fù)用器60a至60e傳遞來自接收器32a至32n的信號而與輸入33a和33b上的電平無關(guān)。差分接收器43和44的輸出還分別通過線172和174連接到"與"門175(圖4B),"與"門175的輸出連接到同樣在圖4B中示出的錯誤邏輯電路IOO。接收器45a的一個輸入連接到時鐘使能信號源35a(CKEO)并且一個輸出連接到主鎖存器75a。接收器45b的一個輸入連接到時鐘使能信號源35b(CKE1)并且一個輸出連接到主鎖存器75b。接收器46a的一個輸入連接到片內(nèi)終止線信號輸入線36a(ODTO)并且一個輸出連接到主鎖存器76a。接收器46b的一個輸入連接到片內(nèi)終止線信號線36b(0DT1)并且一個輸出連接到主鎖存器76b。接收器47的輸入連接到復(fù)位(/RSTX言號線37。輸入35a和35b(CKEO,CKE1)、36a和36b(ODTO、0DT1)從存儲器接口芯片18提供并且不與芯片選擇(/CS)輸入33a和33b關(guān)聯(lián)，并且來自源37(/RST)的驅(qū)動放大器47的信號是異步復(fù)位輸入并且當其為低電平時，將復(fù)位所有主鎖存器70a至70e、71、72a至72n、73、74、75a、75b、76a和76b以及所有輔助鎖存器92a至92n、93、94、95a、95b、96a和96b，從而強制輸出為低電平。此來自源37(/RST)的信號還復(fù)位來自，邏輯電路100的錯誤總線寄存器和錯誤線。圖4B的唯一糾錯碼電路布置連接到圖4A的以上描述的寄存器。在圖4B中，為錯誤邏輯電路100提供了模塊定位標識，錯誤邏輯電路IOO將在以下結(jié)合圖6更詳細地描述。通過接收器79a、79b和79c向g邏輯電路100提供該模塊定位標識，接收器79a、79b和79c的輸入連接到DI醒地址輸入范圍源(SAO、SA1、SA2)78a、78b和78c并且輸出連接到錯誤邏輯電路IOO。來自源(SAO、SA1、SA2)78a、78b和78c的信號定義了DI醒地址，然后當系統(tǒng)請求時，將在錯誤總線上報告該DI腿地址。當DRAM芯片選擇信號源(/CSO)33a和(/CS1)33b之一有效時，該錯誤邏輯電路100由來自"與非"門175的信號控制。錯誤邏輯電路100還具有連接到其的復(fù)位信號源180。圖4B的糾錯碼電路還包括SEC/DEDECC電路90，以下將結(jié)合圖5更詳細地描述該電路90。主鎖存器70a至70e、71和72a至72n的輸出連接到該SEC/DEDECC電路。該SEC/DEDECC電路90將三個輸出109、110和lll提供給錯誤邏輯電路lOO。這些輸出是提供給錯誤邏輯電路100的可糾正錯誤(CE)線109、不可糾正錯誤(UE)線110和奇偶校驗錯誤位線111，錯誤邏輯電路100在輸出線120和121上提供關(guān)于可糾正和不可糾正錯誤的輸出。當可糾正錯誤線(CE)109或不可糾正，線(UE)110之一為寸氐電平時，這表示將錯誤標識為與地址和/或命令輸入關(guān)聯(lián)(可糾正或不可糾正)。當工作在ECC模式時，錯誤線120、121將在與重驅(qū)動地址/命令數(shù)據(jù)同時的兩個時鐘周期內(nèi)有效(即，低電平)，而當工作在奇偶校驗?zāi)Ｊ綍r，將被延遲兩個時鐘周期。錯誤邏輯電路100還提供了錯誤總線(內(nèi)部集成電路或IIC)122，用于在外部收集諸如錯誤類型、DI醒地址、錯誤數(shù)量和28個輸入的狀態(tài)之類的錯誤信息以及在初次失敗時內(nèi)部生成的校正子(syndrome)位。所述信息將保持鎖存，直到將復(fù)位命令寫入總線122或?qū)?RST輸入37切換為低電平。選定的IIC協(xié)議允許十個寄存器的唯一字節(jié)尋址，與當前用于串行程序解碼電可擦除可編程只讀存儲器(SPDEPR0M)的工業(yè)標準協(xié)議一致并且是本領(lǐng)域/>知的。此SEC/DEDECC電路90還使數(shù)據(jù)位輸出通過輔助鎖存器92a至92n連接到所有輸出或輔助多路復(fù)用器102a至102n的第一輸入。寄存器鎖存器72a至72n的標記為"旁路"的輸出直接連接到所述輸出或輔助多路復(fù)用器102a至102n的第二輸入，從而允許根據(jù)ECC模式輸入123來繞過SEC/DEDECC電路90。所述主或寄存器鎖存器73、74、75a、75b、76a和76b的輸出連接到輔助或輸出鎖存器93、94、95a、95b、96a和96b的第一輸入，并且通過這些輔助鎖存器93、94、95a、95b、96a和96b連接到輸出或輔助多路復(fù)用器103、104、105a、105b、106a和106b的第一輸入。主鎖存器73、74、75a、75b、76a和76b的輸出直接連接到輸出或輔助多路復(fù)用器103、104、105a、105b、106a和106b的第二輸入，從而允許根據(jù)/延遲CKE輸入124和/ECC模式輸入123來繞過輔助鎖存器93、94、95a、95b、96a和96b?？刂齐娐钒ú罘旨拇嫫?30，差分寄存器130的第一輸入連接到CK信號輸入131，第二輸入連接到/CK信號輸入132，并且其輸出連接到所有主鎖存器70a至70e、71、72a至72n、73、74、75a、75b、76a和76b的第二輸入，并且通過線88連接到所有輸出或輔助鎖存器92a至92n、93、94、95a、95b、96a和96b的第二輸入以及連接到錯誤邏輯電路100。/ECC模式信號源135連接到輔助多路復(fù)用器102a至102n、103和104的選擇第三輸入以及連接到錯誤邏輯電路IOO。輸出或輔助多路復(fù)用器105a、105b、106a和106b使其選擇輸入連接到/延遲、CKE-ODT信號源124。為此模塊選擇的ECC碼是單糾錯/雙檢錯(SEC/DED)碼，并在圖6中描繪的H-矩陣中示出。此SEC/DED碼的使用確保了檢測并糾正所有與地址和命令位關(guān)聯(lián)的一位錯誤，并且檢測所有的雙位錯誤。應(yīng)當注意，互連故障幾乎總是以單點故障開始，而其他故障可能隨時間發(fā)生，與初始故障的根本原因相關(guān)或無關(guān)?？傊?，本發(fā)明描述了獨特的4列DI醒，它包括28位1:2寄存器的創(chuàng)新使用，所述寄存器結(jié)合了附加糾錯碼邏輯(ECC)以用于糾正一位M，同時允許連續(xù)的存儲器操作，與這些錯誤的存在無關(guān)。還結(jié)合錯誤才艮告電,供了奇偶校驗工作模式，以允許系統(tǒng)詢問設(shè)備以便確定錯誤狀態(tài)。上述28位1:2寄存器提供了關(guān)鍵的工作特性，該特性與用于存儲器模塊應(yīng)用的現(xiàn)有寄存器設(shè)計不同并且包括關(guān)鍵輸入上的錯誤檢測和糾正；用于非選通輸入的可編程延遲；奇偶校驗?zāi)Ｊ?；?fù)位電路；錯誤報告和標識以及才艮告DI醒地址。在28位1:2寄存器中提供了關(guān)鍵輸入(例如，/CS0和/CSl)的CS選通，以作為一種減少內(nèi)部鎖存器的器件功率的方法，只有當一個或兩個芯片選擇(CS)輸入在系統(tǒng)時鐘的上升沿處為有效低電平(并且芯片選擇選通使能固定為高電平)時，才更新所述內(nèi)部鎖存器。與此功能關(guān)聯(lián)的二十二個芯片選擇選通信號包括根據(jù)芯片選擇的狀態(tài)在每個時鐘的上升沿持續(xù)重驅(qū)動的地址。在本發(fā)明的示例性實施例中，通過將芯片選擇選通使能輸入固定為低電平來禁用所述芯片選擇選通功能，從而使得在時鐘的每個上升沿都能夠更新所有內(nèi)部鎖存器。非選通輸入(/延遲CKE-0DT)的可編程延遲與CKE和0DT(DRAM信號)關(guān)聯(lián)，所述輸入將在時鐘信號(CLK)的每個上升沿被鎖存和重驅(qū)動，與芯片選擇(CS)信號的狀態(tài)無關(guān)。但是，因為關(guān)于這些信號較之芯片選擇(CS)、地址(Addr)、行地址選通(RAS)、列地址選通(CAS)和寫允許(WE)的等待時間，某些控制器設(shè)計為具有有限的靈活性，所以可以選擇延遲塊來重新對準定時關(guān)系，當啟用糾錯碼電路(ECC)時，所述定時關(guān)系偏移l個時鐘。ECC模式(/ECC模式低電平)對于由CS選通的所有輸入，啟用片上SEC/DEDECC邏輯，并且當/ECC模式輸入為低電平時，將CHK0/奇偶校驗輸入上接收的信號接收為校驗位0。此ECC邏輯將在28個輸入(22個CS-選通輸入以及6個校驗位)間工作，并且將糾正二十二個芯片選擇選通數(shù)據(jù)輸入中出現(xiàn)的所有一位錯誤以及檢測所有雙位錯誤。如果檢測到可糾正錯誤，則將/錯誤(CE)驅(qū)動為低電平兩個時鐘，并且如果這是自發(fā)出復(fù)位以來的第一個，，則計數(shù)餘溪并將其鎖存在28個輸入的錯誤總線寄存器中。還將檢測任何雙位錯誤(以及許多其他不可糾正的錯誤)，并且如果此錯誤是自發(fā)出復(fù)位以來的第一個錯誤，則在/錯誤(UE)錯誤線(驅(qū)動為低電平兩個時鐘)上報告并i^v錯誤總線寄存器。盡管ECC邏輯中不包括CS0-1，但是CS輸出信號的傳播延遲將跟蹤ECC邏輯中包括的信號(1個附加的等待時鐘)。除以上ECC模式外，相同的二十二個芯片選擇選通數(shù)據(jù)信號可以在奇偶校驗?zāi)Ｊ?/ECC模式高電平)中工作，由此將在CHKO/奇偶校驗輸入線上接收的信號接收為對寄存器的奇偶校驗(比芯片選擇選通數(shù)據(jù)輸入晚一個時鐘脈沖)。然后寄存器奇偶校驗邏輯將接收的奇偶校驗位與在這些相同輸入間計算的奇偶校驗相比較以^ii信息未被破壞。將在第一個時鐘脈沖上鎖存和重驅(qū)動所述二十二個芯片選擇選通數(shù)據(jù)信號，并且任何錯誤都將在兩個時鐘脈沖后通過不可糾正錯誤(UE)線(驅(qū)動為低電平兩個時鐘脈沖)報告以及i^錯誤總線寄存器。在該模式中將不會完成錯誤糾正。在此應(yīng)用中的奇偶校驗慣例是奇數(shù)校驗(數(shù)據(jù)和奇偶校驗輸入間1的個數(shù)為奇數(shù)表示有效的奇偶校驗)。/RST信號輸入用于清空所有內(nèi)部鎖存器(包括錯誤寄存器)，并且所有輸出都將很快^皮驅(qū)動為低電平，除了將被驅(qū)動為高電平的錯誤線以外。包含錯誤報告電路以允許外部監(jiān)視DI醒操作。兩個漏極開路輸出可用于允許多個模塊共享公共信號線以便報告在有效命令(/CS=低電平)周期(與重驅(qū)動信號一致)期間發(fā)生的錯誤。將這兩個輸出驅(qū)動為低電平兩個時鐘以允許存儲器控制器讀出g的時間。/錯誤(CE)表示出現(xiàn)了可糾正的錯誤并由ECC邏輯糾正，/錯誤(UE)表示出現(xiàn)了不可糾正的錯誤并且是不可糾正的ECC錯誤還是奇偶校驗錯誤要取決于所選擇的模式。注意，/錯誤(UE)的計時在奇偶校驗?zāi)Ｊ胶虴CC模式中是不同的。此外，錯誤總線(使得能夠訪問可以通過IIC總線讀取和復(fù)位的9個寄存器)可用于允許詢問器件其他錯誤信息，諸如錯誤類型(可糾正、不可糾正或奇偶校驗錯誤)、錯誤計數(shù)和存儲器卡位置(通過通常僅連線到單獨串行存在檢測(SPD)電可擦除可編程只讀存儲器(EEPR0M)的SA0-2地址引腳)。其他信息也可用于診斷，如當芯片選擇(CS)為有效4氐電平時寄存器接收的信號(地址/命令、控制信號、校驗位、奇偶校驗位)以及關(guān)聯(lián)的校正子位，從而可以對它們解碼以確定28個輸入信號(22個'CS-選通加6個校驗位)或內(nèi)部ECC邏輯中哪些發(fā)生故障。這些寄存器將包含關(guān)于首次故障的信息，并且錯誤計數(shù)器將持續(xù)遞增直到它被復(fù)位或達到滿計數(shù)(64K)。通過在IIC總線上寫入復(fù)位鐐溪總線命令或通過/RST引腳，可以復(fù)位所有寄存器。除了使用以上定義的ECC結(jié)構(gòu)(包括在存儲器接口芯片和DI腿上的寄存器中)夕卜，在模塊引出線上包括了冗佘觸點以有效地消除互連系統(tǒng)中的其他可能的SPOF(單點故障)產(chǎn)生者。出于多種原因而不能由上述ECC結(jié)構(gòu)保護的觸點包括基準電壓(Vref)、時鐘、芯片選擇(/CS)、CKE、0DT、VSS/VDD觸點或引腳、錯誤線、IIC總線上的數(shù)據(jù)輸入(SDA)、IIC總線上的數(shù)據(jù)時鐘(SCL);M目關(guān)信號。在本發(fā)明中，每個這些觸點都具備DI醒第一側(cè)上的第一觸點以及DI醒相對側(cè)上與所述第一觸點正好相對和/或距第一觸點偏移不超過兩個引腳的冗余觸點。例如，如果通過DIMM前面上的觸點或引腳1施加電壓參考源28，則也通過DIMM背面上的觸點或引腳139施加該電壓參考源28，其中觸點1和觸點139直接相對。類似地，通過DI醒前面上的觸點或引腳135并且還通過DI醒背面上的觸點或引腳273施加SDA信號，通過DI固前面上的觸點或引腳89并且還通過DI醒背面上的觸點或引腳225施加/CS3信號。圖7A、7B和7C中示出了本發(fā)明的觸點或引腳分配矩陣的完整描述。選擇特定觸點布置以最大化容錯。通過提供此類相對的冗余觸點，例如由DIMM的輕微彎曲引起的問題將導(dǎo)致在DI醒一側(cè)上的觸點上的低觸點壓力但是在相對觸點上的高壓力。在此情況下，當使用了上述的此類冗余和相對觸點時，將始終確保良好的信號流。這些相對和冗余觸點還通過使布線擁擠最小化來有助于板連線，因為此解決方案還允許內(nèi)嵌連線。下圖是若干這些觸點的DI醒位置的列表。<table>tableseeoriginaldocumentpage23</column></row><table>ECC功能向DI畫寄存器性能添加了單個時鐘脈沖延遲(以計劃的工作頻率)，這可能對某些性能優(yōu)化的應(yīng)用有意義。這樣，在模塊上包括了兩種附加模式以允許系統(tǒng)用戶權(quán)衡性能和可靠性。在奇偶校驗?zāi)Ｊ街?，存儲器接口芯片或控制器將生成單個奇偶校驗位并將完整地址和命令域提供給模塊。模塊將在下一周期(而不是添加ECC模型中所需的附加周期)將地址和命令位重驅(qū)動到DRAM。地址和命令總線上的任何錯誤都將稍后報告給系統(tǒng)，并且從故障中恢復(fù)的可能將較小，因此該選項對于許多應(yīng)用來說不可取。最后一種模式將只是在沒有奇偶校驗位和ECC位的模式中操作存儲器，其中按照目前用于這些模塊的現(xiàn)有技術(shù)規(guī)范，既沒有因ECC導(dǎo)致的額外延遲，也沒有任何檢測地址/命令總線上的錯誤的方法。圖5是圖4B的SEC/DEDECC電路的方塊圖。二十二個數(shù)據(jù)輸入32a至32n通過二十二個鎖存器72a至72n以及線82a至82n被提供給校驗位生成器電路230以及奇偶校驗生成器/校驗器電路231的第一輸入。奇偶校驗生成器/校驗器電路231還具有通過主鎖存器71和輸出線81連接到奇偶校驗輸入信號源31的第二輸入，并且根據(jù)輸入31上的奇偶校驗輸入信號狀態(tài)，在輸出線111上將奇偶校驗，信號(PERR)發(fā)送給錯誤邏輯電路100。同時，校驗位生成器電路230將二十二個輸入的數(shù)據(jù)信號傳輸給校正子位生成器232的第一輸入，校正子位生成器232的第二輸入通過來自主鎖存器70a至70e的線80a至80e連接到校驗位輸入30a至30e。然后，校正子位生成器232將二十二個數(shù)據(jù)信號傳輸給校正子位解碼器的第一輸入并且將六個校驗位傳輸給錯誤生成器235,錯誤生成器235確定接收到的數(shù)據(jù)中是否存在可糾正或不可糾正錯誤，并且通過線109或110將適當?shù)目杉m正或不可糾正錯誤信號提供給錯誤邏輯電路100?，F(xiàn)在校正子位解碼器解碼所述二十二個數(shù)據(jù)位并將它們傳輸?shù)綌?shù)據(jù)糾正電路234。在糾正電路中，將校正子位有選擇地與和圖6中示出的H-矩陣一致的數(shù)據(jù)輸入"異或"，其中反轉(zhuǎn)數(shù)據(jù)域中的任何一位錯誤來糾正所述錯誤。錯誤邏輯塊100包括3個主要部件(未示出)，它們是錯誤計數(shù)器、包含多個狀態(tài)寄存器的狀態(tài)寄存器塊以及nc邏輯塊，所有所述部件都通過公共邏輯電路互連。所有這些塊以及互連邏輯電路都是本領(lǐng)域的技術(shù)人員公知的普通和現(xiàn)有的電路。更具體地說，錯誤計數(shù)器是16位計數(shù)器，所述計數(shù)器在它接收到來自SEC/DEDECC90的4綠輸入(CE、UE或奇偶校驗)時遞增。即使當在IIC總線上讀取狀態(tài)寄存器時，此錯誤計數(shù)器也繼續(xù)計數(shù)錯誤(直到達到其滿計數(shù))。在當前情況下，狀態(tài)寄存器塊包括九個八位寄存器集合(0-8)，所述寄存器集合包含與數(shù)據(jù)輸入(D0-21)信號、校驗位信號(C0-5和奇偶校驗輸入)、從存儲器控制器19接收的信號，以及來自存儲器模塊20(FCC/奇偶校驗?zāi)Ｊ?，SA0-2)的信號、錯誤計數(shù)，以及由SEC/DEDECC90計算的校正子位(S0-5)有關(guān)的信息。IIC邏輯塊包括用于支持"IIC總線規(guī)范2.1版，2000年1月標準"的必要邏輯。在此情況下，寄存器是IIC從屬設(shè)備，其中寄存器由DI醒地址輸入范圍源(SA0、SA1、SA2)78a、78b和78c尋址并且響應(yīng)若干IIC總線命令-復(fù)位、來自九(9)個狀態(tài)寄存器的讀取以及測試模式?；ミB上述錯誤計數(shù)器、狀態(tài)寄存器塊和IIC邏輯塊的混雜邏輯電路包括邏輯電路，所述邏輯電路設(shè)計為從外部復(fù)位信號(/RST)源37或內(nèi)部上電復(fù)位來復(fù)位錯誤計數(shù)器和九(9)個狀態(tài)寄存器，以便當出現(xiàn)IIC總線讀取時，加載IIC邏輯將在IIC總線上發(fā)出的十個狀態(tài)寄存器和邏輯(包括一組影子寄存器)的內(nèi)容，以及加載某些控制邏輯，以l更驅(qū)動可糾正錯誤(CE)和不可糾正錯誤(UE)線，如果發(fā)生此類錯誤的話。提供對九(9)個內(nèi)部狀態(tài)寄存器(可以通過IIC總線讀取和復(fù)位)的訪問的錯誤總線允許詢問器件其他錯誤信息，如錯誤類型(可糾正、不可糾正或奇偶校驗錯誤)、錯誤計數(shù)和存儲器卡位置(通過還由單獨SPDEPR0M共享的SA0-2地址引腳)。其他信息也可用于診斷，諸如由與CS關(guān)聯(lián)的寄存器(地址/命令、控制信號、校驗位、奇偶校驗位)接收的信號是有效低電平以及校正子位，從而可以對它們解碼以在故障發(fā)生時確定28個輸入信號(22個CS-選通加6個校驗位)中的哪些信號出現(xiàn)故障。這些寄存器將包含關(guān)于首次餘溪的信息，并且錯誤計數(shù)器將持續(xù)遞增，直到它被復(fù)位或達到滿計數(shù)(64K)。通過在IIC總線上寫入復(fù)位錯誤總線命令，可以復(fù)位所有寄存器。字節(jié)0:狀態(tài)寄存器是可以被讀取以確定錯誤類型、模式和DI醒地址(與DI固SPD地址相同)的通用狀態(tài)位寄存器。字節(jié)0:狀態(tài)寄存器位7位6位5位4位3位2位l位0RFUDI固DI醒DI醒模式奇偶校驗ECC錯誤ECC錯誤0地址地址地址l-ECC錯誤1=UE1=CESA2SA1SAO0=Pty1=PERR字節(jié)1和2:錯誤計數(shù)器。16位錯誤計數(shù)器將基于任何錯誤(CE、UE或奇偶校驗錯誤)計數(shù)多達64K的錯誤(十六進制FFFF)。字節(jié)1是錯誤計數(shù)器的LSB而字節(jié)2是MSB。一旦16位計數(shù)器計數(shù)達到全1，它將停留在全1直到錯誤總線復(fù)位。錯誤計數(shù)器寄存器在nc讀操作期間將不遞增，但是如果錯誤出現(xiàn)，則將繼續(xù)計數(shù)錯誤。字節(jié)1(LSB)位7位6位5位4位3位2位l位0E7E6E5E4E3E2ElE0字節(jié)2(MSB)位7位6位5位4位3位2位l位0E15E14E13E12EllE10E9E8字節(jié)3-7示出了在初次故障時接收的地址和命令的所有28個信號加上校驗位和奇偶校驗位的極性。字節(jié)3:數(shù)據(jù)寄存器A(D0-7)位7位6位5位4位3位2位lD7D6D5D4D3D2Dl字節(jié)4:數(shù)據(jù)寄存器B(D8-15)位7位6位5位4位3位2位lD15D14D13D12DllD10D9字節(jié)5:數(shù)據(jù)寄存器C(D16-21，CS0-1)位7位6位5位4位3位2位lCS1CSOD21D20D19D18D17字節(jié)6:數(shù)據(jù)寄存器D(CKEO-1,ODTO-1)位0DO位0D8位0D16位7位6位5位4位3位2位l位0RFURFURFURFU0DT1ODT0CKE1CKEO0000字節(jié)7:校驗位(C0-5)和奇偶校驗寄存器位7位6位5位4位3位2位l位0訓(xùn)RFU校驗位校驗位校驗位校驗位校驗位校驗位00543210/Pty輸入字節(jié)8:校正子寄存器。字節(jié)8示出了與第一個錯誤關(guān)聯(lián)的校正子位。這些位可以,皮解碼來確定22個CS-選通信號或6個校驗位中的哪些導(dǎo)致了故障。字節(jié)3-7示出了故障發(fā)生時所有輸入信號的極性。圖8示出了與本發(fā)明一起使用的時序圖。字節(jié)8:校正子位(0-5)寄存器位7位6位5位4位3位2位l位0RFURFU校正子校正子校正子校正子校正子校正子00位5位4位3位2位l位0圖6示出的H-矩陣中包括了本領(lǐng)域的技術(shù)人員設(shè)計此4綠邏輯塊100所必需的所有信息，其中DO至D21代表數(shù)據(jù)位，CO至C5代表校驗位并且SO至S5代表校正子位。圖9示出了可以通過此處描述的增強28位1:2緩沖器芯片21的創(chuàng)新使用實現(xiàn)的示例性4列配置，其中在示例性高密度4列存儲器模塊上采用兩個緩沖器芯片21來訪問4列存儲器件。圖9中將雙緩沖器芯片配置906示為互連圖，該圖示出了具有72個四位寬存儲器件和兩個緩沖器芯片21的示例性存儲器模塊上的28位1:2緩沖器芯片21與EPR0M302(示為VPD(關(guān)鍵產(chǎn)品數(shù)據(jù))，但是還可用于包含SPD，或串行存在檢測信息)之間的互連。如配置906所示，緩沖器l(或寄存器1)具有連接到CS0引腳的CS0信號以及連接到CS1引腳的CS1信號，并且緩沖器2(寄存器2)具有連接到CSO引腳的CS2信號以及連接到CS1引腳的CS3信號。如配置906中所示，來自緩沖器芯片21的輸出包括錯誤是可糾正錯誤(CE)還是不可糾正錯誤(UE)的指示以及糾正(如果錯誤可糾正)命令和地址信息，所述輸出連接到存儲器件22。通過與nC總線規(guī)范一致地操作連接到緩沖器21的SCL和SDA引腳(分別為引腳2、140和3、141)，可以經(jīng)由IIC總線來訪問緩沖器芯片21的內(nèi)部狀態(tài)寄存器(字節(jié)0至8)。在SA0-2輸入引腳處指定了存儲器卡位置。緩沖器1(或寄存器1)中的狀態(tài)寄存器可以從緩沖器2(或存儲器2)中的狀態(tài)寄存器來單獨訪問，這是因為緩沖器1上的SA2引腳連接到地，而緩沖器2上的SA2引腳連接到Vdd。兩個緩沖器的SAO和SA1輸入都連接到模塊上的SAO和SA1引腳，使得兩個緩沖器具有唯一地址。使用此方法，可以在允許獨立尋址總計8個緩沖器件中的狀態(tài)寄存器的系統(tǒng)(為四個模塊位置中的每個位置使用唯一的SAO和SA1輸入組合連同所示的SA2連線)中最多安裝4個模塊，每個模塊都具有2個緩沖器。圖10是示出了當在支持四列存儲器件的示例性存儲器模塊上使用時28位1:2緩沖器芯片21的輸入和輸出處的芯片選擇連線的示例性實施例的互連圖。在此示例性實施例中，需要兩個緩沖器芯片21來以預(yù)定工作頻率驅(qū)動所有DRAM地址/命令器件。如圖10中所示，緩沖器芯片21a(位于模塊前面)訪問位于存儲器模塊前面上的緩沖器左側(cè)和右側(cè)的第一和第二列(CS0和CS1)存儲器件，而緩沖器芯片21b(位于模塊背面)訪問位于存儲器模塊背面上的緩沖器左側(cè)和右側(cè)的第三和第四列(CS2和CS3)存儲器件，如圖3A和3B關(guān)聯(lián)的文字中描述的示例性布線中所述。盡管未在此圖中示出，但是緩沖器包括每個地址和命令輸出的兩個副本，采用也在圖3A和3B關(guān)聯(lián)的文字中描述的示例性布線。要注意的是，在此示例性實施例中，到緩沖器芯片21b的芯片選擇輸入的連線包括模塊輸入/CS2和/CS3，而到緩沖器芯片21a的芯片選擇輸入的連線包括模塊輸入/CS0和/CSl?？梢圆捎脗溥x示例性連線實施例且同時實現(xiàn)此處描述的益處。例如，緩沖器21a可以位于模塊背面并且緩沖器21b可以位于模塊前面。在再一個示例性實施例中，可以將芯片選擇信號連接到與圖9和10中所示不同的緩沖器；例如，可以將/CS0和/CS2連接到位于模塊前面的緩沖器21a的輸入，并且將/CSl和/CS3連接到位于模塊背面的緩沖器21b的輸入。在此備選示例性實施例中，這些緩沖器輸出的布線將仍與上文中描述的技術(shù)一致。圖11是示出了與實現(xiàn)示例性實施例的存儲器才莫塊中采用的兩個緩沖器芯片21關(guān)聯(lián)的IIC尋址的表，其中示例性4列存儲器模塊上安裝了兩個寄存器(或緩沖器芯片21)。在示例性實施例中，到緩沖器芯片21的SA2輸入被硬連線到Vdd或地，使得可以從每個緩沖器芯片21讀取內(nèi)部狀態(tài)寄存器，如此前所述。參考圖11,列1102是存儲器系統(tǒng)中被存儲器模塊占用的插槽，而列1104是與列1102中的存儲器模塊插槽關(guān)聯(lián)的二進制IIC地址。對于具有一個緩沖器芯片21的存儲器模塊，IIC地址與存儲器模塊占用的插槽關(guān)聯(lián)，如列1106中所示。對于具有兩個緩沖器芯片和四列存儲器件的示例性存儲器模塊，IIC地址如列1108中所示的那樣增加。圖11的表示出了具有兩個緩沖器芯片21的示例性四列存儲器模塊的IIC地址。對于位于存儲器系統(tǒng)的插槽i中的四列存儲器模塊，使用nc地址o和4來唯一地訪問兩個緩沖器芯片21，而使用1IC地址1和5來唯一地訪問位于存儲器系統(tǒng)的插槽2中的存儲器模塊上的兩個緩沖器芯片21，以此類推。因此，只有四個DI腿插槽可以與包含2個緩沖器件的4列存儲器模塊一起使用。但是，在同樣的四個插槽中(之前限制每個存儲器模塊上最多36個存儲器件)支持兩倍的存儲密度(每個存儲器模塊多達72個存儲器件)。圖11顯示具有最多四列存儲器件的存儲器模塊可以在最多四個存儲器系統(tǒng)模塊插槽中工作，這受諸如數(shù)據(jù)總線上的總線負載、總體系統(tǒng)功率、緩沖器件的內(nèi)部寄存器的唯一可尋址性等因素的影響。該限制可能并非適用于所有應(yīng)用，但是適用于此處描述的示例性實施例。為了檢測安裝在服務(wù)器中的模塊(多個)是否能夠在預(yù)定應(yīng)用中正確運行、監(jiān)浮見地址和控制總線完整性、糾正地址和控制總線上的錯誤、才艮告錯誤以及記錄和計數(shù)錯誤，DI醒錯誤總線可工作并iM吏用工業(yè)IIC協(xié)議和SA0-2位來正確訪問DI醒錯誤總線是必要的，從而DI醒可以提供包括上述字節(jié)O的一字節(jié)數(shù)據(jù)。這通過以下操作實現(xiàn)讀取字節(jié)0的位4、5和6上的SA0-2位以發(fā)江它們匹配被詢問的存儲器模塊的地址，#^￡位3(ECC標志位)是"1"或高電平并驗證當編程模塊啟用ECC操作時字節(jié)9的位7被設(shè)置為"1"或高電平。這證明了唯一簽名，所述唯一簽名表示緩沖器/模塊組合旨在與地址和控制總線上的錯誤校驗和糾正一起使用。如果沒有獲得正確的寄存器值，則模塊不能完成以下的一個或多個操作監(jiān)視地址和控制總線完整性、糾正地址和控制總線上的錯誤，報告錯誤以及記錄和計數(shù)檢測到的錯誤。本發(fā)明中的奇偶校驗錯誤報告通過以下操作來實現(xiàn)在奇偶校驗信號所應(yīng)用的地址和命令一個周期后傳送所述奇偶^^驗信號，并且如果檢測到錯誤，在從存儲器接口芯片將地址和命令位驅(qū)動到DRAM兩個周期后，將錯誤線驅(qū)動為低電平(即，"0")。在保持所述餘溪線為低電平僅2個時鐘周期后，將禁用驅(qū)動器并允許輸出返回到允許多個才莫塊共享該線的未驅(qū)動狀態(tài)(高阻抗)。本發(fā)明還提供了一種裝置和方法用于調(diào)整沒有包括在ECC電路中的存儲器模塊上的信號的傳播延遲，從而可以在一個或兩個時鐘周期內(nèi)選擇性地重驅(qū)動所述信號。這導(dǎo)致模塊工作速度的顯著提高。此外，通過使存儲器模塊工作在奇偶校驗?zāi)Ｊ?，未使用的ECC校驗位輸入可以保持在低電平(即，"0")，從而確保這些輸入處于已知和靜止狀態(tài)。最后，通過將/ECC模式控制引腳設(shè)置為高電平(即"1")來從延遲路徑有效移除輔助寄存器(后置-ECC)，本發(fā)明的模塊可以像傳統(tǒng)的無ECC保護的模塊那樣工作。總之，本發(fā)明提供了功能增強的28位1:2緩沖器/寄存器的創(chuàng)新使用，旨在用于具有一至四列存儲器件的主存儲器模塊。當在本發(fā)明的存儲器模塊上使用時，所述緩沖器可以與多達4列的存儲器件一起工作，并且包含ECC邏輯來糾正一位錯誤并允許連續(xù)的存儲器操作而與這些錯誤的存在無關(guān)。還提供了一種奇偶校驗工作模式連同4W報告電路，以允許系統(tǒng)詢問器件以確定錯誤狀況。還提供了用于非選通輸入(/延遲CKE-0DT)的可編程延遲。對于與CKE和0DT(DRAM信號)關(guān)聯(lián)的引腳，將在CLK的每個上升沿鎖存和重驅(qū)動輸入，與芯片選擇(CS)的狀態(tài)無關(guān)。但是，因為關(guān)于這些信號較之CS、Addr、RAS、CAS以及WE的等待時間，某些控制器設(shè)計為具有有限的靈活性，所以可以選擇延遲塊來重新對準定時關(guān)系，當啟用糾錯碼時，所述定時關(guān)系偏移l個時鐘周期。對于由CS選通的所有輸入，啟用片上SEC/DEDECC邏輯，并且通過編程引腳(/ECC模式低電平)將CHKO/奇偶校驗輸入上接收的信號接收為校驗位0。此ECC邏輯將在28個輸入(22個CS-選通輸入以及6個校驗位)間工作，并且將糾正22個CS選通輸入中出現(xiàn)的所有一位錯誤。將/錯誤(CE)驅(qū)動為低電平兩個時鐘，并且錯誤將被計數(shù)并鎖存在28個輸入的錯誤總線寄存器中。還將檢測任何雙位錯誤(以及任何不可糾正的錯誤)，并且所誤總線寄存器。盡管ECC邏4辱中沒有包括CS0-3，但是CS輸出信號的傳播延遲將跟蹤ECC邏輯中包括的信號(1個附加的等待時鐘)。除以上ECC模式外，相同的22個CS選通信號可以在奇偶校驗?zāi)Ｊ?/ECC模式高電平)中工作，由此將在CHKO/奇偶校驗輸入上接收的信號接收為對寄存器的奇偶校驗(比CS選通輸入晚一個時鐘)。然后寄存器奇偶校驗邏輯將接收的奇偶校驗位與在這些相同輸入間計算的奇偶校驗相比較以^E信息未^皮破壞。將在第一個時鐘上鎖存和重驅(qū)動所述22個CS選通信號，并且任何錯誤都將在兩個時鐘后通過/不可糾正錯誤(UE)線(驅(qū)動為低電平兩個時鐘)才艮告以及i^錯誤總線寄存器。在該模式中將不會完成錯誤糾正。奇偶校驗慣例是奇數(shù)校驗(數(shù)據(jù)和奇偶校驗輸入間1的個數(shù)為奇數(shù)表示有效的奇偶校驗)。/RST引腳用于清空所有內(nèi)部鎖存器(包括錯誤寄存器)，并且所有輸出都將4艮快被驅(qū)動為低電平，除了將被驅(qū)動為高電平的錯誤線以外。將包括本發(fā)明的錯誤報告電路以允許外部監(jiān)視器件操作。兩個漏極開路輸出可用于允許多個模塊共享公共信號引腳以便報告在有效命令(/cs-低電平)周期(與重驅(qū)動信號一致)期間發(fā)生的錯誤。將這兩個輸出驅(qū)動為低電平兩個時鐘以允許存儲器控制器讀出錯誤的時間。/錯誤(CE)表示出現(xiàn)了可糾正的g并由ECC邏輯糾正，(UE)表示出現(xiàn)了不可糾正的錯誤并且是不可糾正的ECC錯誤還是奇偶校驗錯誤要取決于所選擇的模式。注意，/錯誤(UE)的計時在奇偶校驗?zāi)Ｊ胶虴CC模式中是不同的。此外，錯誤總線(可以通過IIC總線讀取和復(fù)位的上述9個寄存器)可用于允許詢問器件其他錯誤信息，諸如錯誤類型(可糾正、不可糾正或奇偶校驗4f^)、錯誤計數(shù)和存儲器卡位置(通過同樣由SPDEPR0M共享的SA0-2地址引腳)。其他信息也可用于診斷，如當CS為有效低電平時寄存器接收的信號(地址/命令、控制信號、校驗位、奇偶校驗位)以及校正子位，從而可以對它們解碼以確定28個輸入信號(22個'CS-選通加6個校驗位)中的哪些信號發(fā)生故障。這些寄存器將包含關(guān)于首次故障的信息，并且錯誤計數(shù)器將持續(xù)遞增直到它被復(fù)位或達到滿計數(shù)(64K)。通過在IIC總線上寫入復(fù)位錯誤總線命令或，可以復(fù)位所有寄存器。在備選示例性實施例中，一個或多個存儲器控制器可以與一個或多個處理器芯片和支持邏輯集成，封M分離芯片(通常稱為"北橋"芯片)中，包括在具有一個或多個處理器和/或支持邏輯的多芯片栽體中，或以最匹配應(yīng)用/環(huán)境的各種備選形式進行封裝。這些解決方案中的任何一種都可以采用或不采用一個或多個窄/高速鏈路來連接到一個或多個中樞芯片和/或存儲器件。所述存儲器模塊可以通過多種技術(shù)實現(xiàn)，包括DI醒、單列直插存儲器模塊(SI畫)和/或其他存儲器模塊或卡結(jié)構(gòu)。通常，DIMM指小型電路板，其在一側(cè)或兩側(cè)上主要包括隨4/L^取存儲器(RAM)集成電路或小片，JU1兩側(cè)具有信號和/或電源引腳。相比之下，SI醒是小型電路板或基片，其在一側(cè)或兩側(cè)上主要包括RAM集成電路或小片且沿長邊具有單行引腳。在示例性實施例中，圖1中示出的DI醒包括276個引腳，但是可以構(gòu)造具有其他引腳數(shù)的DI醒，同時仍保留與此處描勤目同的功能。存儲器件通常定義為主要由存儲器(存儲)單元組成的集成電路，諸如DRAM(動態(tài)隨M取存儲器)、SRAM(靜態(tài)隨M取存儲器)、FeRAM(鐵電RAM)、MRAM(磁性隨才M取存儲器)、閃速存儲器以及其他形式的以電、光、磁、生物或其他方法存儲信息的隨機存取和相關(guān)存儲器。動態(tài)存儲器件類型可以包括異步存儲器件，諸如FPMDRAM(快速頁模式動態(tài)隨才;i^W!"儲器)、EDO(擴展數(shù)據(jù)輸出)DRAM、BEDO(猝發(fā)EDO)DRAM、SDR(單數(shù)據(jù)率)同步DRAM、DDR(雙數(shù)據(jù)率)同步DRAM或任何期望的后繼器件，如DDR2、DDR3、DDR4,以;M目關(guān)技術(shù)，如圖形RAM、視頻RAM、LPRAM(低功率DRAM),它們通常基于相關(guān)DRAM上具有的基本功能、特性和/或接口。存儲器件可以采用芯片(小片)和/或各種類型和配置的單個或多個芯片封裝的形式。在多芯片封裝中，存儲器件可以與其他類型的器件(如其他存儲器件、邏輯芯片、模擬器件和可編程器件)封裝在一起，并且還可以包括無源器件(如電阻器、電容器和電感器)。這些封裝可以包括集成散熱器或其他冷卻增強，后者可以進一步附加到直接載體或另一個鄰近載體或散熱系統(tǒng)。根據(jù)技術(shù)、功率、空間、成本和其他權(quán)衡，模塊支持器件(如緩沖器、寄存器、PLL、DLL、非易失性存儲器等)可以包括多個單獨的芯片和/或組件，可以作為多個單獨芯片結(jié)合到一個或多個基片上，可以結(jié)合到單個封裝，或甚至集成到單個器件上。此外，根據(jù)技術(shù)、功率、空間、成本和其他權(quán)衡，可以將一個或多個各種無源器件(如電阻器、電容器)集成到支持芯片封裝中，或集成到基片、板或原始卡自身中。這些封裝可以包括集成散熱器或其他冷卻增強，后者可以進一步附加到直接載體或另一個鄰近載體或散熱系統(tǒng)。存儲器件、緩沖器、寄存器、時鐘器件、無源器件和其他存儲器支持器件和/或組件可以通過多種方法連接到存儲器子系統(tǒng)，所述方法包括焊接互連、導(dǎo)電粘合劑、插座結(jié)構(gòu)、壓力觸點以及其他通過電、光或備選裝置使能兩個或更多器件之間的通信的方法。通過諸如焊接互連、連接器、壓力觸點、導(dǎo)電粘合劑、光互連和其他通信和功率傳輸方法之類的一種或多種方法，可以將一個或多個存儲器模塊(或存儲器子系統(tǒng))連接到存儲系統(tǒng)、處理器復(fù)合體、計算機系統(tǒng)或其他系統(tǒng)環(huán)境。連接器系統(tǒng)可以包括在一個載體上與陽性或陰性連接器、光連接、壓力觸點(通常結(jié)合保持機構(gòu))和/或一個或多個各種其他通信和功率傳輸方法配合的配合連接器(陽性/陰性)、導(dǎo)電觸點和/或引腳。可以根據(jù)應(yīng)用要求(如易于升級/維修、可用空間/體積、傳熱、組件大小和形狀以及其他相關(guān)物理、電學(xué)、光學(xué)、視覺/物理訪問等)，沿存儲器組件的一個或多個邊布置一個或多個互連，和/或距存儲器子系統(tǒng)的邊一定3巨離來布置一個或多個互連。如此處所使用的，術(shù)語存儲器子系統(tǒng)表示(但不限于)一個或多個存儲器件；一個或多個存儲器件以及關(guān)聯(lián)接口和/或計時/控制電路；和/或一個或多個與存儲緩沖器和/或切換器結(jié)合的存儲器件。術(shù)語存儲器子系統(tǒng)還表示一個或多個存儲器件，除任何關(guān)聯(lián)接口和/或計時/控制電路和/或裝配到基片、卡、模塊或相關(guān)組件中的存儲緩沖器之外，還可以包括連接器或?qū)⒋鎯ζ髯酉到y(tǒng)與其他電路電連接的類似裝置。此處所述的存儲器模塊還可以稱為存儲器子系統(tǒng)，因為它們包含一個或多個存儲器件或緩沖器。一個或多個存儲器子系統(tǒng)支持器件可以被直接連接到存儲器件(多個)連接到其上的同一基片或組件，或可以安裝到單獨的插入機構(gòu)或基片，所述插入機構(gòu)和基片也使用一種或多種不同塑料、硅、陶瓷或其他材料來制造，它們包括電、光或其他通信路徑來在功能上將一個或多個支持器件互連到一個或多個存儲器件和/或存儲器或計算機系統(tǒng)的其他元件。可以使用許多信號傳輸選擇中的一種或多種選擇來完成沿總線、通道、鏈路或應(yīng)用于互連方法的其他命名規(guī)范的信息傳輸。這些信號傳輸選項可以包括諸如單端、差分、光學(xué)或其他途徑之類的方法，其中電信號傳輸還包括諸如使用單級或多級方法的電壓或電流信號傳輸之類的方法。還可以使用諸如時間或頻率、非歸零、移相鍵控、調(diào)幅等方法來調(diào)制信號。電壓電平被期望持續(xù)降低，而1.5V、1.2V、1V和期望的更低信號電壓與關(guān)聯(lián)的集成電路自身的操作所需的降低的電源電壓一致(但是通常獨立于此)。在存儲器子系統(tǒng)和存儲系統(tǒng)自身中可以釆用一種或多種計時方法，包括全局計時、源同步計時、編碼計時或這些與其他方法的組合。時鐘信號傳輸可以與信號線自身的相同，或可以采用更有助于計劃的時鐘頻率(多個)的列出或備選方法中的一種，并使用各種子系統(tǒng)中計劃的時鐘數(shù)?？梢詫蝹€時鐘與所有去往和來自存儲器的通信以及存儲器子系統(tǒng)內(nèi)的所有時鐘功能關(guān)聯(lián)，或可以使用如以上所述的一種或多種方法來提供多個時鐘。當使用多個時鐘時，存儲器子系統(tǒng)中的功能可以與唯一地提供給子系統(tǒng)的時鐘關(guān)聯(lián)，或可以基于從與傳送到和傳送自存儲器子系統(tǒng)(例如與編碼的時鐘關(guān)聯(lián)的子系統(tǒng))的信息相關(guān)的時鐘派生的時鐘。備選地，單一時鐘可用于傳送到存儲器子系統(tǒng)的信息，而單獨時鐘用于從一個(或多個)存儲器子系統(tǒng)提供的信息。時鐘本身可以以與通信或功能頻率相同或是其多倍的頻率工作，并且可以邊緣對齊、中心對齊或放置在與數(shù)據(jù)、命令或地址信息相關(guān)的備選計時位置。傳遞給存儲器子系統(tǒng)(多個)的信息一般將包括地址、命令和數(shù)據(jù)，以及一般與請求或報告狀態(tài)或錯誤狀態(tài)、復(fù)位存儲器、完成存儲器或邏輯初始化以及其他功能、配置或相關(guān)信息關(guān)聯(lián)的其他信號。從存儲器子系統(tǒng)(多個)傳遞的信息可以包括傳遞結(jié)、存儲器子系統(tǒng)(多個)的任何或全部信息，但是一般將不包括地址和命令信息?？梢圆鹏迵?jù)可用接口總線、期望的初始化速度、可用空間、成本/復(fù)雜度目標、子系統(tǒng)互連結(jié)構(gòu)、可以用于該目的和其他目的的備選處理器(如服務(wù)處理器)的使用等，通過一種或多種方法來完成存儲器子系統(tǒng)的初始化。在一個實施例中，可以使用高速總線完成存儲器子系統(tǒng)(多個)的初始化。其他初始化方法可以采用不同的總線，例如存在檢測總線(如在此共同受讓的Dell等的美國專利號5，513，135中所定義的)、IIC總線(如在公開的JEDEC標準(如公開21-C版本7R8中的168引腳DI醒族)中所定義的)和/或SMBUS，所述SMBUS在使用此類存儲器模塊的計算機系統(tǒng)中被廣泛采用和記載。該總線可以以點對點、多點、菊花鏈/級聯(lián)互連或備選結(jié)構(gòu)連接到存儲系統(tǒng)中的一個或多個模塊，提供詢問存儲器子系統(tǒng)的獨立裝置，將一個或多個存儲器子系統(tǒng)中的每個子系統(tǒng)編程為在總體系統(tǒng)環(huán)境中工作，以及根據(jù)性能、溫度、配置或系統(tǒng)環(huán)境中期望的或檢測到的其他更改，在正常系統(tǒng)操作期間的其他時刻調(diào)整工作特征。也可以結(jié)合或獨立于列出的那些方法來使用其他初始化方法。使用單獨總線(如以上實施例中所述)的優(yōu)點是提供了用于初始化和不同于初始化的用途的獨立裝置，如在此共同受讓的Dell等的美國專利號6，381，685中所述，包括在運行中更改系統(tǒng)工作特性、才艮告對工作子系統(tǒng)信息(如利用、溫度數(shù)據(jù)、故障信息)的響應(yīng)，以及其他目的。由于光刻技術(shù)的改進、更好的工藝控制、電阻更低的材料的使用、增加的域大小以及其他半導(dǎo)體工藝改進，增加的器件電路密度(通常結(jié)合增加的小片大小)將促進集成器件上增加的功能以及此前在分離器件上實現(xiàn)的功能的集成。此集成將用于改進預(yù)定功能的總體性能，以及促進增加的存儲密度、降低的功耗、降低的空間要求、更低的成本和其他制造商和客戶利益。此集成是自然的進化過程，并且可以導(dǎo)致對與系統(tǒng)關(guān)聯(lián)的基礎(chǔ)構(gòu)件塊的結(jié)構(gòu)改變的需要。使用此處描述的一種或多種錯誤檢測和/或糾正方法，可以高度確保與存儲系統(tǒng)或子系統(tǒng)的每個部件關(guān)聯(lián)的通信路徑、數(shù)據(jù)存儲內(nèi)容和所有功能操作的完整性。任何或所有各種部件可以包括錯誤檢測和/或糾正方法，如CRC(循環(huán)冗余碼)、EDC(錯誤檢測與糾正)、奇偶校驗或其他適用于該目的的編碼/解碼方法。其他可靠性增強可以包括操作重試(以克服與信息傳送關(guān)聯(lián)的那些間歇故障)、使用一個或多個備選或替代通信路徑以替換故障路徑和/或線、求補-再求補技術(shù)或在計算機、通信和相關(guān)系統(tǒng)中使用的備選方法。與增加的性能要求一致，在與點對點鏈路一樣簡單或與多點結(jié)構(gòu)一樣復(fù)雜的總線上使用總線終止正變得更加普遍。可以確定和/或考慮各種終止方法，包括使用諸如電阻器、電容器、電感器之類的器件或它們的任何組合，其中這些器件連接在信號線與電源電壓或地、終止電壓或另一信號之間。終止器件(多個)可以是無源或有源終止結(jié)構(gòu)的一部分，并且可以位于沿一個或多個信號線的一個或多個位置，和/或作為發(fā)送器和/或接收設(shè)備(多個)的一部分。可以選擇終止器以匹配傳輸線的阻抗，或通過備選方法來選擇以最大化可用頻率、工作裕度以及成本、空間、功率和其他約束中的相關(guān)屬性。如上所述，本發(fā)明的實施例可以以計算機實現(xiàn)的過程以及用于實施這些過程的裝置的形式實現(xiàn)。本發(fā)明的實施例還可以以計算機程序代碼的形式實施，所述代碼包含包括在有形介質(zhì)中的指令，所述有形介質(zhì)如軟盤、CD-R0M、硬盤驅(qū)動器，或任何其他計算機可讀存儲介質(zhì)，其中，當計算機載入并執(zhí)行所述計算機程序代碼時，所述計算機成為實現(xiàn)本發(fā)明的裝置。本發(fā)明還可以以計算機程序代碼的形式實施，例如，無論是存儲在存儲介質(zhì)中，由計算機載入和/或執(zhí)行，還是通過某種傳輸介質(zhì)(如在電線或電纜上，通過光纖，或通過電磁輻射)發(fā)送，其中，當計算機載入并執(zhí)行所述計算機程序代碼時，所述計算機成為實現(xiàn)本發(fā)明的裝置。當在通用微處理器上實現(xiàn)時，計算機程序代碼段配置所述微處理器以創(chuàng)建專用邏輯電路。盡管參考示例性實施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解，在不偏離本發(fā)明的范圍的情況下，可以做出各種更改并且可以以等同物替換其中的元素。此外，可以對本發(fā)明的教導(dǎo)做出許多修改以適應(yīng)特定情況而不偏離其基本范圍。因此，并非旨在將本發(fā)明限于執(zhí)行本發(fā)明所構(gòu)想的最佳方式而公開的實施例，而是旨在本發(fā)明將包括所有落入所附權(quán)利要求的范圍內(nèi)的實施例。此外，術(shù)語第一、第二等的使用并非表示任何重要性順序，而是用來區(qū)分一個元素與另一個元素。此處完成了本發(fā)明的優(yōu)選實施例的描述。由于可以在上述構(gòu)造中作出更改而不偏離此處描述的發(fā)明范圍，所以上述描述中包含的或附圖中示出的所有內(nèi)容應(yīng)以示例而非限制的意義來理解。因此，在不偏離以下權(quán)利要求中提出的本發(fā)明的精神和范圍的情況下，其他替代和修改現(xiàn)在對本領(lǐng)域的技術(shù)人員將變得顯而易見。權(quán)利要求1.一種存儲器模塊，所述存儲器模塊包括矩形印刷電路板，所述電路板具有長度在149與153毫米之間的第一側(cè)和第二側(cè)以及寬度短于所述長度的第一和第二端；在所述第一側(cè)上的第一多個連接器位置，所述第一多個連接器位置沿著所述板的第一邊延伸，所述第一邊延伸所述板的所述長度；在所述第二側(cè)上的第二多個連接器位置，所述第二多個連接器位置在所述板的所述第一邊上延伸；一個或多個緩沖器件，所述緩沖器件與所述電路板通信以便訪問安裝在所述電路板的所述第一側(cè)和第二側(cè)上的多達四列的存儲器件；以及定位鍵，所述定位鍵的中心位于所述第一邊上，距所述卡的所述第一端82到86毫米并且距所述卡的所述第二端66到70毫米。2.如權(quán)利要求l中所述的存儲器模塊，其中兩個所述緩沖器件包括總數(shù)為至少四個的芯片選擇輸入線以便在所述多達四列的存儲器件之間進行選擇，所述兩個緩沖器件包括用于訪問所述四列存儲器件的子集的第一緩沖器件和用于訪問所述四列存儲器件的未由所述第一緩沖器件訪問的剩余部分的第二緩沖器件。3.如權(quán)利要求2中所述的存儲器模塊，其中所述存儲器件的一半安裝在所述電路板的所述第一側(cè)，并且所述存儲器件的一半安裝在所述電路板的所述第二側(cè)。4.如權(quán)利要求2中所述的存儲器模塊，其中所述第一緩沖器件和所述第二緩沖器件都包括可獨立訪問的具有一個或多個內(nèi)部狀態(tài)寄存器的狀態(tài)寄存器塊以及用于將所述狀態(tài)寄存器的內(nèi)容傳輸?shù)藉e誤總線的內(nèi)部集成電路塊。5.如權(quán)利要求l中所述的存儲器模塊，還包括糾錯碼邏輯模塊，所迷糾錯碼邏輯模塊安裝到所迷電路板以便標識和糾正在所述存儲器模塊處接收的一個或多個地址和命令數(shù)據(jù)輸入中的錯誤。6.如權(quán)利要求5中所述的存儲器模塊，還包括實時錯誤線，所述實時餘溪線用于報告由所述糾錯碼邏輯模塊標識的可糾正和不可糾正的錯誤。7.如權(quán)利要求l中所述的存儲器模塊，其中將所述笫一側(cè)上的選定觸點連接到所述第二側(cè)上的選定觸點，以便為發(fā)送到和接收自一個或多個所述存儲器件、所述緩沖器件和EPROM的選定信號提供冗余觸點。8.如權(quán)利要求l中所述的存儲器模塊，其中每個所述存儲器件包括以一種或多種平面和堆疊方式安裝的一個或多個存儲器芯片。9.一種存儲器模塊，所述存儲器模塊包括矩形印刷電路板，所述電路板具有長度在149與153毫米之間的笫一側(cè)和第二側(cè)以及寬度短于所述長度的第一和第二端；在所述第一側(cè)上的第一多個連接器位置，所述第一多個連接器位置沿著所iiil的第一邊延伸，所述第一邊延伸所逸敗的所述長度；在所述第二側(cè)上的第二多個連接器位置，所述第二多個連接器位置在所ii^l的所述第一邊上延伸；定位鍵，所述定位鍵的中心位于所述第一邊上，距所述卡的所述第一端82到86毫米并且距所述卡的所述第二端66到70亳米；以及一個或多個緩沖器件，所述緩沖器件與所述電路板通信以便訪問安裝在所述電聘41的所述第一側(cè)和第二側(cè)上的多達四列的存儲器件，所述緩沖器件接收來自以下項的輸入第一芯片選擇輸入引腳，所述引腳用于指定第一列存儲器件，所述引腳位于所述電路板的一個或多個前面JU巨所述定位鍵右側(cè)的標稱距離為18.495毫米，并且位于所述電路板的背面iU巨所述定位鍵左側(cè)的標稱距離為18.495毫米；以及笫二芯片選擇輸入引腳，所述引腳用于指定第二列存儲器件，所述引腳位于所述電路板的一個或多個前面JU巨所述定位鍵右側(cè)的標稱距離為14.495毫米，并且位于所述電路板的背面JJ巨所述定位鍵左側(cè)的標稱距離為12.495毫米。10.如權(quán)利要求9中所述的存儲器模塊，還包括糾錯碼邏輯模塊，所述糾錯碼邏輯模塊安裝到所述電路板以便標識和糾正在所述存儲器模塊處接收的一個或多個地址和命令數(shù)據(jù)輸入中的錯誤。11.一種高可靠性高密度存儲器布置，所述布置具有容錯地址和命令總線以便用作將達到自主計算系統(tǒng)所必需的容錯和自修復(fù)程度的主存儲器，所述存儲器布置包括存儲器接口芯片；存儲器控制器；以及存儲器模塊，所述存儲器模塊具有四列存儲器件和一個或多個緩沖器件，所述緩沖器件通過地址和命令線連接到所述存儲器接口芯片和所述存儲器控制器，使得所述存儲器控制器通過所述地址和命令線將地址和命令信息連同用于糾錯目的的校驗位一起義送給緩沖器。12.如權(quán)利要求ll中所述的存儲器布置，其中所述緩沖器件包括糾錯碼寄存器和奇偶校驗寄存器中的一個或多個。全文摘要本發(fā)明涉及一種高密度高可靠性存儲器模塊，包括矩形印刷電路板，該板具有長度在149與153毫米之間的第一側(cè)和第二側(cè)以及寬度短于該長度的第一和第二端。該模塊還包括在第一側(cè)上的第一多個連接器位置，所述第一多個連接器位置沿所述板的第一邊延伸，所述第一邊延伸所述板的所述長度；以及在第二側(cè)上的第二多個連接器位置，所述第二多個連接器位置在所述板的所述第一邊上延伸。該模塊還包括一個或多個緩沖器件，所述緩沖器件與電路板通信以便訪問安裝在電路板的所述第一側(cè)和第二側(cè)上的多達四列的存儲器件。此外，該模塊包括定位鍵，定位鍵的中心位于所述第一邊上，距卡的所述第一端82到86毫米并且距卡的所述第二端66到70毫米。文檔編號G11C5/00GK101169962SQ200710166840公開日2008年4月30日申請日期2007年10月22日優(yōu)先權(quán)日2006年10月23日發(fā)明者B·G·黑茲爾澤特申請人:國際商業(yè)機器公司