空間通信網(wǎng)絡(luò)加速設(shè)備的制作方法
【專利摘要】本實(shí)用新型公開了一種空間通信網(wǎng)絡(luò)加速設(shè)備，包括多協(xié)議收發(fā)器、HDLCTOETH模塊、板載以太網(wǎng)交換機(jī)、SCPS協(xié)議處理裝置、V.35收發(fā)器和電源模塊，所述HDLCTOETH模塊連接所述多協(xié)議收發(fā)器和板載以太網(wǎng)交換機(jī)，所述板載以太網(wǎng)交換機(jī)連接所述HDLCTOETH模塊和SCPS協(xié)議處理裝置，所述SCPS協(xié)議處理裝置連接所述V.35收發(fā)器，所述電源模塊為所述HDLCTOETH模塊、SCPS協(xié)議處理裝置和板載以太網(wǎng)交換機(jī)供電。本實(shí)用新型的空間通信網(wǎng)絡(luò)加速設(shè)備空間通信網(wǎng)絡(luò)加速設(shè)備用于提高衛(wèi)星鏈路中TCP的吞吐量，提高網(wǎng)絡(luò)效率，為用戶提供高效的端到端傳輸服務(wù)。
【專利說明】空間通信網(wǎng)絡(luò)加速設(shè)備
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于通信【技術(shù)領(lǐng)域】，具體涉及一種空間通信網(wǎng)絡(luò)加速設(shè)備。
【背景技術(shù)】
[0002]現(xiàn)如今的通信技術(shù)高速發(fā)展，隨著通過衛(wèi)星傳輸語音、數(shù)據(jù)和視頻變得更加常見，一些組織正在面臨TCP/IP性能限制。典型的衛(wèi)星鏈路出現(xiàn)了高延遲和比特誤差率(消弱了連接)，構(gòu)成了對TCP傳輸?shù)奶魬?zhàn)。為了適應(yīng)通信技術(shù)的發(fā)展，測控?cái)?shù)據(jù)通信網(wǎng)開始考慮采用TCP/IP協(xié)議簇實(shí)現(xiàn)數(shù)據(jù)的遠(yuǎn)程傳輸。但是，由于衛(wèi)星通信的一些特殊性，TCP傳輸應(yīng)用于衛(wèi)星通信環(huán)境時(shí)出現(xiàn)了一些在地面系統(tǒng)應(yīng)用中并不存在的問題，這些問題嚴(yán)重影響了TCP的傳輸性能，從而也影響了測控?cái)?shù)據(jù)傳輸?shù)膶?shí)時(shí)性。按照測控通信的標(biāo)準(zhǔn)，數(shù)據(jù)收集后需要在50ms以內(nèi)傳輸完畢。
[0003]空間通信網(wǎng)絡(luò)加速設(shè)備主要用于解決衛(wèi)星鏈路中傳輸TCP所固有的問題，在不影響原有衛(wèi)星網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)和網(wǎng)絡(luò)配置參數(shù)的前提下，對衛(wèi)星鏈路上的TCP會(huì)話進(jìn)行透明加速，提高網(wǎng)絡(luò)吞吐量，提高網(wǎng)絡(luò)效率。為用戶的應(yīng)用提供可靠、面向連接、端到端的數(shù)據(jù)傳輸能力。顯著降低寶貴的衛(wèi)星帶寬資源浪費(fèi)。并改善現(xiàn)今市場上相同產(chǎn)品的、智能擁塞控制、VLAN和GRE鏈路支持、動(dòng)態(tài)窗口縮放、選擇性增速、黑洞檢測和恢復(fù)、通路最大化傳輸單元(MTU)發(fā)現(xiàn)、允許包重排、支持長序列、不對稱路由管理。
[0004]對于該面向連接的協(xié)議，一系列因素導(dǎo)致了性能的退化，包括:
[0005]I)、所需的應(yīng)答時(shí)間嚴(yán)重限制了傳輸速率的提升；
[0006]2)、發(fā)信機(jī)的小窗口尺寸降低了吞吐量；
[0007]3)、被認(rèn)為是傳輸原因的網(wǎng)路擁塞的延遲降低了傳輸速率；
[0008]4)、被認(rèn)為是傳輸原因的網(wǎng)路擁塞的丟包降低了傳輸速率。
[0009]因此，需要一種新的加速設(shè)備以解決上述問題。
實(shí)用新型內(nèi)容
[0010]本實(shí)用新型針對現(xiàn)有技術(shù)中衛(wèi)星鏈路中傳輸TCP所固有的缺陷，提供一種在不影響原有衛(wèi)星網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)和網(wǎng)絡(luò)配置參數(shù)的前提下，對衛(wèi)星鏈路上的TCP會(huì)話進(jìn)行透明加速，提高網(wǎng)絡(luò)吞吐量的空間通信網(wǎng)絡(luò)加速設(shè)備。
[0011]為解決上述技術(shù)問題，本實(shí)用新型的空間通信網(wǎng)絡(luò)加速設(shè)備所采用的技術(shù)方案為:
[0012]一種空間通信網(wǎng)絡(luò)加速設(shè)備，包括多協(xié)議收發(fā)器、HDLC TO ETH模塊、板載以太網(wǎng)交換機(jī)、SCPS協(xié)議處理裝置、V.35收發(fā)器和電源模塊，所述HDLC TO ETH模塊連接所述多協(xié)議收發(fā)器和板載以太網(wǎng)交換機(jī)，所述板載以太網(wǎng)交換機(jī)連接所述HDLC TO ETH模塊和SCPS協(xié)議處理裝置，所述SCPS協(xié)議處理裝置連接所述V.35收發(fā)器，所述電源模塊為所述HDLCTO ETH模塊、SCPS協(xié)議處理裝置和板載以太網(wǎng)交換機(jī)供電。
[0013]更進(jìn)一步的，所述多協(xié)議收發(fā)器包括第一 RS232 to TTL模塊、第二 RS232 to TTL模塊和第三RS232 to TTL模塊，所述第一 RS232 to TTL模塊和第二 RS232 to TTL模塊均為LTC2846IG芯片，所述第三RS232 to TTL模塊為SP3232EEN芯片，所述第一 RS232 to TTL模塊包括TXDl 端 口、SCTEl 端 口、TXC1 端 口、RXD1 端口和 RXCl 端 口，所述第二 RS232 to TTL模塊包括TXD2端口、SCTE2端口、TXC2端口、RXD2端口和RXC2端口，所述第三RS232 to TTL模塊包括 CM1_UART1_RXD 端 口、CM1_UART1_TXD 端 口、CM1_UART2_RXD 端 口 和 CM1_UART2_TXD端口，所述HDLC TO ETH模塊包括第一 HDLCl模塊、第二 HDLC2模塊和第一 UART1&2模塊，所述第一HDLCl模塊、第二 HDLC2模塊和第一 UART1&2模塊均為5177983-6芯片，所述第
一HDLCl 模塊包括 CM1_HDLC1_TXD 端 口、CM1_QE_BRG_3 端 口、CM1_HDLC1_RXCLK 端 口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_TXCLK 端 口，所述第二 HDLC2 模塊包括 CM1_HDLC2_TXD 端 口、CM1_QE_BRG_11 端 口、CM1_HDLC2_RXCLK 端 口、CM1_HDLC2_RXD 端口和 CM1_HDLC2_TXCLK 端口，所述第一 UART1&2 模塊包括第一 CM1_UART1_RXD 端 口、第一 CM1_UART1_TXD 端 口、第一CM1_UART2_RXD 端口和第一 CM1_UART2_TXD 端 口，所述 TXDl 端 口、SCTEl 端 口、TXCl 端 口、RXDl 端口和 RXCl 端 口 與所述 CM1_HDLC1_TXD 端 口、CM1_QE_BRG_3 端 口、CM1_HDLC1_TXCLK端 口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_RXCLK 端口分別對應(yīng)連接，所述 TXD2 端 口、SCTE2端 口、TXC2 端 口、RXD2 端 口 和 RXC2 端口與所述 CM1_HDLC2_TXD 端 口、CM1_QE_BRG_11 端口、CM1_HDLC1_TXCLK 端 口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_RXCLK 端口分別對應(yīng)連接，所述CM1_UART1_RXD 端 口、CM1_UART1_TXD 端 口、CM1_UART2_RXD 端口和 CM1_UART2_TXD 端口與所述 CM1_UART1_RXD 端 口、第一 CM1_UART1_TXD 端 口、第一 CM1_UART2_RXD 端口和第一 CM1_UART2_TXD端口分別對應(yīng)連接。
[0014]更進(jìn)一步的，所述HDLC TO ETH模塊包括第一 FECl模塊，所述第一 FECl模塊為5177983-6 芯片，所述第一 FECl 模塊包括 CM1_FEC3_TXCLK 端 口、CM1_FEC3_TXD3 端 口、CM1_FEC3_TXD2 端 口、CM1_FEC3_TXD1 端 口、CM1_FEC3_TXD0 端 口、CM1_FEC3_TXEN 端 口、CM1_FEC3_RXCLK 端 口、CM1_FEC3_RXD3 端 口、CM1_FEC3_RXD2 端 口、CM1_FEC3_RXD1 端 口、CM1_FEC3_RXD0 端 口、CM1_FEC3_RXDV 端 口、CM1_FEC3_CRS 端 口、CM1_FEC3_C0L 端 口 和 CM1_FEC3_RXER端口，所述CM1_FEC3_RXER端口接地，所述板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，所述板載以太網(wǎng)交換機(jī)包括Mil Port4網(wǎng)口，所述Mil Port4網(wǎng)口包括P4_INCLK端口、P4_IND3 端 口、P4_IND2 端 口、P4_IND1 端 口、P4_IND0 端 口、P4_INDV 端 口、P4_0UTCLK端 口、P4_0UTD3 端 口、P4_0UTD2 端 口、P4_0UTD1 端 口、P4_0UTD0 端 口、P4_0UTDV 端 口、P4_CRS 端口和 P4_C0L 端 口，所述 CM1_FEC3_TXCLK 端 口、CM1_FEC3_TXD3 端 口、CM1_FEC3_TXD2端 口、CM1_FEC3_TXD1 端 口、CM1_FEC3_TXD0 端 口、CM1_FEC3_TXEN 端 口、CM1_FEC3_RXCLK 端口、CM1_FEC3_RXD3 端 口、CM1_FEC3_RXD2 端 口、CM1_FEC3_RXD1 端 口、CM1_FEC3_RXD0 端 口、CM1_FEC3_RXDV 端 口、CM1_FEC3_CRS 端口和 CM1_FEC3_C0L 端 口 與所述 P4_INCLK 端 口、P4_IND3 端 口、P4_IND2 端 口、P4_IND1 端 口、P4_IND0 端 口、P4_INDV 端 口、P4_0UTCLK 端 口、P4_0UTD3 端 口、P4_0UTD2 端 口、P4_0UTD1 端 口、P4_0UTD0 端 口、P4_0UTDV 端 口、P4_CRS 端 口 和P4_C0L端口分別對應(yīng)連接。
[0015]更進(jìn)一步的，所述板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，所述板載以太網(wǎng)交換機(jī)包括Mil Port5網(wǎng)口，所述Mil Port5網(wǎng)口包括P5_INCLK端口、P5_IND3端口、P5_IND2 端 口、P5_IND1 端 口、P5_IND0 端 口、P5_INDV 端 口、P5_0UTCLK 端 口、P5_0UTD3 端 口、P5_0UTD2 端 口、P5_0UTD1 端 口、P5_0UTD0 端 口、P5_0UTDV 端 口、P5_CRS 端口和 P5_C0L 端口，所述SCPS協(xié)議處理裝置包括第二 FECl模塊，所述第二 FECl模塊為5177983-6芯片，所述第二FECl 模塊包括 CM2_FEC1_TXCLK 端 口、CM2_FEC1_TXD3 端 口、CM2_FEC1_TXEN 端 口、CM2_FEC1_TXD2 端 口、CM2_FEC1_TXD1 端 口、CM2_FEC1_TXD0 端 口、CM2_FEC1_RXCLK 端 口、CM2_FEC1_RXD3 端 口、CM2_FEC1_RXD2 端 口、CM2_FEC1_RXD1 端 口、CM2_FEC1_RXD0 端 口、CM2_FEC1_RXDV端 口、CM2_FEC1_CRS 端 口、CM2_FEC1_C0L 端口和 CM2_FEC1_RXER 端 口，所述 CM2_FEC1_RXER端 口 接地，所述 P5_INCLK 端 口、P5_IND3 端 口、P5_IND2 端 口、P5_IND1 端 口、P5_IND0 端 口、P5_INDV 端 口、P5_0UTCLK 端 口、P5_0UTD3 端 口、P5_0UTD2 端 口、P5_0UTD1 端 口、P5_0UTD0端 口、P5_0UTDV 端 口、P5_CRS 端 口 和 P5_C0L 端 口 與所述 CM2_FEC1_TXCLK 端 口、CM2_FEC1_TXD3 端 口、CM2_FEC1_TXEN 端 口、CM2_FEC1_TXD2 端 口、CM2_FEC1_TXD1 端 口、CM2_FEC1_TXD0端 口、CM2_FEC1_RXCLK 端 口、CM2_FEC1_RXD3 端 口、CM2_FEC1_RXD2 端 口、CM2_FEC1_RXD1 端口、CM2_FEC1_RXD0 端 口、CM2_FEC1_RXDV 端 口、CM2_FEC1_CRS 端 口、CM2_FEC1_C0L 端口和CM2_FEC1_RXER端口分別對應(yīng)連接。
[0016]更進(jìn)一步的，所述SCPS協(xié)議處理裝置包括UART1&2模塊和第二 HDLCl模塊，所述UART1&2模塊和第二 HDLCl模塊均為5177983-6芯片，所述UART1&2模塊包括CM2_UART1_RXD 端 口、CM2_UART1_TXD 端 口、CM2_UART2_RXD 端 口 和 CM2_UART2_TXD 端口，所述第二HDLCl 模塊包括 CM2_HDLC1_TXD 端 口、CM2_QE_BRG_3 端 口、CM2_HDLC1_RXCLK 端 口、CM2_HDLC1_RXD 端 口 和 CM2_HDLC1_TXCLK 端口，所述 V.35 收發(fā)器包括 TTL to RS232 模塊和TTL to V.35模塊，所述TTL to RS232模塊為LTC2846IG芯片，所述TTL to V.35模塊為SP3232EEN 芯片，所述 TTL to RS232 模塊包括第一 CM2_UART1_RXD 端 口、第一 CM2_UART1_TXD 端 口、第一 CM2_UART2_RXD 端口 和第一 CM2_UART2_TXD 端 口，所述 TTL to V.35 模塊包括 TXD3 端 口、SCTE3 端 口、TXC3 端 口、RXD3 端 口 和 RXC3 端 口，所述 CM2_UART1_RXD 端 口、CM2_UART1_TXD 端 口、CM2_UART2_RXD 端口和 CM2_UART2_TXD 端 口與所述第一 CM2_UART1_RXD 端 口、第一 CM2_UART1_TXD 端 口、第一 CM2_UART2_RXD 端口和第一 CM2_UART2_TXD 端 口分別對應(yīng)連接，所述 CM2_HDLC1_TXD 端 口、CM2_QE_BRG_3 端 口、CM2_HDLC1_RXCLK 端 口、CM2_HDLC1_RXD 端 口 和 CM2_HDLC1_TXCLK 端口與所述 TXD3 端 口、SCTE3 端 口、TXC3 端 口、RXD3 端口和RXC3端口分別對應(yīng)連接。
[0017]更進(jìn)一步的，所述板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，所述板載以太網(wǎng)交換機(jī)包括10/100MPHY芯片，所述10/100MPHY芯片包括PHYl模塊和PHY2模塊，所述PHYl 模塊包括 PHY1_TXCLK 端 口、PHY1_TXD3 端 口、PHY1_TXD2 端 口、PHY1_TXD1 端 口、PHY 1_TXDO 端 口、PHY1_TXEN 端 口、PHY1_RXCLK 端 口、PHY1_RXD3 端 口、PHY1_RXD2 端 口、PHY1_RXD1端 口、PHY1_RXD0 端 口、PHY1_RXDV 端 口、PHY1_RXER 端 口、PHY1_CRS 端 口 和 PHY1_C0L 端 口，所述 PHY2 模塊包括 PHY2_TXCLK 端 口、PHY2_TXD3 端 口、PHY2_TXD2 端 口、PHY2_TXD1 端 口、PHY2_TXD0 端 口、PHY2_TXEN 端 口、PHY2_RXCLK 端 口、PHY2_RXD3 端 口、PHY2_RXD2 端 口、PHY2_RXDl 端 口、PHY2_RXD0 端 口、PHY2_RXDV 端 口、PHY2_RXER 端 口、PHY2_CRS 端 口 和 PHY2_C0L端口，所述SCPS協(xié)議處理裝置包括FEC2模塊和FEC3模塊，所述FEC2模塊和FEC3模塊均為 5177983-6 芯片，所述 FEC2 模塊包括 CM2_FEC2_TXCLK 端 口、CM2_FEC2_TXD3 端 口、CM2_FEC2_TXD2 端 口、CM2_FEC2_TXD1 端 口、CM2_FEC2_TXD0 端 口、CM2_FEC2_TXEN 端 口、CM2_FEC2_RXCLK 端 口、CM2_FEC2_RXD3 端 口、CM2_FEC2_RXD2 端 口、CM2_FEC2_RXD1 端 口、CM2_FEC2_RXD0 端 口、CM2_FEC2_RXDV 端 口、CM2_FEC2_RXER 端 口、CM2_FEC2_CRS 端 口 和 CM2_FEC2_C0L 端 口，所述 PHY1_TXCLK 端 口、PHY1_TXD3 端 口、PHY1_TXD2 端 口、PHY1_TXD1 端 口、PHY1_TXD0 端 口、PHY1_TXEN 端 口、PHY1_RXCLK 端 口、PHY1_RXD3 端 口、PHY1_RXD2 端 口、PHY1_RXDl 端 口、PHY1_RXD0 端 口、PHY1_RXDV 端 口、PHY1_RXER 端 口、PHY1_CRS 端 口 和 PHY1_C0L 端口 與所述 CM2_FEC2_TXCLK 端 口、CM2_FEC2_TXD3 端 口、CM2_FEC2_TXD2 端 口、CM2_FEC2_TXD1端 口、CM2_FEC2_TXD0 端 口、CM2_FEC2_TXEN 端 口、CM2_FEC2_RXCLK 端 口、CM2_FEC2_RXD3 端口、CM2_FEC2_RXD2 端 口、CM2_FEC2_RXD1 端 口、CM2_FEC2_RXD0 端 口、CM2_FEC2_RXDV 端 口、CM2_FEC2_RXER 端 口、CM2_FEC2_CRS 端 口 和 CM2_FEC2_C0L 端 口 分別對應(yīng)連接；所述 FEC3 模塊包括 CM2_FEC3_TXCLK 端 口、CM2_FEC3_TXD3 端 口、CM2_FEC3_TXD2 端 口、CM2_FEC3_TXD1 端口、CM2_FEC3_TXD0 端 口、CM2_FEC3_TXEN 端 口、CM2_FEC3_RXCLK 端 口、CM2_FEC3_RXD3 端 口、CM2_FEC3_RXD2 端 口、CM2_FEC3_RXD1 端 口、CM2_FEC3_RXD0 端 口、CM2_FEC3_RXDV 端 口、CM2_FEC3_RXER 端 口、CM2_FEC3_CRS 端 口 和 CM2_FEC3_C0L 端 口，所述 PHY2_TXCLK 端 口、PHY2_TXD3 端 口、PHY2_TXD2 端 口、PHY2_TXD1 端 口、PHY2_TXD0 端 口、PHY2_TXEN 端 口、PHY2_RXCLK端 口、PHY2_RXD3 端 口、PHY2_RXD2 端 口、PHY2_RXD1 端 口、PHY2_RXD0 端 口、PHY2_RXDV 端 口、PHY2_RXER 端 口、PHY2_CRS 端 口 和 PHY2_C0L 端 口 與所述 CM2_FEC3_TXCLK 端 口、CM2_FEC3_TXD3 端 口、CM2_FEC3_TXD2 端 口、CM2_FEC3_TXD I 端 口、CM2_FEC3_TXD0 端 口、CM2_FEC3_TXEN端 口、CM2_FEC3_RXCLK 端 口、CM2_FEC3_RXD3 端 口、CM2_FEC3_RXD2 端 口、CM2_FEC3_RXD1 端口、CM2_FEC3_RXD0 端 口、CM2_FEC3_RXDV 端 口、CM2_FEC3_RXER 端 口、CM2_FEC3_CRS 端 口 和CM2_FEC3_C0L端口分別對應(yīng)連接。
[0018]更進(jìn)一步的，所述電源模塊包括三個(gè)接口，所述HDLC TO ETH模塊包括第一電源模塊，所述第一電源模塊包括CM1_FEC_MDC端口、CM1_FEC_MD10端口和CM1_IRQ1#端口 ；所述板載以太網(wǎng)交換機(jī)包括第二電源模塊和第三電源模塊，所述第二電源模塊包括SW_MDC端口、Sff_MD10端口和SW_INT#端口，所述第三電源模塊包括PHY_MDC端口、PHY_MD10端口和PHY_INT#端口 ；所述SCPS協(xié)議處理裝置包括第四電源模塊，所述第四電源模塊包括CM2_FEC_MDC 端 口、CM2_FEC_MD10 端口和 CM2_IRQ1# 端 口，所述 PHY_MDC 端 口、PHY_MD10 端口和PHY_INT# 端 口 與所述 CM2_FEC_MDC 端 口、CM2_FEC_MD10 端 口 和 CM2_IRQ1# 端 口 分別對應(yīng)連接，所述第一電源模塊、第二電源模塊和第四電源模塊均連接所述電源模塊，所述電源模塊包括 SW_MDC 連接端、SW_MD10 連接端、SW_INT# 連接端、CM1_FEC_MDC 連接端、CM1_FEC_MD10連接端、CM1_IRQ1#連接端、CM2_FEC_MDC連接端、CM2_FEC_MD10連接端和CM2_IRQ3#連接端，所述 CM1_FEC_MDC 端 口、CM1_FEC_MD10 端口和 CM1_IRQ1# 端 口 與所述 CM1_FEC_MDC 連接端、CM1_FEC_MD10連接端和CM1_IRQ1#連接端分別對應(yīng)連接，所述SW_MDC端口、SW_MD10端口和SW_INT#端口與所述SW_MDC連接端、SW_MD10連接端和SW_INT#連接端分別對應(yīng)連接，所述 PHY_MDC 端 口、PHY_MD10 端口和 PHY_INT# 端 口 與所述 CM2_FEC_MDC 連接端、CM2_FEC_MD10連接端和CM2_IRQ3#連接端分別對應(yīng)連接。
[0019]發(fā)明原理:多協(xié)議收發(fā)器將兩路64K同步數(shù)據(jù)轉(zhuǎn)換為IP數(shù)據(jù)，通過板載以太網(wǎng)交換機(jī)送給SCPS協(xié)議處理裝置，板載以太網(wǎng)交換機(jī)實(shí)現(xiàn)同步復(fù)接模塊與SCPS協(xié)議處理裝置的網(wǎng)絡(luò)連接，SCPS協(xié)議處理裝置通過SCPS協(xié)議對標(biāo)準(zhǔn)TCP協(xié)議進(jìn)行處理，將從本地網(wǎng)絡(luò)數(shù)據(jù)進(jìn)行上衛(wèi)星信道前的加速，然后通過V.35收發(fā)器以HDLC協(xié)議發(fā)送給衛(wèi)星調(diào)制解調(diào)器，電源模塊實(shí)現(xiàn)為HDLC TO ETH模塊、SCPS協(xié)議處理裝置和板載以太網(wǎng)交換機(jī)供電。
[0020]有益效果:本實(shí)用新型的空間通信網(wǎng)絡(luò)加速設(shè)備空間通信網(wǎng)絡(luò)加速設(shè)備用于提高 衛(wèi)星鏈路中TCP的吞吐量，提高網(wǎng)絡(luò)效率，為用戶提供高效的端到端傳輸服務(wù)。
【專利附圖】

【附圖說明】
[0021]圖1是多協(xié)議收發(fā)器和HDLC TO ETH模塊的連接關(guān)系圖；
[0022]圖2是HDLC TO ETH模塊和板載以太網(wǎng)交換機(jī)的連接關(guān)系圖；
[0023]圖3是板載以太網(wǎng)交換機(jī)和SCPS協(xié)議處理裝置的連接關(guān)系圖；
[0024]圖4是SCPS協(xié)議處理裝置和V.35收發(fā)器的連接關(guān)系圖；
[0025]圖5是第一 LTC2846IG芯片的端口示意圖；
[0026]圖6是第二 LTC2846IG芯片的端口示意圖；
[0027]圖7是第一 SP3232EEN芯片的端口示意圖；
[0028]圖8是兩路64K同步數(shù)據(jù)單元的端口示意圖；
[0029]圖9是第一 5177983-6芯片的端口示意圖；
[0030]圖10是第二 5177983-6芯片的端口示意圖；
[0031 ]圖11是MARVELL 88E6061B芯片的端口示意圖；
[0032]圖12是第一 KSZ8041NLI芯片的端口示意圖；
[0033]圖13是第二 KSZ804INLI芯片的端口示意圖；
[0034]圖14是第三5177983-6芯片的端口示意圖；
[0035]圖15是第四5177983-6芯片的端口示意圖；
[0036]圖16是第三LTC2846IG芯片的端口示意圖；
[0037]圖17是第二 SP3232EEN芯片的端口示意圖；
[0038]圖18是電源模塊的端口示意圖；
[0039]圖19是MC74VHC1G08DFT1芯片的端口示意圖。
【具體實(shí)施方式】
[0040]下面結(jié)合附圖和具體實(shí)施例，進(jìn)一步闡明本實(shí)用新型，應(yīng)理解這些實(shí)施例僅用于說明本實(shí)用新型而不用于限制本實(shí)用新型的范圍，在閱讀了本實(shí)用新型之后，本領(lǐng)域技術(shù)人員對本實(shí)用新型的各種等價(jià)形式的修改均落于本申請所附權(quán)利要求所限定的范圍。
[0041]請參閱圖1、圖2、圖3和圖4所示，本實(shí)用新型的空間通信網(wǎng)絡(luò)加速設(shè)備，包括多協(xié)議收發(fā)器、SCPS協(xié)議處理裝置、板載以太網(wǎng)交換機(jī)和電源模塊。HDLC TO ETH模塊連接多協(xié)議收發(fā)器和板載以太網(wǎng)交換機(jī)，板載以太網(wǎng)交換機(jī)連接HDLC TO ETH模塊和SCPS協(xié)議處理裝置，SCPS協(xié)議處理裝置連接V.35收發(fā)器，電源模塊為多協(xié)議收發(fā)器、SCPS協(xié)議處理裝置和板載以太網(wǎng)交換機(jī)供電。其中，多協(xié)議收發(fā)器將兩路64K同步數(shù)據(jù)轉(zhuǎn)換為IP數(shù)據(jù)，然后通過板載以太網(wǎng)交換機(jī)送給SCPS協(xié)議處理裝置。SCPS協(xié)議處理裝置通過SCPS協(xié)議處理裝置對標(biāo)準(zhǔn)TCP協(xié)議進(jìn)行處理，將從本地網(wǎng)絡(luò)數(shù)據(jù)進(jìn)行上衛(wèi)星信道前的加速，然后通過V.35收發(fā)器以HDLC協(xié)議發(fā)送給衛(wèi)星調(diào)制解調(diào)器。板載以太網(wǎng)交換機(jī)包括6個(gè)10/100MbpS網(wǎng)口，實(shí)現(xiàn)多協(xié)議收發(fā)器與SCPS協(xié)議處理裝置及其他管理網(wǎng)口的網(wǎng)絡(luò)連接。電源模塊實(shí)現(xiàn)220V交流電轉(zhuǎn)換為5V與3.3V直流電的轉(zhuǎn)換。
[0042]其中，各部件的具體連接關(guān)系為:
[0043]請參閱圖5、圖6、圖7和圖8所示，多協(xié)議收發(fā)器包括第一 RS232 to TTL模塊、第二RS232 to TTL 模塊和第三 RS232 to TTL 模塊，第一 RS232 to TTL 模塊和第二 RS232 toTTL模塊均為LTC2846IG芯片，第三RS232 to TTL模塊為SP3232EEN芯片，第一 RS232 toTTL 模塊包括 TXDl 端口、SCTEl 端口 ,TXCl 端口 ,RXDl 端口和 RXCl 端口，第二 RS232 to TTL模塊包括 TXD2 端口、SCTE2 端口、TXC2 端口、RXD2 端口 和 RXC2 端口，第三 RS232 to TTL 模塊包括 CM1_UART1_RXD 端口、CM1_UART1_TXD 端口、CM1_UART2_ RXD 端口和 CM1_UART2_TXD端口。
[0044]其中，所述第一 RS232 to TTL模塊和第二 RS232 to TTL模塊均為LTC2846IG芯片，所述第三RS232 to TTL模塊為SP3232EEN芯片，所述TXDl端口、SCTEl端口、TXCl端口、RXDl端口和RXCl端口分別對應(yīng)第一 LTC2846IG芯片的第9引腳、第10引腳、第12引腳、第14引腳和第13引腳。所述TXD2端口、SCTE2端口、TXC2端口、RXD2端口和RXC2端口分別對應(yīng)第二 LTC2846IG芯片的第9引腳、第10引腳、第12引腳、第14引腳和第13引腳。所述 CM1_UART1_RXD 端口、CM1_UART1_TXD 端口、CM1_UART2_RXD 端口和 CM1_UART2_TXD端口分別對應(yīng)第一 SP3232EEN芯片的第12引腳、第11引腳、第9引腳和第10引腳。
[0045]其中，兩路64K同步數(shù)據(jù)單元，兩路64K同步數(shù)據(jù)單元包括第一數(shù)據(jù)單元和第二數(shù)據(jù)單元，第一數(shù)據(jù)單元和第二數(shù)據(jù)單元均為幾24-12ZJB芯片，
[0046]第一數(shù)據(jù)單元包括TXD1_A連接端、TXD1_B連接端、SCTE1_A連接端、SCTE1_B連接端、TXC 1_A連接端、TXC 1_B連接端、RXC 1_A連接端、RXC 1_B連接端、RXD 1_A連接端、RXD 1_B連接端，TXD1_A連接端、TXD1_B連接端、SCTE1_A連接端、SCTE1_B連接端、TXC1_A連接端、TXC1_B連接端、RXC1_A連接端、RXC1_B連接端、RXD1_A連接端、RXD1_B連接端分別對應(yīng)JL24-12ZJB芯片的第I引腳、第7引腳，第2引腳、第8引腳、第3引腳、第9引腳、第4引腳、第10引腳、第5引腳和第11引腳。
[0047]第一LTC2846IG 芯片包括了乂01_々端口、TXD1_B 端口、SCTE1_A 端口、SCTE1_B 端口、TXC 1_A 端口、TXC 1_B 端口、RXC 1_A 端口、RXC1_B 端口、RXD 1_A 端口、RXD 1_B 端口，TXD 1_A端口、TXD 1_B 端口、SCTE 1_A 端口、SCTE 1_B 端口、TXC 1_A 端口、TXC 1_B 端口、RXC 1_A 端口、RXC 1_B端口、RXD1_A端口和RXD1_B端口分別對應(yīng)第一 LTC2846IG芯片的第29引腳、第28引腳、第27引腳、第26引腳、第25引腳、第24引腳、第23引腳、第22引腳、第21引腳和第20引腳。
[0048]其中，TXD1_A 連接端、TXD 1_B 連接端、SCTE 1_A 連接端、SCTE 1_B 連接端、TXC 1_A連接端、TXC1_B連接端、RXC1_A連接端、RXC1_B連接端、RXD1_A連接端和RXD1_B連接端與TXD 1_A 端口、TXD 1_B 端口、SCTE 1_A 端口、SCTE 1_B 端口、TXC 1_A 端口、TXC 1_B 端口、RXC 1_A端口、RXC1_B端口、RXD1_A端口和RXD1_B端口分別對應(yīng)連接。
[0049]第二數(shù)據(jù)單元包括TXD2_A連接端、TXD2_B連接端、SCTE2_A連接端、SCTE2_B連接端、TXC2_A連接端、TXC2_B連接端、RXC2_A連接端、RXC2_B連接端、RXD2_A連接端、RXD2_B連接端，1乂02_々連接端、1乂02_8連接端、30^2_々連接端、30^2_8連接端、TXC2_A連接端、TXC2_B連接端、RXC2_A連接端、RXC2_B連接端、RXD2_A連接端、RXD2_B連接端分別對應(yīng)JL24-12ZJB芯片的第I引腳、第7引腳，第2引腳、第8引腳、第3引腳、第9引腳、第4引腳、第10引腳、第5引腳和第11引腳。
[0050]第二LTC2846IG 芯片包括 TXD2_A 端口、TXD2_B 端口、SCTE2_A 端口、SCTE2_B 端口、TXC2_A 端口、TXC2_B 端口、RXC2_A 端口、RXC2_B 端口、RXD2_A 端口、RXD2_B 端口，TXD2_A端 口、TXD2_B 端 口、SCTE2_A 端 口、SCTE2_B 端 口、TXC2_A 端 口、TXC2_B 端 口、RXC2_A 端 口、RXC2_B端口、RXD2_A端口、RXD2_B端口分別對應(yīng)第二 LTC2846IG芯片的第29引腳、第28引腳、第27引腳、第26引腳、第25引腳、第24引腳、第23引腳、第22引腳、第21引腳和第20引腳。
[0051 ]其中，TXD2_A 連接端、TXD2_B 連接端、SCTE2_A 連接端、SCTE2_B 連接端、TXC2_A連接端、TXC2_B連接端、RXC2_A連接端、RXC2_B連接端、RXD2_A連接端和RXD2_B連接端與TXD2_A 端 口、TXD2_B 端 口、SCTE2_A 端 口、SCTE2_B 端 口、TXC2_A 端 口、TXC2_B 端 口、RXC2_A端口、RXC2_B端口、RXD2_A端口和RXD2_B端口分別對應(yīng)連接。
[0052]請參閱圖9和圖10所示，HDLC TO ETH模塊包括第一 HDLCl模塊、第二 HDLC2模塊和第一 UART1&2模塊，第一 HDLCl模塊、第二 HDLC2模塊和第一 UART1&2模塊均為5177983-6芯片，第一 HDLCl 模塊包括 CM1_HDLC1_TXD 端 口、CM1_QE_BRG_3 端 口、CM1_HDLC1_RXCLK 端口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_TXCLK 端 口，第二 HDLC2 模塊包括 CM1_HDLC2_TXD 端口、CM1_QE_BRG_11 端口、CM1_HDLC2_RXCLK 端 口、CM1_HDLC2_RXD 端 口 和 CM1_HDLC2_TXCLK端口，第一 UART1&2 模塊包括第一 CM1_UART1_RXD 端口、第一 CM1_UART1_TXD 端口、第一CM1_UART2_RXD 端口和第一 CM1_UART2_TXD 端 口。
[0053]CM1_HDLC1_TXD 端 口、CM1_HDLC1_RXCLK 端 口、CM1_HDLC1_RXD 端 口 和 CM1_HDLC1_TXCLK端口分別對應(yīng)第一 5177983-6芯片的第119引腳、第123引腳、第125引腳和第117引腳；CM1_HDLC2_TXD 端 口、CM1_HDLC2_RXCLK 端 口、CM1_HDLC2_RXD 端 口 和 CM1_HDLC2_TXCLK端口分別對應(yīng)第一 5177983-6芯片的第120引腳、第123引腳、第126引腳和第118引腳；CM1_UART1_RXD端 口、CM1_UART1_TXD端 口、CM1_UART2_RXD 端口和 CM1_UART2_TXD端 口分別對應(yīng)第一 5177983-6芯片的第79引腳、第80引腳、第81引腳和第82引腳。CM1_QE_BRG_3端口和CM1_QE_BRG_11端口分別對應(yīng)第二 5177983-6芯片的第8引腳和9引腳。
[0054]TXDl 端 口、SCTEl 端 口、TXC1 端 口、RXD1 端口和 RXCl 端口與 CM1_HDLC1_TXD 端 口、CM1_QE_BRG_3 端 口、CM1_HDLC1_TXCLK 端 口、CM1_HDLC1_RXD 端 口 和 CM1_HDLC1_RXCLK 端口 分別對應(yīng)連接，TXD2 端 口、SCTE2 端 口、TXC2 端 口、RXD2 端 口 和 RXC2 端口與 CM1_HDLC2_TXD 端 口、CM1_QE_BRG_11 端 口、CM1_HDLC1_TXCLK 端 口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_RXCLK 端 口 分別對應(yīng)連接，CM1_UART1_RXD 端 口、CM1_UART1_TXD 端 口、CM1_UART2_RXD 端 口和 CM1_UART2_TXD 端口與 CM1_UART1_RXD 端 口、第一 CM1_UART1_TXD 端 口、第一 CM1_UART2_RXD端口和第一 CM1_UART2_TXD端口分別對應(yīng)連接。
[0055]HDLC TO ETH模塊包括第一 FECl模塊，第一 FECl模塊為5177983-6芯片，第一FECl 模塊包括 CM1_FEC3_TXCLK 端 口、CM1_FEC3_TXD3 端 口、CM1_FEC3_TXD2 端 口、CM1_FEC3_TXDl 端 口、CM1_FEC3_TXD0 端 口、CM1_FEC3_TXEN 端 口、CM1_FEC3_RXCLK 端 口、CM1_FEC3_RXD3 端 口、CM1_FEC3_RXD2 端 口、CM1_FEC3_RXD1 端 口、CM1_FEC3_RXD0 端 口、CM1_FEC3_RXDV端 口、CM1_FEC3_CRS 端 口、CM1_FEC3_C0L 端 口 和 CM1_FEC3_RXER 端 口，所述 CM1_FEC3_TXCLK端 口、CM1_FEC3_TXD3 端 口、CM1_FEC3_TXD2 端 口、CM1_FEC3_TXD1 端 口、CM1_FEC3_TXD0 端口、CM1_FEC3_TXEN 端 口、CM1_FEC3_RXCLK 端 口、CM1_FEC3_RXD3 端 口、CM1_FEC3_RXD2 端 口、CM1_FEC3_RXD1 端 口、CM1_FEC3_RXD0 端 口、CM1_FEC3_RXDV 端 口、CM1_FEC3_CRS 端 口、CM1_FEC3_C0L端口和CM1_FEC3_RXER端口分別對應(yīng)第二 5177983-6芯片的第62引腳、第64引腳、第66引腳、第68引腳、第70引腳、第72引腳、第61引腳、第63引腳、第65引腳、第67引腳、第69引腳、第71引腳、第76引腳、第75引腳和第73引腳。CM1_FEC3_RXER端口接地。
[0056]請參閱圖11所示，板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，板載以太網(wǎng)交換機(jī)包括Mil Port4 網(wǎng)口，Mil Port4 網(wǎng) 口包括P4_INCLK端口、P4_IND3端口、P4_IND2端口、P4_IND1 端 口、P4_IND0 端 口、P4_INDV 端 口、P4_0UTCLK 端 口、P4_0UTD3 端 口、P4_0UTD2 端口、P4_0UTD1 端 口、P4_0UTD0 端 口、P4_0UTDV 端 口、P4_CRS 端 口 和 P4_C0L 端 口，CM1_FEC3_TXCLK 端 口、CM1_FEC3_TXD3 端 口、CM1_FEC3_TXD2 端 口、CM1_FEC3_TXD1 端 口、CM1_FEC3_TXDO 端 口、CM1_FEC3_TXEN 端 口、CM1_FEC3_RXCLK 端 口、CM1_FEC3_RXD3 端 口、CM1_FEC3_RXD2 端 口、CM1_FEC3_RXD1 端 口、CM1_FEC3_RXD0 端 口、CM1_FEC3_RXDV 端 口、CM1_FEC3_CRS端 口 和 CM1_FEC3_C0L 端口與 P4_INCLK 端 口、P4_IND3 端 口、P4_IND2 端 口、P4_IND1 端 口、P4_IND0 端 口、P4_INDV 端 口、P4_0UTCLK 端 口、P4_0UTD3 端 口、P4_0UTD2 端 口、P4_0UTD1 端口、P4_0UTD0 端 口、P4_0UTDV 端 口、P4_CRS 端 口 和 P4_C0L 端 口 分別對應(yīng)連接。其中，P4_INCLK 端 口、P4_IND3 端 口、P4_IND2 端 口、P4_IND1 端 口、P4_IND0 端 口、P4_INDV 端 口、P4_OUTCLK 端 口、P4_0UTD3 端 口、P4_0UTD2 端 口、P4_0UTD1 端 口、P4_0UTD0 端 口、P4_0UTDV 端口、P4_CRS端口和P4_C0L端口分別對應(yīng)MARVELL 88E6061B芯片的第102引腳、第112引腳、第114引腳、第116引腳、第117引腳、第118引腳、第99引腳、第95引腳、第96引腳、第97引腳、第98引腳、第100引腳、第91引腳和第94引腳。
[0057]請參閱圖11所示，板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，板載以太網(wǎng)交換機(jī)包括 Mil Port5 網(wǎng)口，Mil Port5 網(wǎng) 口包括 P5_INCLK 端 口、P5_IND3 端 口、P5_IND2 端口、P5_IND1 端 口、P5_IND0 端 口、P5_INDV 端 口、P5_0UTCLK 端 口、P5_0UTD3 端 口、P5_0UTD2端 口、P5_0UTD I 端口、P5_0UTD0 端 口、P5_0UTDV 端 口、P5_CRS 端 口 和 P5_C0L 端口。其中，P5_INCLK 端 口、P5_IND3 端 口、P5_IND2 端 口、P5_IND1 端 口、P5_IND0 端 口、P5_INDV 端 口、P5_0UTCLK 端 口、P5_0UTD3 端 口、P5_0UTD2 端 口、P5_0UTD1 端 口、P5_0UTD0 端 口、P5_0UTDV端口、P5_CRS端口和P5_C0L端口分別對應(yīng)MARVELL 88E6061B芯片的第82引腳、第83引腳、第84引腳、第85引腳、第86引腳、第87引腳、第79引腳、第74引腳、第75引腳、第76引腳、第78引腳、第81引腳、第72引腳和第73引腳。
[0058]請參閱圖14和圖15所示，SCPS協(xié)議處理裝置包括第二 FECl模塊，第二 FECl模塊為 5177983-6 芯片，第二 FECl 模塊包括 CM2_FEC1_TXCLK 端 口、CM2_FEC1_TXD3 端 口、CM2_FEC1_TXEN 端 口、CM2_FEC1_TXD2 端 口、CM2_FEC1_TXD1 端 口、CM2_FEC1_TXD0 端 口、CM2_FEC1_RXCLK 端 口、CM2_FEC1_RXD3 端 口、CM2_FEC1_RXD2 端 口、CM2_FEC1_RXD1 端 口、CM2_FEC1_RXD0 端 口、CM2_FEC1_RXDV 端 口、CM2_FEC1_CRS 端 口、CM2_FEC1_C0L 端 口 和 CM2_FEC1_RXER 端口，其中，CM2_FEC1_RXCLK 端 口、CM2_FEC1_RXD3 端 口、CM2_FEC1_RXD2 端 口、CM2_FEC1_RXD1 端 口、CM2_FEC1_RXD0 端 口、CM2_FEC1_RXDV 端 口、CM2_FEC1_CRS 端 口、CM2_FEC1_COL 端 口、CM2_FEC1_TXCLK 端 口、CM2_FEC1_TXD3 端 口、CM2_FEC1_TXD2 端 口、CM2_FEC1_TXDl 端 口、CM2_FEC1_TXD0 端 口、CM2_FEC1_TXEN 端口和 CM2_FEC1_RXER 端口分別對應(yīng)第四5177983-6芯片的第25引腳、第27引腳、第29引腳、第31引腳、第33引腳、第35引腳、第40引腳、第39引腳、第26引腳、第28引腳、第30引腳、第32引腳、第34引腳、第36引腳和第37引腳。
[0059]其中，CM2_FEC1_RXER端口接地，P5_INCLK 端 口、P5_IND3 端 口、P5_IND2 端 口、P5_
【權(quán)利要求】
1.一種空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，包括多協(xié)議收發(fā)器、HDLC TO ETH模塊、板載以太網(wǎng)交換機(jī)、SCPS協(xié)議處理裝置、V.35收發(fā)器和電源模塊，所述HDLC TO ETH模塊連接所述多協(xié)議收發(fā)器和板載以太網(wǎng)交換機(jī)，所述板載以太網(wǎng)交換機(jī)連接所述HDLC TO ETH模塊和SCPS協(xié)議處理裝置，所述SCPS協(xié)議處理裝置連接所述V.35收發(fā)器，所述電源模塊為所述HDLC TO ETH模塊、SCPS協(xié)議處理裝置和板載以太網(wǎng)交換機(jī)供電。
2.如權(quán)利要求1所述的空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，所述多協(xié)議收發(fā)器包括第一 RS232 to TTL模塊、第二 RS232 to TTL模塊和第三RS232 to TTL模塊，所述第一RS232 to TTL模塊和第二 RS232 to TTL模塊均為LTC2846IG芯片，所述第三RS232 to TTL模塊為SP3232EEN芯片，所述第一 RS232 to TTL模塊包括TXDl端口、SCTEl端口、TXCl端口、RXDl 端口和 RXCl 端口，所述第二 RS232 to TTL 模塊包括 TXD2 端口、SCTE2 端口、TXC2端口、RXD2 端口和 RXC2 端口，所述第三 RS232 to TTL 模塊包括 CM1_UART1_RXD 端口、CM1_UART1_TXD 端口、CM1_UART2_RXD 端口和 CM1_UART2_TXD 端口， 所述HDLC TO ETH模塊包括第一 HDLCl模塊、第二 HDLC2模塊和第一 UART1&2模塊，所述第一 HDLCl模塊、第二 HDLC2模塊和第一 UART1&2模塊均為5177983-6芯片，所述第一 HDLCl 模塊包括 CM1_HDLC1_TXD 端口、CM1_QE_BRG_3 端口、CM1_HDLC1_RXCLK 端口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_TXCLK 端口，所述第二 HDLC2 模塊包括 CM1_HDLC2_TXD 端口、CM1_QE_BRG_11 端口、CM1_HDLC2_RXCLK 端口、CM1_HDLC2_RXD 端口和 CM1_HDLC2_TXCLK 端口，所述第一 UART1&2 模塊包括第一 CM1_UART1_RXD 端口、第一 CM1_UART1_TXD 端口、第一CM1_UART2_RXD 端口和第一 CM1_UART2_TXD 端口，所述 TXDl 端口、SCTEl 端口、TXCl 端口、RXDl 端口和 RXCl 端口 與所述 CM1_HDLC1_TXD 端口、CM1_QE_BRG_3 端口、CM1_HDLC1_TXCLK端口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_RXCLK 端口分別對應(yīng)連接，所述 TXD2 端口、SCTE2端口、TXC2 端口、RXD2 端口 和 RXC2 端口與所述 CM1_HDLC2_TXD 端口、CM1_QE_BRG_11 端口、CM1_HDLC1_TXCLK 端口、CM1_HDLC1_RXD 端口和 CM1_HDLC1_RXCLK 端口分別對應(yīng)連接，所述CM1_UART1_RXD 端口 CM1_UART1_TXD 端口、CM1_UART2_RXD 端口和 CM1_UART2_TXD 端口與所述 CM1_UART1_RXD 端口、第一 CM1_UART1_TXD 端口、第一 CM1_UART2_RXD 端口和第一 CM1_UART2_TXD端口分別對應(yīng)連接。
3.如權(quán)利要求1所述的空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，所述HDLCTO ETH模塊包括第一 FECl模塊，所述第一 FECl模塊為5177983-6芯片，所述第一 FECl模塊包括CM1_FEC3_TXCLK 端口、CM1_FEC3_TXD3 端口、CM1_FEC3_TXD2 端口、CM1_FEC3_TXD1 端口、CM1_FEC3_TXD0 端口、CM1_FEC3_TXEN 端口、CM1_FEC3_RXCLK 端口、CM1_FEC3_RXD3 端口、CM1_FEC3_RXD2 端口、CM1_FEC3_RXD1 端口、CM1_FEC3_RXD0 端口、CM1_FEC3_RXDV 端口、CM1_FEC3_CRS 端口、CM1_FEC3_C0L 端口 和 CM1_FEC3_RXER 端口，所述 CM1_FEC3_RXER 端口接地，所述板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，所述板載以太網(wǎng)交換機(jī)包括MIIPort4 網(wǎng)口，所述Mil Port4 網(wǎng)口包括P4_INCLK端口、P4_IND3 端口、P4_IND2端口、P4_IND1端口、P4_IND0 端口、P4_INDV 端口、P4_0UTCLK 端口、P4_0UTD3 端口、P4_0UTD2 端口、P4_0UTD1 端口、P4_0UTD0 端口、P4_0UTDV 端口、P4_CRS 端口 和 P4_C0L 端口，所述 CM1_FEC3_TXCLK 端口、CM1_FEC3_TXD3 端口、CM1_FEC3_TXD2 端口、CM1_FEC3_TXD1 端口、CM1_FEC3_TXDO 端口、CM1_FEC3_TXEN 端口、CM1_FEC3_RXCLK 端口、CM1_FEC3_RXD3 端口、CM1_FEC3_RXD2 端口、CM1_FEC3_RXD1 端口、CM1_FEC3_RXD0 端口、CM1_FEC3_RXDV 端口、CM1_FEC3_CRS端口和 CM1_FEC3_C0L 端口 與所述 P4_INCLK 端口、P4_IND3 端口、P4_IND2 端口、P4_IND1 端口、P4_IND0 端口、P4_INDV 端口、P4_0UTCLK 端口、P4_0UTD3 端口、P4_0UTD2 端口、P4_0UTD1端口、P4_0UTD0 端口、P4_0UTDV 端口、P4_CRS 端口 和 P4_C0L 端口 分別對應(yīng)連接。
4.如權(quán)利要求1所述的空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，所述板載以太網(wǎng)交換機(jī)采用MARVELL 88E606IB芯片，所述板載以太網(wǎng)交換機(jī)包括Mil Port5網(wǎng)口，所述Mil Port5網(wǎng)口包括 P5_INCLK 端口、P5_IND3 端口、P5_IND2 端口、P5_IND1 端口、P5_IND0 端口、P5_INDV 端口、P5_0UTCLK 端口、P5_0UTD3 端口、P5_0UTD2 端口、P5_0UTD1 端口、P5_0UTD0 端口、P5_0UTDV端口、P5_CRS端口和P5_C0L端口，所述SCPS協(xié)議處理裝置包括第二 FECl模塊，所述第二 FECl模塊為5177983-6芯片，所述第二 FECl模塊包括CM2_FEC1_TXCLK端口、CM2_FEC1_TXD3 端口、CM2_FEC1_TXEN 端口、CM2_FEC1_TXD2 端口、CM2_FEC1_TXD1 端口、CM2_FEC1_TXD0 端口、CM2_FEC1_RXCLK 端口、CM2_FEC1_RXD3 端口、CM2_FEC1_RXD2 端口、CM2_FEC1_RXD1 端口、CM2_FEC1_RXD0 端口、CM2_FEC1_RXDV 端口、CM2_FEC1_CRS 端口、CM2_FEC1_COL 端口 和 CM2_FEC1_RXER 端口，所述 CM2_FEC1_RXER 端口 接地，所述 P5_INCLK 端口、P5_IND3 端口、P5_IND2 端口、P5_IND1 端口、P5_IND0 端口、P5_INDV 端口、P5_0UTCLK 端口、P5_0UTD3 端口、P5_0UTD2 端口、P5_0UTD1 端口、P5_0UTD0 端口、P5_0UTDV 端口、P5_CRS 端口和 P5_C0L 端口 與所述 CM2_FEC1_TXCLK 端口、CM2_FEC1_TXD3 端口、CM2_FEC1_TXEN 端口、CM2_FEC1_TXD2 端口、CM2_FEC1_TXD1 端口、CM2_FEC1_TXD0 端口、CM2_FEC1_RXCLK 端口、CM2_FEC1_RXD3 端口、CM2_FEC1_RXD2 端口、CM2_FEC1_RXD1 端口、CM2_FEC1_RXD0 端口、CM2_FEC1_RXDV 端口、CM2_FEC1_CRS 端口、CM2_FEC1_C0L 端口 和 CM2_FEC1_RXER 端口 分別對應(yīng)連接。
5.如權(quán)利要求1所述的空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，所述SCPS協(xié)議處理裝置包括UART1&2模塊和第二 HDLCl模塊，所述UART1&2模塊和第二 HDLCl模塊均為5177983-6芯片，所述 UART 1&2 模 塊包括 CM2_UART1_RXD 端口、CM2_UART1_TXD 端口、CM2_UART2_RXD 端口和 CM2_UART2_TXD 端口，所述第二 HDLCl 模塊包括 CM2_HDLC1_TXD 端口、CM2_QE_BRG_3 端口、CM2_HDLC1_RXCLK 端口、CM2_HDLC1_RXD 端口和 CM2_HDLC1_TXCLK 端口，所述 V.35 收發(fā)器包括TTL to RS232模塊和TTL to V.35模塊，所述TTL to RS232模塊為LTC2846IG芯片，所述TTL to V.35模塊為SP3232EEN芯片，所述TTL to RS232模塊包括第一CM2_UART1_RXD 端口、第一 CM2_UART1_TXD 端口、第一 CM2_UART2_RXD 端口和第一 CM2_UART2_TXD 端口，所述TTL to V.35模塊包括TXD3端口、SCTE3端口、TXC3端口、RXD3端口和RXC3端口，所述 CM2_UART1_RXD 端口、CM2_UART1_TXD 端口、CM2_UART2_RXD 端口和 CM2_UART2_TXD 端口與所述第一 CM2_UART1_RXD 端口、第一 CM2_UART1_TXD 端口、第一 CM2_UART2_RXD 端口和第一 CM2_UART2_TXD 端口 分別對應(yīng)連接，所述 CM2_HDLC1_TXD 端口、CM2_QE_BRG_3 端口、CM2_HDLC1_RXCLK 端口、CM2_HDLC1_RXD 端口和 CM2_HDLC1_TXCLK 端口 與所述 TXD3 端口、SCTE3端口、TXC3端口、RXD3端口和RXC3端口分別對應(yīng)連接。
6.如權(quán)利要求1所述的空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，所述板載以太網(wǎng)交換機(jī)采用MARVELL 88E6061B芯片，所述板載以太網(wǎng)交換機(jī)包括10/100MPHY芯片，所述10/1OOMPHY芯片包括PHYl模塊和PHY2模塊，所述PHYl模塊包括PHY1_TXCLK端口、PHY1_TXD3 端口、PHY1_TXD2 端口、PHY1_TXD1 端口、PHY1_TXD0 端口、PHY1_TXEN 端口、PHY1_RXCLK端口、PHY1_RXD3 端口、PHY1_RXD2 端口、PHY1_RXD1 端口、PHY1_RXD0 端口、PHY1_RXDV 端口、PHY1_RXER 端口、PHY1_CRS 端口 和 PHY1_C0L 端口，所述 PHY2 模塊包括 PHY2_TXCLK 端口、PHY2_TXD3 端口、PHY2_TXD2 端口、PHY2_TXD1 端口、PHY2_TXD0 端口、PHY2_TXEN 端口、PHY2_RXCLK端口、PHY2_RXD3 端口、PHY2_RXD2 端口、PHY2_RXD1端口、PHY2_RXD0 端口、PHY2_RXDV端口、PHY2_RXER端口、PHY2_CRS端口和PHY2_C0L端口，所述SCPS協(xié)議處理裝置包括FEC2模塊和FEC3模塊，所述FEC2模塊和FEC3模塊均為5177983-6芯片，所述FEC2模塊包括 CM2_FEC2_TXCLK 端口、CM2_FEC2_TXD3 端口、CM2_FEC2_TXD2 端口、CM2_FEC2_TXD1 端口、CM2_FEC2_TXD0 端口、CM2_FEC2_TXEN 端口、CM2_FEC2_RXCLK 端口、CM2_FEC2_RXD3 端口、CM2_FEC2_RXD2 端口、CM2_FEC2_RXD1 端口、CM2_FEC2_RXD0 端口、CM2_FEC2_RXDV 端口、CM2_FEC2_RXER 端口、CM2_FEC2_CRS 端口 和 CM2_FEC2_C0L 端口，所述 PHY1_TXCLK 端口、PHY 1_TXD3 端口、PHY1_TXD2 端口、PHY1_TXD1 端口、PHY1_TXD0 端口、PHY1_TXEN 端口、PHY1_RXCLK端口、PHY1_RXD3 端口、PHY1_RXD2 端口、PHY1_RXD1 端口、PHY1_RXD0 端口、PHY1_RXDV 端口、PHY1_RXER 端口、PHY1_CRS 端口和 PHY1_C0L 端口 與所述 CM2_FEC2_TXCLK 端口、CM2_FEC2_TXD3 端口、CM2_FEC2_TXD2 端口、CM2_FEC2_TXD1 端口、CM2_FEC2_TXD0 端口、CM2_FEC2_TXEN端口、CM2_FEC2_RXCLK 端口、CM2_FEC2_RXD3 端口、CM2_FEC2_RXD2 端口、CM2_FEC2_RXD1 端口、CM2_FEC2_RXD0 端口、CM2_FEC2_RXDV 端口、CM2_FEC2_RXER 端口、CM2_FEC2_CRS 端口 和CM2_FEC2_C0L 端口 分別對應(yīng)連接；所述 FEC3 模塊包括 CM2_FEC3_TXCLK 端口、CM2_FEC3_TXD3 端口、CM2_FEC3_TXD2 端口、CM2_FEC3_TXD1 端口、CM2_FEC3_TXD0 端口、CM2_FEC3_TXEN端口、CM2_FEC3_RXCLK 端口、CM2_F EC3_RXD3 端口、CM2_FEC3_RXD2 端口、CM2_FEC3_RXD1 端口、CM2_FEC3_RXD0 端口、CM2_FEC3_RXDV 端口、CM2_FEC3_RXER 端口、CM2_FEC3_CRS 端口 和CM2_FEC3_C0L 端口，所述 PHY2_TXCLK 端口、PHY2_TXD3 端口、PHY2_TXD2 端口、PHY2_TXD1端口、PHY2_TXD0 端口、PHY2_TXEN 端口、PHY2_RXCLK 端口、PHY2_RXD3 端口、PHY2_RXD2 端口、PHY2_RXD1 端口、PHY2_RXD0 端口、PHY2_RXDV 端口、PHY2_RXER 端口、PHY2_CRS 端口 和PHY2_C0L 端口與所述 CM2_FEC3_TXCLK 端口、CM2_FEC3_TXD3 端口、CM2_FEC3_TXD2 端口、CM2_FEC3_TXD1 端口、CM2_FEC3_TXD0 端口、CM2_FEC3_TXEN 端口、CM2_FEC3_RXCLK 端口、CM2_FEC3_RXD3 端口、CM2_FEC3_RXD2 端口、CM2_FEC3_RXD1 端口、CM2_FEC3_RXD0 端口、CM2_FEC3_RXDV 端口、CM2_FEC3_RXER 端口、CM2_FEC3_CRS 端口 和 CM2_FEC3_C0L 端口 分別對應(yīng)連接。
7.如權(quán)利要求1所述的空間通信網(wǎng)絡(luò)加速設(shè)備，其特征在于，所述電源模塊包括三個(gè)接口，所述HDLC TO ETH模塊包括第一電源模塊，所述第一電源模塊包括CM1_FEC_MDC端口、CM1_FEC_MD10端口和CM1_IRQ1#端口 ；所述板載以太網(wǎng)交換機(jī)包括第二電源模塊和第三電源模塊，所述第二電源模塊包括SW_MDC端口、Sff_MD10端口和SW_INT#端口，所述第三電源模塊包括PHY_MDC端口、PHY_MD10端口和PHY_INT#端口 ；所述SCPS協(xié)議處理裝置包括第四電源模塊，所述第四電源模塊包括CM2_FEC_MDC端口、CM2_FEC_MD10端口和CM2_IRQ1#端口，所述 PHY_MDC 端口、PHY_MD10 端口 和 PHY_INT# 端口 與所述 CM2_FEC_MDC 端口、CM2_FEC_MD10端口和CM2_IRQ1#端口分別對應(yīng)連接，所述第一電源模塊、第二電源模塊和第四電源模塊均連接所述電源模塊，所述電源模塊包括SW_MDC連接端、Sff_MD10連接端、Sff_INT# 連接端、CM1_FEC_MDC 連接端、CM1_FEC_MD10 連接端、CM1_IRQ1# 連接端、CM2_FEC_MDC連接端、CM2_FEC_MD10 連接端和 CM2_IRQ3# 連接端，所述 CM1_FEC_MDC 端口、CM1_FEC_MD10端口和 CM1_IRQ1# 端口與所述 CM1_FEC_MDC 連接端、CM1_FEC_MD10 連接端和 CM1_IRQ1# 連接端分別對應(yīng)連接，所述SW_MDC端口、SW_MDIO端口和SW_INT#端口與所述SW_MDC連接端、Sff_MDIO連接端和SW_INT#連接端分別對應(yīng)連接，所述PHY_MDC端口、PHY_MDIO端口和PHY_INT#端口與所述CM2_FEC_MDC連接端、CM2_FEC_MD10連接端和CM2_IRQ3#連接端分別對應(yīng)連接 。
【文檔編號(hào)】H04L12/801GK203747854SQ201420013551
【公開日】2014年7月30日 申請日期:2014年1月9日 優(yōu)先權(quán)日:2014年1月9日
【發(fā)明者】曹冰, 呂孝和 申請人:江蘇久高電子科技有限公司