專利名稱：一種加解密數(shù)字邏輯電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)字邏輯電路，特別涉及一種加解密數(shù)字邏輯電路。
背景技術(shù)：
國內(nèi)對AES (Advanced Encryption Standard, AES)的研究起步較晚，與國外有很大的差距。但是經(jīng)過這兩年的發(fā)展，AES的加密解密技術(shù)在國內(nèi)的發(fā)展已經(jīng)比較成熟，在市場上已經(jīng)出現(xiàn)很多成熟的基于AES的軟件加密產(chǎn)品。如今3G網(wǎng)絡(luò)開始普及，以及光網(wǎng)絡(luò)的普及，大幅增長的信息流量必然對加密速度有非常高的要求，要求具有更高加密速度的硬件設(shè)計。在實現(xiàn)本實用新型的過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在以下缺點(diǎn)和不足:現(xiàn)有的AES加解密設(shè)備通常為一對一的加密，傳輸速率和數(shù)字信號處理速度較慢，無法滿足現(xiàn)代高速加解密的要求。

實用新型內(nèi)容本實用新型提供了一種加解密數(shù)字邏輯電路，該數(shù)字邏輯電路提高了傳輸速率和數(shù)字信號處理速度，實現(xiàn)了多輸入多輸出的加解密，詳見下文描述:—種加解密數(shù)字邏輯電路，所述電路包括:至少2個第一設(shè)備和2個第二設(shè)備，加密過程，所述第一設(shè)備通過128位數(shù)據(jù)總線連接多路復(fù)用器，MCU控制所述多路復(fù)用器，選通其中一路作為所述多路復(fù)用器的輸出，所述多路復(fù)用器的輸出端口與FPGA相連接，所述FPGA將第一明文數(shù)據(jù)轉(zhuǎn)換為第一密文數(shù)據(jù)，同時將所述第一密文數(shù)據(jù)轉(zhuǎn)換為128位的第一并行數(shù)據(jù)并傳輸至地址譯碼器；所述MCU通過控制所述地址譯碼器，將所述第一并行數(shù)據(jù)傳輸至所述第二設(shè)備；解密過程，所述第二設(shè)備通過所述128位數(shù)據(jù)總線連接所述多路復(fù)用器，所述MCU控制所述多路復(fù)用器，選通其中一路作為所述多路復(fù)用器的輸出，所述多路復(fù)用器的輸出端口與所述FPGA相連接，所述FPGA將第二密文數(shù)據(jù)轉(zhuǎn)換為第二明文數(shù)據(jù)，同時將所述第二明文數(shù)據(jù)轉(zhuǎn)換為128位的第二并行數(shù)據(jù)并傳輸至所述地址譯碼器；所述MCU通過控制所述地址譯碼器，將所述第二并行數(shù)據(jù)傳輸至所述第一設(shè)備。本實用新型提供的技術(shù)方案的有益效果是:本實用新型實現(xiàn)了多個發(fā)送設(shè)備和終端設(shè)備的同時接入，通過多路復(fù)用器可以選擇任一發(fā)送設(shè)備和終端設(shè)備，實現(xiàn)了對發(fā)送設(shè)備和終端設(shè)備的控制；通過采用128位寬的并行數(shù)據(jù)接口，實現(xiàn)并行高速率AES流水線的加解密，提高了傳輸速率和數(shù)字信號處理速度。

圖1為加密數(shù)字邏輯電路的原理圖；圖2為解密數(shù)字邏輯電路的原理圖；圖3為加密數(shù)字邏 輯電路的另一原理圖；[0014]圖4為解密數(shù)字邏輯電路的另一原理圖。附圖中所列部件列表如下所示:1:第一設(shè)備；2:多路復(fù)用器；3:MCU ；4:FPGA ；5:地址譯碼器；6:第二設(shè)備。
具體實施方式
為使本實用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對本實用新型實施方式作進(jìn)一步地詳細(xì)描述。為了提高傳輸速率和數(shù)字信號處理速度，實現(xiàn)多輸入多輸出的加解密，本實用新型實施例提供了一種加解密數(shù)字邏輯電路，參見圖1和圖2，包括:至少2個第一設(shè)備I和2個第二設(shè)備6，第一設(shè)備I通過128位數(shù)據(jù)總線連接多路復(fù)用器2，MCU3控制多路復(fù)用器2，選通其中一路作為多路復(fù)用器2的輸出，多路復(fù)用器2的輸出端口與FPGA4相連接，F(xiàn)PGAMfW文數(shù)據(jù)轉(zhuǎn)換為密文數(shù)據(jù)，同時將密文數(shù)據(jù)轉(zhuǎn)換為128位的第一并行數(shù)據(jù)并傳輸至地址譯碼器5 ；MCU3通過控制地址譯碼器5，將第一并行數(shù)據(jù)傳輸至第二設(shè)備6 ；第二設(shè)備6通過128位數(shù)據(jù)總線連接多路復(fù)用器2，MCU3控制多路復(fù)用器2，選通其中一路作為多路復(fù)用器2的輸出，多路復(fù)用器2的輸出端口與FPGA4相連接，F(xiàn)PGA4將密文數(shù)據(jù)轉(zhuǎn)換為明文數(shù)據(jù)，同時將明文數(shù)據(jù)轉(zhuǎn)換為128位的第二并行數(shù)據(jù)并傳輸至地址譯碼器5 ；MCU3通過控制地址譯碼器5，將第二并行數(shù)據(jù)傳輸至第一設(shè)備I。
其中，當(dāng)數(shù)字邏輯電路工作在加密狀態(tài)時，第一設(shè)備I為發(fā)送設(shè)備，第二設(shè)備6為終端設(shè)備；當(dāng)數(shù)字邏輯電路工作在解密狀態(tài)時，第二設(shè)備6為發(fā)送設(shè)備，第一設(shè)備I為終端設(shè)備。具體實現(xiàn)時，本實用新型實施例對上述器件的型號不做限制，只要能完成上述功能的任何器件均可。下面以四個第一設(shè)備I和四個第二設(shè)備6為例，詳細(xì)描述該數(shù)字邏輯電路的工作
原理；數(shù)字邏輯電路工作在加密狀態(tài)時，參見圖3，第一設(shè)備I作為發(fā)送設(shè)備，第二設(shè)備6作為終端設(shè)備，其中，每個發(fā)送設(shè)備都有128位的數(shù)據(jù)總線連接在多路復(fù)用器2上，實現(xiàn)128位并行接口，F(xiàn)PGA4內(nèi)部實現(xiàn)AES加密算法，將明文數(shù)據(jù)轉(zhuǎn)換到密文數(shù)據(jù)，最終FPGA4把密文數(shù)據(jù)轉(zhuǎn)換成128位的第一并行數(shù)據(jù)發(fā)送給地址譯碼器5，MCU3通過對地址譯碼器5的控制，實現(xiàn)通路選擇的功能，發(fā)送給對應(yīng)輸出終端中的任一終端設(shè)備。數(shù)字邏輯電路工作在解密狀態(tài)時，參見圖4，第二設(shè)備6作為發(fā)送設(shè)備，第一設(shè)備I作為終端設(shè)備，其中，每個發(fā)送設(shè)備都有128位的數(shù)據(jù)總線連接在多路復(fù)用器2上，MCU3通過控制信號控制多路復(fù)用器2，選通其中一路作為多路復(fù)用器2的輸出，多路復(fù)用器2的輸出端口與FPGA4相連接，實現(xiàn)128位并行接口，F(xiàn)PGA4內(nèi)部實現(xiàn)AES解密算法，實現(xiàn)密文數(shù)據(jù)到明文數(shù)據(jù)的轉(zhuǎn)變，最終FPGA4把明文數(shù)據(jù)轉(zhuǎn)換成128位的第二并行數(shù)據(jù)發(fā)送給地址譯碼器5，MCU3通過對地址譯碼器5的控制，實現(xiàn)通路選擇的功能，發(fā)送給對應(yīng)輸出終端中的任一終端設(shè)備。通過該數(shù)字邏輯電路可以實現(xiàn)多輸入多輸出設(shè)備的同時連接，由MCU3控制發(fā)送設(shè)備到接收設(shè)備的選通控制，實現(xiàn)AES的多通路控制；同時128位寬的數(shù)據(jù)總線實現(xiàn)高位寬并行數(shù)據(jù)的傳輸，可以實現(xiàn)128*Clk (時鐘速率)的比特速率(一般clk>100M)，即至少實現(xiàn)128*100M=12.8Gbps的速率傳輸，可實現(xiàn)高速傳輸和數(shù)字信號處理速度。綜上所述，本實用新型通過利用FPGA、MCU、多路復(fù)用器和地址譯碼器，實現(xiàn)了一種多輸入多輸出終端的高速并行加解密的數(shù)字邏輯電路，滿足了現(xiàn)代高速加解密的需求。本領(lǐng)域技術(shù)人員可以理解附圖只是一個優(yōu)選實施例的示意圖，上述本實用新型實施例序號僅僅為了描述，不代表實施例的優(yōu)劣。以上 所述僅為本實用新型的較佳實施例，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種加解密數(shù)字邏輯電路，其特征在于，所述電路包括:至少2個第一設(shè)備和2個第二設(shè)備， 加密過程，所述第一設(shè)備通過128位數(shù)據(jù)總線連接多路復(fù)用器，MCU控制所述多路復(fù)用器，選通其中一路作為所述多路復(fù)用器的輸出，所述多路復(fù)用器的輸出端口與FPGA相連接，所述FPGA將第一明文數(shù)據(jù)轉(zhuǎn)換為第一密文數(shù)據(jù)，同時將所述第一密文數(shù)據(jù)轉(zhuǎn)換為128位的第一并行數(shù)據(jù)并傳輸至地址譯碼器；所述MCU通過控制所述地址譯碼器，將所述第一并行數(shù)據(jù)傳輸至所述第二設(shè)備； 解密過程，所述第二設(shè)備通過所述128位數(shù)據(jù)總線連接所述多路復(fù)用器，所述MCU控制所述多路復(fù)用器，選通其中一路作為所述多路復(fù)用器的輸出，所述多路復(fù)用器的輸出端口與所述FPGA相連接，所述FPGA將第二密文數(shù)據(jù)轉(zhuǎn)換為第二明文數(shù)據(jù)，同時將所述第二明文數(shù)據(jù)轉(zhuǎn)換為128位的第二并行數(shù)據(jù)并傳輸至所述地址譯碼器；所述MCU通過控制所述地址譯碼器，將所述 第二并行數(shù)據(jù)傳輸至所述第一設(shè)備。
專利摘要一種加解密數(shù)字邏輯電路，本實用新型實現(xiàn)了多個發(fā)送設(shè)備和終端設(shè)備的同時接入，通過多路復(fù)用器可以選擇任一發(fā)送設(shè)備和終端設(shè)備，實現(xiàn)了對發(fā)送設(shè)備和終端設(shè)備的控制；通過采用128位寬的并行數(shù)據(jù)接口，實現(xiàn)并行高速率AES流水線的加解密，提高了傳輸速率和數(shù)字信號處理速度。
文檔編號H04L9/06GK203104479SQ20132006894
公開日2013年7月31日 申請日期2013年2月6日 優(yōu)先權(quán)日2013年2月6日
發(fā)明者姜勇, 蘇錦秀 申請人:天津光電聚能專用通信設(shè)備有限公司