一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，包括8碼字拼接模塊和定長(zhǎng)碼至定長(zhǎng)碼拼接模塊，其中，8碼字拼接模塊用于將輸入的非定長(zhǎng)碼拼接成8比特定長(zhǎng)碼數(shù)據(jù)；定長(zhǎng)碼至定長(zhǎng)碼拼接模塊用于將上述拼接后的8比特定長(zhǎng)碼數(shù)據(jù)拼接成定長(zhǎng)碼數(shù)據(jù)并輸出；本發(fā)明所設(shè)計(jì)的一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置能夠在實(shí)現(xiàn)高速拼接非定長(zhǎng)碼的同時(shí)，有效的減少硬件資源使用。
【專(zhuān)利說(shuō)明】一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)壓縮技術(shù)，尤其涉及一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置。
【背景技術(shù)】
[0002]在數(shù)字圖像、視頻、語(yǔ)音等數(shù)據(jù)壓縮應(yīng)用中，經(jīng)常使用熵編碼，例如Huffman編碼、RICE編碼、算術(shù)編碼等。而這些二進(jìn)制的編碼數(shù)據(jù)在表示中僅有若干位有效的編碼，即輸出的編碼是非定長(zhǎng)碼，但在數(shù)據(jù)輸出時(shí)要求所有的碼字信息為規(guī)定格式，這就要求把所有的碼字按照其長(zhǎng)度依次連接，形成緊湊的定長(zhǎng)字，經(jīng)緩存后按恒定碼速率輸出。
[0003]FPGACField Programmable Gate Arry),即現(xiàn)場(chǎng)可編程門(mén)陣列。它是在 PAL、GAL、CPLD等可編程器件基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有的可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。但是FPGA的內(nèi)部資源也是有限的。
[0004]因此，如何有效的在實(shí)現(xiàn)同等功能和性能的同時(shí)，有效的減少資源的消耗，成為了FPGA設(shè)計(jì)時(shí)的一個(gè)首要的問(wèn)題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問(wèn)題在于克服現(xiàn)有技術(shù)的不足，提供一種能夠在實(shí)現(xiàn)高速拼接非定長(zhǎng)碼的同時(shí)，有效的減少硬件資源使用的非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置。
[0006]本發(fā)明具體采用以下技術(shù)方案解決上述技術(shù)問(wèn)題:本發(fā)明設(shè)計(jì)了一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，包括8碼字拼接模塊和定長(zhǎng)碼至定長(zhǎng)碼拼接模塊，其中，
8碼字拼接模塊用于將輸入的非定長(zhǎng)碼拼接成8比特定長(zhǎng)碼數(shù)據(jù)；
定長(zhǎng)碼至定長(zhǎng)碼拼接模塊用于將上述拼接后的8比特定長(zhǎng)碼數(shù)據(jù)拼接成定長(zhǎng)碼數(shù)據(jù)并輸出。
[0007]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述8碼字拼接模塊包括碼長(zhǎng)累加模塊、累加和譯碼模塊、第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器，其中，
碼長(zhǎng)累加模塊用于累計(jì)到當(dāng)前位置的非定長(zhǎng)碼的碼元總長(zhǎng)；
累加和譯碼模塊用于將上述非定長(zhǎng)碼的碼元總長(zhǎng)解析成拼接控制信號(hào)，并分別傳輸至第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器；
第一數(shù)據(jù)暫存陣列和第二數(shù)據(jù)暫存陣列根據(jù)上述控制信號(hào)依次交替暫存碼字?jǐn)?shù)據(jù)，所述多路選擇器根據(jù)上述控制信號(hào)選取其中碼字?jǐn)?shù)據(jù)存滿(mǎn)的數(shù)據(jù)暫存陣列，將其中的碼字?jǐn)?shù)據(jù)以8比特定長(zhǎng)碼數(shù)據(jù)形式輸出。
[0008]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述定長(zhǎng)碼至定長(zhǎng)碼拼接模塊包括字節(jié)累加模塊、字節(jié)和譯碼模塊及數(shù)據(jù)暫存陣列，其中，
字節(jié)累加模塊接收8碼字拼接模塊輸出的8比特定長(zhǎng)碼數(shù)據(jù)，并計(jì)算到當(dāng)前位置總共的字節(jié)數(shù)目；
字節(jié)和譯碼模塊用于根據(jù)上述字節(jié)數(shù)目產(chǎn)生該字節(jié)的寫(xiě)入位置和控制信號(hào)，并將控制信號(hào)傳輸至數(shù)據(jù)暫存陣列；
數(shù)據(jù)暫存陣列用于根據(jù)上述控制信號(hào)暫存定長(zhǎng)碼數(shù)據(jù)，當(dāng)定長(zhǎng)碼數(shù)據(jù)存滿(mǎn)時(shí)，將定長(zhǎng)碼數(shù)據(jù)輸出。
[0009]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述數(shù)據(jù)暫存陣列由D觸發(fā)器陣列和多路選擇器陣列構(gòu)成，其中，
所述多路選擇器陣列包括至少一個(gè)多路選擇器，字節(jié)和譯碼模塊將解析成的控制信號(hào)傳輸至多路選擇器陣列中的一個(gè)或多個(gè)多路選擇器中；
所述D觸發(fā)器陣列中D觸發(fā)器的個(gè)數(shù)與多路選擇器陣列中多路選擇器的個(gè)數(shù)相同，且一一對(duì)應(yīng)，多路選擇器根據(jù)字節(jié)和譯碼模塊解析成的控制信號(hào)將定長(zhǎng)碼數(shù)據(jù)存儲(chǔ)到與其對(duì)應(yīng)的D觸發(fā)器中，該D觸發(fā)器根據(jù)自身的鎖存信號(hào)暫存定長(zhǎng)碼數(shù)據(jù)，當(dāng)定長(zhǎng)碼數(shù)據(jù)存滿(mǎn)時(shí)，將定長(zhǎng)碼數(shù)據(jù)輸出。
[0010]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述D觸發(fā)器陣列中D觸發(fā)器的個(gè)數(shù)為8，所述多路選擇器陣列中多路選擇器的個(gè)數(shù)為8。
[0011]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn):
本發(fā)明提供了一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，采用可編程邏輯器件(FPGA)實(shí)現(xiàn)非定長(zhǎng)碼字的高速拼接功能，通過(guò)采用數(shù)據(jù)暫存裝置的交替使用和流水操作，在實(shí)現(xiàn)高速拼接同等功能和性能的同時(shí)，減少了非定長(zhǎng)碼高速拼接實(shí)現(xiàn)時(shí)的硬件資源消耗。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0012]圖1為本發(fā)明總的結(jié)構(gòu)框圖；
圖2為本發(fā)明的一種【具體實(shí)施方式】；
圖3為圖2中201部分的工作流程圖；
圖4為本發(fā)明的另一種【具體實(shí)施方式】；
圖5為圖4中402部分的工作流程圖；
圖6為本發(fā)明中數(shù)據(jù)暫存陣列的結(jié)構(gòu)原理圖。
【具體實(shí)施方式】
[0013]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說(shuō)明:
如圖1所示，本發(fā)明設(shè)計(jì)了一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，包括8碼字拼接模塊和定長(zhǎng)碼至定長(zhǎng)碼拼接模塊，其中，
8碼字拼接模塊用于將輸入的非定長(zhǎng)碼拼接成8比特定長(zhǎng)碼數(shù)據(jù)；例如，有數(shù)據(jù)101和11001，則通過(guò)8碼字拼接模塊后輸出定長(zhǎng)碼10111001 ;或者，有數(shù)據(jù)1001和1100101，則通過(guò)8碼字拼接模塊后輸出定長(zhǎng)碼10011100，并將剩余的101存儲(chǔ)在8碼字拼接模塊中，與下一次的碼字進(jìn)行拼接操作；
定長(zhǎng)碼至定長(zhǎng)碼拼接模塊用于將上述拼接后的8比特定長(zhǎng)碼數(shù)據(jù)拼接成定長(zhǎng)碼數(shù)據(jù)并輸出;例如，當(dāng)8碼字拼接模塊輸出了定長(zhǎng)碼11001100，11011101，11111111，10001000 ；則通過(guò)定長(zhǎng)碼至定長(zhǎng)碼拼接模塊后變成11001100110111011111111110001000。
[0014]如圖2和圖3所示，作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述8碼字拼接模塊包括碼長(zhǎng)累加模塊、累加和譯碼模塊、第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器，其中， 碼長(zhǎng)累加模塊用于累計(jì)到當(dāng)前位置的非定長(zhǎng)碼的碼元總長(zhǎng)；例如，之前共有7比特的碼元，碼長(zhǎng)累加模塊中的數(shù)據(jù)為7，而當(dāng)前的碼元為101，則碼長(zhǎng)累加模塊中的數(shù)據(jù)變?yōu)?0 ；另外，當(dāng)碼長(zhǎng)累加模塊中的數(shù)據(jù)為14，當(dāng)前的碼元為101時(shí)，則碼元累加模塊中的數(shù)據(jù)變?yōu)?br> I(14+3-16)，其余的類(lèi)似的情況與上述采取同樣的方式對(duì)碼元長(zhǎng)度進(jìn)行累加；
累加和譯碼模塊用于將上述非定長(zhǎng)碼的碼元總長(zhǎng)解析成拼接控制信號(hào)，并分別傳輸至第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器；例如，當(dāng)碼長(zhǎng)累加模塊中的數(shù)值為11時(shí)，而當(dāng)前的碼元為101，則產(chǎn)生相應(yīng)的控制信號(hào)向12、13、14個(gè)D觸發(fā)器中寫(xiě)入數(shù)據(jù)“I”、“O” 和 “I”；
第一數(shù)據(jù)暫存陣列和第二數(shù)據(jù)暫存陣列用于根據(jù)累加和譯碼模塊解析成的控制信號(hào)暫存碼字?jǐn)?shù)據(jù)，當(dāng)任意一個(gè)數(shù)據(jù)暫存陣列中碼字?jǐn)?shù)據(jù)存滿(mǎn)時(shí)，將碼字?jǐn)?shù)據(jù)輸出；例如，當(dāng)碼長(zhǎng)累加模塊中的數(shù)值為3時(shí)，而當(dāng)前的碼元為101，則分別將數(shù)據(jù)和“I”存儲(chǔ)到第一數(shù)據(jù)暫存陣列中的第4、5、6個(gè)D觸發(fā)器中；當(dāng)?shù)谝粩?shù)據(jù)暫存陣列中的8個(gè)D觸發(fā)器中都存儲(chǔ)了數(shù)據(jù)時(shí)，則將其中的數(shù)據(jù)以定長(zhǎng)碼輸出；
當(dāng)碼長(zhǎng)累加模塊中的數(shù)值為11時(shí)，而當(dāng)前的碼元為101，則分別將數(shù)據(jù)和“I”存儲(chǔ)到第二數(shù)據(jù)陣列中的第4、5、6個(gè)D觸發(fā)器中；當(dāng)?shù)诙?shù)據(jù)暫存陣列中的8個(gè)D觸發(fā)器中都存儲(chǔ)了數(shù)據(jù)時(shí)，則將其中的數(shù)據(jù)以定長(zhǎng)碼輸出；
多路選擇器用于根據(jù)上述控制信號(hào)選擇輸出其中一個(gè)數(shù)據(jù)暫存陣列中的數(shù)據(jù)；例如，當(dāng)?shù)谝粩?shù)據(jù)暫存陣列中的數(shù)據(jù)存滿(mǎn)時(shí)，多路選擇器選擇第一數(shù)據(jù)暫存陣列中的數(shù)據(jù)以定長(zhǎng)碼輸出；同樣，當(dāng)?shù)诙?shù)據(jù)暫存陣列中的數(shù)據(jù)存滿(mǎn)時(shí)，多路選擇器選擇第二數(shù)據(jù)暫存陣列中的數(shù)據(jù)以定長(zhǎng)碼輸出。
[0015]如圖4和圖5所示，作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述定長(zhǎng)碼至定長(zhǎng)碼拼接模塊包括字節(jié)累加模塊、字節(jié)和譯碼模塊及數(shù)據(jù)暫存陣列，其中，
字節(jié)累加模塊用于計(jì)算到當(dāng)前位置共輸出的字節(jié)數(shù)目；例如，之前共有2字節(jié)的數(shù)據(jù)，字節(jié)累加模塊中的數(shù)據(jù)為2，而當(dāng)前的字節(jié)為11011101，則字節(jié)累加模塊中的數(shù)據(jù)變?yōu)? ；另外，當(dāng)字節(jié)累加模塊中的數(shù)據(jù)為8，當(dāng)前的碼元為11011101時(shí)，則字節(jié)累加模塊中的數(shù)據(jù)變?yōu)?I (8+1-8)；
字節(jié)和譯碼模塊用于根據(jù)上述字節(jié)數(shù)目產(chǎn)生該字節(jié)的寫(xiě)入位置和控制信號(hào)，并將控制信號(hào)傳輸至數(shù)據(jù)暫存陣列；例如，當(dāng)字節(jié)累加模塊中的數(shù)值為7時(shí)，而當(dāng)前的碼元為11011101，則產(chǎn)生相應(yīng)的控制信號(hào)向數(shù)據(jù)暫存陣列中的對(duì)應(yīng)第8個(gè)字節(jié)的位置寫(xiě)入數(shù)據(jù)“11011101” ；
數(shù)據(jù)暫存陣列，用于根據(jù)上述控制信號(hào)暫存定長(zhǎng)碼數(shù)據(jù)，當(dāng)定長(zhǎng)碼數(shù)據(jù)存滿(mǎn)時(shí)，將定長(zhǎng)碼數(shù)據(jù)輸出；例如，當(dāng)字節(jié)累加模塊中的數(shù)值為3時(shí)，而當(dāng)前的碼元為11011101，則將數(shù)據(jù)“11011101”存儲(chǔ)到數(shù)據(jù)緩存陣列中的第4字節(jié)對(duì)應(yīng)的位置中；當(dāng)數(shù)據(jù)暫存陣列中的8個(gè)字節(jié)中都存儲(chǔ)了數(shù)據(jù)時(shí)，則將其中的數(shù)據(jù)以定長(zhǎng)碼輸出。
[0016]如圖6所示，作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述數(shù)據(jù)暫存陣列包括D觸發(fā)器陣列和多路選擇器陣列，其中，
所述多路選擇器陣列包括至少一個(gè)多路選擇器，字節(jié)和譯碼模塊將解析成的控制信號(hào)傳輸至多路選擇器陣列中的一個(gè)或多個(gè)多路選擇器中；
所述D觸發(fā)器陣列中D觸發(fā)器的個(gè)數(shù)與多路選擇器陣列中多路選擇器的個(gè)數(shù)相同，且一一對(duì)應(yīng)，多路選擇器根據(jù)字節(jié)和譯碼模塊解析成的控制信號(hào)將定長(zhǎng)碼數(shù)據(jù)存儲(chǔ)到與其對(duì)應(yīng)的D觸發(fā)器中，該D觸發(fā)器根據(jù)自身的鎖存信號(hào)暫存定長(zhǎng)碼數(shù)據(jù)，當(dāng)定長(zhǎng)碼數(shù)據(jù)存滿(mǎn)時(shí)，將定長(zhǎng)碼數(shù)據(jù)輸出。
[0017]當(dāng)8碼字拼接模塊將定長(zhǎng)碼送至定長(zhǎng)碼至定長(zhǎng)碼拼接模塊時(shí)，首先由字節(jié)累加模塊計(jì)算當(dāng)前的數(shù)據(jù)應(yīng)該所在的字節(jié)位置，并將計(jì)算結(jié)果反饋給字節(jié)和譯碼模塊，字節(jié)和譯碼模塊根據(jù)信息產(chǎn)生寫(xiě)入數(shù)據(jù)的地址和控制信號(hào)，將定長(zhǎng)碼數(shù)據(jù)寫(xiě)入到數(shù)據(jù)暫存陣列中，當(dāng)數(shù)據(jù)暫存陣列中的數(shù)據(jù)存儲(chǔ)滿(mǎn)時(shí)，架構(gòu)數(shù)據(jù)以較長(zhǎng)的(需要的格式)定長(zhǎng)碼輸出。
[0018]本發(fā)明中所有數(shù)據(jù)暫存陣列均由圖所示的這種結(jié)構(gòu)或者類(lèi)似的結(jié)構(gòu)實(shí)現(xiàn)，其主要的實(shí)現(xiàn)方式是，由控制信號(hào)中的選擇信號(hào)選擇對(duì)應(yīng)的D觸發(fā)器的數(shù)據(jù)選擇端，根據(jù)控制信號(hào)中的鎖存信號(hào)將數(shù)據(jù)鎖存到對(duì)應(yīng)的D觸發(fā)器中，通過(guò)這種結(jié)構(gòu)的堆疊可以實(shí)現(xiàn)任意長(zhǎng)度碼字的拼接。
[0019]本發(fā)明中數(shù)據(jù)暫存陣列采用的堆疊次數(shù)為8次。
[0020]參考前述本發(fā)明示例性的描述，本領(lǐng)域技術(shù)人員可以知曉本發(fā)明具有以下優(yōu)點(diǎn)。本發(fā)明提供了一種變長(zhǎng)碼高速拼接的硬件實(shí)現(xiàn)裝置，采用可編程邏輯器件(FPGA)實(shí)現(xiàn)了非定長(zhǎng)碼元的高速實(shí)時(shí)拼接，通過(guò)采用流水操作和Pipeline結(jié)構(gòu)實(shí)現(xiàn)了變長(zhǎng)碼得實(shí)時(shí)高速拼接，同時(shí)優(yōu)化了結(jié)構(gòu)，大大的減少了硬件資源的消耗。
[0021]盡管本發(fā)明此處具體化一些特定的例子示出和描述，然而本發(fā)明不限制于所示出的細(xì)節(jié)，因?yàn)樵诓黄x本發(fā)明精神以及在權(quán)利要求的范圍和同等范圍內(nèi)，可以做出多種改進(jìn)和結(jié)構(gòu)變化。因此，寬范圍地并且如權(quán)利要求中所闡述的在某種意義上與本發(fā)明的范圍一致地解釋附加的權(quán)利要求是適當(dāng)?shù)摹?br> 【權(quán)利要求】
1.一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，其特征在于，包括8碼字拼接模塊和定長(zhǎng)碼至定長(zhǎng)碼拼接模塊，其中， 8碼字拼接模塊用于將輸入的非定長(zhǎng)碼拼接成8比特定長(zhǎng)碼數(shù)據(jù)； 定長(zhǎng)碼至定長(zhǎng)碼拼接模塊用于將上述拼接后的8比特定長(zhǎng)碼數(shù)據(jù)拼接成定長(zhǎng)碼數(shù)據(jù)并輸出。
2.根據(jù)權(quán)利要求1所述的一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，其特征在于，所述8碼字拼接模塊包括碼長(zhǎng)累加模塊、累加和譯碼模塊、第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器，其中， 碼長(zhǎng)累加模塊用于累計(jì)到當(dāng)前位置的非定長(zhǎng)碼的碼元總長(zhǎng)； 累加和譯碼模塊用于將上述非定長(zhǎng)碼的碼元總長(zhǎng)解析成拼接控制信號(hào)，并分別傳輸至第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器； 第一數(shù)據(jù)暫存陣列和第二數(shù)據(jù)暫存陣列根據(jù)上述控制信號(hào)依次交替暫存碼字?jǐn)?shù)據(jù)，所述多路選擇器根據(jù)上述控制信號(hào)選取其中碼字?jǐn)?shù)據(jù)存滿(mǎn)的數(shù)據(jù)暫存陣列，將其中的碼字?jǐn)?shù)據(jù)以8比特定長(zhǎng)碼數(shù)據(jù)形式輸出。
3.根據(jù)權(quán)利要求1所述的一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，其特征在于，所述定長(zhǎng)碼至定長(zhǎng)碼拼接模塊包括字節(jié)累加模塊、字節(jié)和譯碼模塊及數(shù)據(jù)暫存陣列，其中， 字節(jié)累加模塊接收8碼字拼接模塊輸出的8比特定長(zhǎng)碼數(shù)據(jù)，并計(jì)算到當(dāng)前位置總共的字節(jié)數(shù)目； 字節(jié)和譯碼模塊用于根據(jù)上述字節(jié)數(shù)目產(chǎn)生該字節(jié)的寫(xiě)入位置和控制信號(hào)，并將控制信號(hào)傳輸至數(shù)據(jù)暫存陣列； 數(shù)據(jù)暫存陣列用于根據(jù)上述控制信號(hào)暫存定長(zhǎng)碼數(shù)據(jù)，當(dāng)定長(zhǎng)碼數(shù)據(jù)存滿(mǎn)時(shí)，將定長(zhǎng)碼數(shù)據(jù)輸出。
4.根據(jù)權(quán)利要求3所述的一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，其特征在于，所述數(shù)據(jù)暫存陣列由D觸發(fā)器陣列和多路選擇器陣列構(gòu)成，其中， 所述多路選擇器陣列包括至少一個(gè)多路選擇器，字節(jié)和譯碼模塊將解析成的控制信號(hào)傳輸至多路選擇器陣列中的一個(gè)或多個(gè)多路選擇器中； 所述D觸發(fā)器陣列中D觸發(fā)器的個(gè)數(shù)與多路選擇器陣列中多路選擇器的個(gè)數(shù)相同，且一一對(duì)應(yīng)，多路選擇器根據(jù)字節(jié)和譯碼模塊解析成的控制信號(hào)將定長(zhǎng)碼數(shù)據(jù)存儲(chǔ)到與其對(duì)應(yīng)的D觸發(fā)器中，該D觸發(fā)器根據(jù)自身的鎖存信號(hào)暫存定長(zhǎng)碼數(shù)據(jù)，當(dāng)定長(zhǎng)碼數(shù)據(jù)存滿(mǎn)時(shí)，將定長(zhǎng)碼數(shù)據(jù)輸出。
5.根據(jù)權(quán)利要求4所述的一種非定長(zhǎng)碼高速拼接硬件實(shí)現(xiàn)裝置，其特征在于，所述D觸發(fā)器陣列中D觸發(fā)器的個(gè)數(shù)為8，所述多路選擇器陣列中多路選擇器的個(gè)數(shù)為8。
【文檔編號(hào)】H04N7/26GK103458247SQ201310395810
【公開(kāi)日】2013年12月18日 申請(qǐng)日期:2013年9月4日 優(yōu)先權(quán)日:2013年9月4日
【發(fā)明者】李冰, 張 林, 劉勇, 趙霞, 王剛, 董乾 申請(qǐng)人:東南大學(xué)