基于多條處理邏輯線實現(xiàn)高速寬帶的方法和裝置制造方法
【專利摘要】本發(fā)明揭示了一種基于多條處理邏輯線實現(xiàn)高速寬帶的方法和裝置，報文從芯片物理層端口進(jìn)入芯片內(nèi)部后，依次經(jīng)過處理邏輯線的入方向處理引擎的解析、轉(zhuǎn)發(fā)管理模塊的轉(zhuǎn)發(fā)和出方向處理引擎的編輯處理后從芯片物理層端口輸出。每兩條處理邏輯線的轉(zhuǎn)發(fā)管理模塊之間設(shè)置連接通道，實現(xiàn)跨邏輯處理線的報文處理。本發(fā)明既可以實現(xiàn)多條處理邏輯線對報文的同時處理，同時又可以實現(xiàn)報文進(jìn)行跨處理邏輯線處理，大大提高了芯片對報文的處理速度，滿足日益增長的帶寬要求；芯片開發(fā)成本低，實用性高，便于進(jìn)行推廣使用。
【專利說明】基于多條處理邏輯線實現(xiàn)高速寬帶的方法和裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及網(wǎng)絡(luò)通信【技術(shù)領(lǐng)域】，尤其是涉及一種通過在芯片內(nèi)部增加處理邏輯線實現(xiàn)高速帶寬的方法和裝置。
【背景技術(shù)】
[0002]隨著網(wǎng)絡(luò)的快速發(fā)展，以及包處理芯片的應(yīng)用越來越多，對包處理芯片的要求也隨之越來越高。尤其是近年來發(fā)展火熱的云計算技術(shù)、數(shù)據(jù)中心技術(shù)，通常要求以太網(wǎng)交換機帶寬達(dá)百Gbps甚至千Gbps，這就要求以太網(wǎng)交換機的核心部件一包處理交換芯片能提供較高的帶寬。
[0003]目前的包處理交換芯片采用ASIC技術(shù)，盡可能將復(fù)雜的處理轉(zhuǎn)發(fā)邏輯集成于芯片內(nèi)部，通過芯片硬件處理數(shù)據(jù)，從而大大提高了處理速度。然而傳統(tǒng)的包處理轉(zhuǎn)發(fā)芯片內(nèi)部一般只有一條處理邏輯線，帶寬往往受制于制造工藝，因此芯片的處理速度也同樣受到影響，提速空間有限。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種基于多條處理邏輯線實現(xiàn)高速寬帶的方法和裝置，通過在芯片內(nèi)部增加處理邏輯線，實現(xiàn)多條處理邏輯線同時處理收到的報文，實現(xiàn)了高速帶寬，大大提高了報文處理速度。
[0005]為實現(xiàn)上述目的，本發(fā)明提出如下技術(shù)方案:一種基于多條處理邏輯線實現(xiàn)高速寬帶的方法，在芯片內(nèi)部設(shè)置至少兩條邏輯處理線以及用于連接邏輯處理線的連接通道，報文從芯片物理層端口進(jìn)入到芯片內(nèi)部后，經(jīng)芯片內(nèi)部的邏輯處理線并行處理或順序處理后，從芯片物理層端口輸出。
[0006]優(yōu)選地，每條邏輯處理線的報文處理過程相同。
[0007]所述邏輯處理線對報文的處理過程:報文通過通道進(jìn)入入方向處理引擎后，入方向處理引擎對報文進(jìn)行解析，得到報文屬性，根據(jù)報文屬性查找轉(zhuǎn)發(fā)表確定報文出口，帶有出口信息的報文經(jīng)轉(zhuǎn)發(fā)管理模塊轉(zhuǎn)發(fā)到出方向處理引擎，出方向處理引擎根據(jù)報文出口信息對報文進(jìn)行編輯處理后將報文從物理層端口發(fā)送出去。
[0008]所述邏輯處理線對報文的處理過程:報文通過通道進(jìn)入入方向處理引擎后，入方向處理引擎對報文進(jìn)行解析，得到報文屬性，根據(jù)報文屬性查找轉(zhuǎn)發(fā)表確定報文出口，帶有出口信息的報文經(jīng)轉(zhuǎn)發(fā)管理模塊轉(zhuǎn)發(fā)到出方向處理引擎，出方向處理引擎根據(jù)報文出口信息對報文進(jìn)行編輯處理后將報文從物理層端口發(fā)送出去。
[0009]本發(fā)明還揭示了一種基于多條處理邏輯線實現(xiàn)高速寬帶的裝置，芯片內(nèi)部包括兩條或兩條以上的處理邏輯線，每兩條處理邏輯線之間通過連接通道進(jìn)行連接。
[0010]優(yōu)選地，每條處理邏輯線的報文處理過程相同。
[0011]每條處理邏輯線包括入方向處理引擎模塊、出方向處理引擎模塊和轉(zhuǎn)發(fā)管理模塊，所述報文經(jīng)入方向處理引擎模塊解析得到報文出口信息，再經(jīng)轉(zhuǎn)發(fā)管理模塊轉(zhuǎn)發(fā)到出方向處理引擎模塊，出方向處理引擎模塊對報文進(jìn)行編輯處理后將其從物理層端口發(fā)送出去。
[0012]每兩條處理邏輯線的轉(zhuǎn)發(fā)管理模塊之間設(shè)置有連接通道。
[0013]本發(fā)明的的有益效果是:(1)芯片內(nèi)部采用多條處理邏輯線設(shè)計，可以在不提高制造工藝的情況下，大大提高了芯片處理速度，滿足日益增長的帶寬要求；(2)處理邏輯線之間設(shè)置連接通道，實現(xiàn)跨邏輯線對報文進(jìn)行處理，也進(jìn)一步提高了芯片處理速度，提高了芯片對報文處理的靈活度；(3)在芯片內(nèi)部增加處理邏輯線的成本低，實用性高，便于進(jìn)行推廣使用。
【專利附圖】

【附圖說明】
[0014]圖1是單條處理邏輯線的芯片結(jié)構(gòu)示意圖；
[0015]圖2是本發(fā)明基于多條處理邏輯線實現(xiàn)高速寬帶的方法的流程示意圖；
[0016]圖3是邏輯處理線對報文處理過程的流程示意圖；
[0017]圖4是本發(fā)明實施例1中雙處理邏輯線的芯片結(jié)構(gòu)示意圖；
[0018]圖5是本發(fā)明實施例2中多條處理邏輯線的芯片結(jié)構(gòu)示意圖。
【具體實施方式】
[0019]下面將結(jié)合本發(fā)明的附圖，對本發(fā)明實施例的技術(shù)方案進(jìn)行清楚、完整的描述。
[0020]本發(fā)明所揭示的基于多條處理邏輯線實現(xiàn)高速寬帶的方法和裝置，在芯片內(nèi)部增加處理邏輯線，實現(xiàn)多條處理邏輯線對收到的報文進(jìn)行同時處理，顯著提高了芯片帶寬，大大降低了芯片成本。
[0021]如圖1所示，單條邏輯處理線包括串連的網(wǎng)絡(luò)接收模塊、入方向處理引擎模塊、轉(zhuǎn)發(fā)管理模塊、出方向處理引擎模塊和網(wǎng)絡(luò)傳送模塊。結(jié)合圖2所示，報文經(jīng)物理層進(jìn)入網(wǎng)絡(luò)接收模塊，網(wǎng)絡(luò)接收模塊將從芯片外部物理端口進(jìn)入的報文送入與入方向處理引擎模塊相連的通道中；入方向處理引擎模塊從所述通道中接收到報文并對報文進(jìn)行解析，從報文中解析獲得報文所在端口(Port)、虛擬局域網(wǎng)(Vlan)或者接口(Interface)的屬性,根據(jù)報文屬性查找轉(zhuǎn)發(fā)表，確定報文出口，解析完后將帶有處理結(jié)果的報文送入轉(zhuǎn)發(fā)管理模塊；轉(zhuǎn)發(fā)管理模塊根據(jù)報文出口信息將報文轉(zhuǎn)發(fā)給出方向處理引擎模塊；出方向處理引擎模塊根據(jù)處理信息對報文進(jìn)行編輯，編輯后的報文經(jīng)網(wǎng)絡(luò)傳送模塊傳送到物理層端口。
[0022]本發(fā)明在芯片內(nèi)部增設(shè)處理邏輯線，結(jié)合圖1和圖2的實施例1所示，實施例1中采用兩條處理邏輯線對從芯片物理端口進(jìn)入的報文同時處理，報文從芯片的物理端口分別進(jìn)入兩條處理邏輯線的物理層，從而并行進(jìn)入兩條處理邏輯線進(jìn)行報文處理。兩條處理邏輯線的轉(zhuǎn)發(fā)管理模塊之間用連接通道進(jìn)行連接，因此報文可以從一條處理邏輯線的物理層進(jìn)入后，經(jīng)入方向處理引擎解析后進(jìn)入轉(zhuǎn)發(fā)管理模塊，通過連接通道進(jìn)入另一條處理邏輯線的轉(zhuǎn)發(fā)管理模塊進(jìn)行轉(zhuǎn)發(fā)，最后經(jīng)另一條處理邏輯線的出方向處理引擎編輯后從物理層輸出到芯片外部物理出口，實現(xiàn)跨處理邏輯線進(jìn)行報文處理。
[0023]本發(fā)明不止在芯片內(nèi)部設(shè)備兩條處理邏輯線，根據(jù)需要，可以增設(shè)兩條以上的處理邏輯線，如圖5所示，每條邏輯線上的報文處理過程相同，并且在每兩條邏輯線的轉(zhuǎn)發(fā)管理模塊之間同樣用連接通道連接，實現(xiàn)多條邏輯線同時對報文進(jìn)行處理，大大提高了報文處理速度。
[0024]本發(fā)明的技術(shù)內(nèi)容及技術(shù)特征已揭示如上，然而熟悉本領(lǐng)域的技術(shù)人員仍可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾，因此，本發(fā)明保護范圍應(yīng)不限于實施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換及修飾，并為本專利申請權(quán)利要求所涵蓋。
【權(quán)利要求】
1.基于多條處理邏輯線實現(xiàn)高速寬帶的方法，其特征在于:在芯片內(nèi)部設(shè)置至少兩條邏輯處理線以及用于連接邏輯處理線的連接通道，報文從芯片物理層端口進(jìn)入到芯片內(nèi)部后，經(jīng)芯片內(nèi)部的邏輯處理線并行處理或順序處理后，從芯片物理層端口輸出。
2.根據(jù)權(quán)利要求1所述的基于多條處理邏輯線實現(xiàn)高速寬帶的方法，其特征在于，每條邏輯處理線的報文處理過程相同。
3.根據(jù)權(quán)利要求2所述的基于多條處理邏輯線實現(xiàn)高速寬帶的方法，其特征在于，所述邏輯處理線對報文的處理過程:報文通過通道進(jìn)入入方向處理引擎后，入方向處理引擎對報文進(jìn)行解析，得到報文屬性，根據(jù)報文屬性查找轉(zhuǎn)發(fā)表確定報文出口，帶有出口信息的報文經(jīng)轉(zhuǎn)發(fā)管理模塊轉(zhuǎn)發(fā)到出方向處理引擎，出方向處理引擎根據(jù)報文出口信息對報文進(jìn)行編輯處理后將報文從物理層端口發(fā)送出去。
4.根據(jù)權(quán)利要求3所述的基于多條處理邏輯線實現(xiàn)高速寬帶的方法，其特征在于，所述連接通道設(shè)置在每兩條邏輯處理線的轉(zhuǎn)發(fā)管理模塊之間，實現(xiàn)跨邏輯處理線的報文轉(zhuǎn)發(fā)。
5.根據(jù)權(quán)利要求4所述的基于多條處理邏輯線實現(xiàn)高速寬帶的方法，其特征在于，所述邏輯處理線對報文的順序處理包括:報文經(jīng)一條邏輯處理線上的入方向處理引擎和轉(zhuǎn)發(fā)管理模塊處理后，通過連接通道進(jìn)入到相鄰的另一條邏輯處理線上的轉(zhuǎn)發(fā)管理模塊和出方向處理引擎，進(jìn)行繼續(xù)處理。
6.基于多條處理邏輯線實現(xiàn)高速寬帶的裝置，其特征在于，芯片內(nèi)部包括兩條或兩條以上的處理邏輯線，每兩條處理邏輯線之間通過連接通道進(jìn)行連接。
7.根據(jù)權(quán)利要求6所述的基于多條處理邏輯線實現(xiàn)高速寬帶的裝置，其特征在于，每條處理邏輯線的報文處理過程相同。
8.根據(jù)權(quán)利要求7所述的基于多條處理邏輯線實現(xiàn)高速寬帶的裝置，其特征在于，每條處理邏輯線包括入方向處理引擎模塊、出方向處理引擎模塊和轉(zhuǎn)發(fā)管理模塊，所述報文經(jīng)入方向處理引擎模塊解析得到報文出口信息，再經(jīng)轉(zhuǎn)發(fā)管理模塊轉(zhuǎn)發(fā)到出方向處理引擎模塊，出方向處理引擎模塊對報文進(jìn)行編輯處理后將其從物理層端口發(fā)送出去。
9.根據(jù)權(quán)利要求8所述的基于多條處理邏輯線實現(xiàn)高速寬帶的裝置，其特征在于，每兩條處理邏輯線的轉(zhuǎn)發(fā)管理模塊之間設(shè)置有連接通道。
【文檔編號】H04L12/933GK103441961SQ201310290110
【公開日】2013年12月11日 申請日期:2013年7月11日 優(yōu)先權(quán)日:2013年7月11日
【發(fā)明者】周杰, 何志川, 孫偉 申請人:盛科網(wǎng)絡(luò)（蘇州）有限公司