專利名稱：適用于高速1553總線的分立收發(fā)器電路的制作方法
技術領域：
本發(fā)明涉及一種收發(fā)器電路，尤其是一種適用于高速1553總線的分立收發(fā)器電路。
背景技術：
MIL-STD-1553數據總線因其高可靠性特諸多優(yōu)點被廣泛應用于飛機、航空、航天等多個領域。在過去的半個多世紀，MIL-STD-1553 —直被認為是當今我們俗稱的網絡戰(zhàn)起源，它實現了傳感器等各種電子裝備的信息共享與傳輸，從根本上改變了以美國為代表及其同盟的作戰(zhàn)方式。但隨著更快處理器的誕生，封裝的小型化以及軟件技術的革新，1553B僅僅IMbps的數據傳輸速度無疑成為了信息數據傳輸的瓶頸，推出一種更快速度的傳輸方式迫在眉睫。國外在高速1553總線的研究比較早。早在2006年，John Keller在AVIONICSmagazine 上發(fā)表了題為 “Rebirth of the 1553 databus” 的文章，介紹了由 Edgewater 負責開發(fā)的高速1553總線Extended 1553以及DDC公司的Hyper 1553，它們均采用類似于DSL傳輸載波的方式，在不改變原有線纜及接口的基礎上，將高頻低頻信號調制為不同的通道傳輸，實現了在原有1553平臺上傳輸高速信號。此外，Andrew D. Parker也在AVIONICSmagazine上發(fā)表了題為“Product Focus: High-Speed 1553: Technology Advances BoostPerformance”的文章，談到了介于1M1553與100M1553之間的10M系統(tǒng):增強型比特流1553，由SAE開發(fā)。類似于Extended 1553及Hyper 1553的百兆1553的主要缺點有I、雖然不需要改動原有的總線結構及線纜、器件等，但由于采用的是調制解調載波傳輸方式，收發(fā)器電路部分需要進行比較大的改動，開發(fā)周期也會大大增加。至于SAE的10M1553，根據文章介紹，其收發(fā)器電路采用的是RS485總線收發(fā)器，它同樣存在一些缺點1、RS485是一種既定的協議標準，協議已無更改的余地，且終端電阻、線長等也有明確的規(guī)定，靈活性差；2、RS485雖然能達到IOMbps的傳輸速度，也能傳輸較遠的距離，但在高速傳輸時很難保證總線上的電壓達到1553總線規(guī)范要求的28Vpp ;3、采用RS485的收發(fā)器電路，其傳輸介質已不再是原來的1553線纜，必須換成RS485專用線纜，并且總線接口也要更換，這無疑增加了系統(tǒng)開發(fā)的成本，而且將花費很長的時間對已有的1553系統(tǒng)進行重新部署。

發(fā)明內容
本發(fā)明的目的是克服現有技術中存在的不足，提供一種適用于高速1553總線的分立收發(fā)器電路，通過與外部協議處理器協同工作，實現IOMbps速率1553總線數據的傳輸，不改變原有的總線結構，采用分立器件搭建，實現起來靈活方便。按照本發(fā)明提供的技術方案，所述適用于高速1553總線的分立收發(fā)器電路包括發(fā)送器和接收器，所述發(fā)送器完成IOMbps速率的曼徹斯特碼發(fā)送，包括帶三態(tài)輸出的電壓轉換驅動電路的輸入端與協議處理器相連，所述帶三態(tài)輸出的電壓轉換驅動電路的第一輸出端通過電阻與第一功率MOS管的柵極連接，第一功率MOS管漏極通過電容與第一功率MOS管柵極相連，并通過電阻與隔離變壓器的I腳連接；所述帶三態(tài)輸出的電壓轉換驅動電路的輸出端通過電阻與第二功率MOS管的柵極連接，第二功率MOS管漏極通過電容與第二功率MOS管柵極相連，并通過電阻連接隔離變壓器的3腳；隔離變壓器輸入線圈的兩端分別為I腳和3腳，輸入線圈的中間抽頭為2腳，隔離變壓器輸出線圈的兩端分別為4腳和8腳，三個中間抽頭依次為5腳、6腳、7腳，其中3腳和8腳為同名端，隔離變壓器的2腳接+5V電源，5腳和7腳之間接負載；所述接收器包括總線正曼徹斯特碼模擬信號接第一一階有源濾波器的負輸入端和第二一階有源濾波器的正輸入端，總線負曼徹斯特碼模擬信號接第一一階有源濾波器的正輸入端和 第二一階有源濾波器的負輸入端；第一一階有源濾波器的輸出端連接第一比較器的負輸入端，第一比較器正輸入端接電壓基準，第一比較器負輸出端輸出負曼徹斯特碼數字信號，并經過電壓轉換送至協議處理器的接收負信號端；第二一階有源濾波器的輸出端連接第二比較器的負輸入端，第二比較器正輸入端接電壓基準，第二比較器的負輸出端輸出正曼徹斯特碼數字信號，并經過電壓轉換送至協議處理器的接收正信號端。協議處理器送給發(fā)送器3. 3V信號，所述電壓轉換驅動器采用集成電路SN74LVC2T45，電壓轉換驅動器將10Mbps、3. 3V的信號轉換為10Mbps、5V的信號，將第一功率MOS管和第二功率MOS管柵極的電平抬高，保證數據高速傳輸時漏端有足夠大的電流，同時集成電路SN74LVC2T45的VCC能夠用作發(fā)送器的使能端。所述第一功率MOS管和第二功率MOS管為LDMOS或NM0S。所述LDMOS或NMOS采用開關速度不低于1800MHz高速功率晶體管，滿足開啟電壓I. 9V，且在柵源電壓達到5. 65V時，漏極電流能達3. 1A。所述接收器從1553總線上接收IOMHz的曼徹斯特碼，通過濾波、比較、電平轉換產生與協議處理器匹配的TTL電平信號。所述第一一階有源濾波器和第二一階有源濾波器要求帶寬不低于140MHz，轉換速率不低于480V/ii S。所述比較器輸入端的頻率不低于90MHz，且具有5V工作電壓下4ns的延時。所述電壓基準提供穩(wěn)定的I. 8V輸出電壓基準。本發(fā)明的優(yōu)點是
1)不改變原有的總線結構，不用改換線纜及接口方式，節(jié)省了大量成本與時間；
2)采用分立器件搭建，省去了昂貴的流片費用，實現起來靈活方便；
3)由于采用分立器件，可以通過改變不同的電容電阻等參數來滿足不同傳輸速率的要求，具有很好的通用性和強大的可擴展性。


圖I是與本發(fā)明相關的協議處理器電路框圖。圖2是本發(fā)明型號為SN74LVC2T45電壓轉換驅動器電路引腳圖。圖3是本發(fā)明型號為BLF6G21 — IOG LDMOS引腳圖。圖4是本發(fā)明的隔離變壓器引腳圖。
圖5是本發(fā)明型號為THS4521高速運算放大器電路引腳圖。圖6是本發(fā)明型號為AD8611比較器電路引腳圖。圖7是本發(fā)明型號為LM4120-1. 8電壓基準電路引腳圖。圖8是本發(fā)明高速1553總線分立器件發(fā)送器結構框圖。圖9是本發(fā)明高速1553總線分立器件接收器結構框圖。圖10是本發(fā)明一階有源濾波器電路原理圖。 圖11是本發(fā)明的電壓基準電路原理圖。圖12是本發(fā)明的比較器電路原理圖。
具體實施例方式下面結合附圖和實施例對本發(fā)明作進一步說明。本發(fā)明采用分立器件搭建的方式，分為發(fā)送器與接收器兩個部分。發(fā)送器與協議處理器連接，完成高速曼徹斯特碼的發(fā)送，它由雙向帶三態(tài)輸出的電壓轉換驅動器、LDMOS (或NM0S)及一定阻值和容值的電阻/電容構成。高速協議處理器電路的結構框圖、SN74LVC2T45、LDMOS — BLF6G21-10G的電路引腳圖分別見圖I、圖2和圖3。如圖I所示，所述高速協議處理器電路包括雙通道通信協議處理模塊、外部接口邏輯模塊、配置寄存器模塊、存儲管理模塊、位寬選擇模塊、總線監(jiān)控模塊、總線控制模塊、遠程終端控制模塊和時鐘/復位模塊；所述雙通道通信協議處理模塊、配置寄存器模塊、存儲管理模塊、位寬選擇模塊、總線監(jiān)控模塊、總線控制模塊、遠程終端控制模塊和時鐘/復位模塊通過1533總線互相連接，所述雙通道通信協議處理模塊通過外部接口邏輯模塊連接外部設備。外部接口邏輯模塊包括有發(fā)送正信號端Txa、發(fā)送負信號端Txa_n、接收正信號端Rxa、接收負信號端Rxa_n。所述發(fā)送器完成IOMbps速率的曼徹斯特碼發(fā)送，包括帶三態(tài)輸出的電壓轉換驅動電路的輸入端與協議處理器相連，所述帶三態(tài)輸出的電壓轉換驅動電路的第一輸出端BI通過電阻與第一功率MOS管Ml的柵極連接，第一功率MOS管Ml漏極通過電容與第一功率MOS管Ml柵極相連，并通過電阻與隔離變壓器的I腳連接；所述帶三態(tài)輸出的電壓轉換驅動電路的輸出端B2通過電阻與第二功率MOS管M2的柵極連接，第二功率MOS管M2漏極通過電容與第二功率MOS管M2柵極相連，并通過電阻連接隔離變壓器的3腳。所述接收器包括總線正曼徹斯特碼模擬信號RXIN+接第一一階有源濾波器的負輸入端和第二一階有源濾波器的正輸入端，總線負曼徹斯特碼模擬信號RXIN-接第一一階有源濾波器的正輸入端和第二一階有源濾波器的負輸入端；第一一階有源濾波器的輸出端連接第一比較器的負輸入端，第一比較器正輸入端接電壓基準，第一比較器負輸出端輸出負曼徹斯特碼數字信號RX0UT-，并經過電壓轉換送至協議處理器的接收負信號端Rxa_n ;第二一階有源濾波器的輸出端連接第二比較器的負輸入端，第二比較器正輸入端接電壓基準，第二比較器的負輸出端輸出正曼徹斯特碼數字信號RX0UT+，并經過電壓轉換送至協議處理器的接收正信號端Rxa0集成電路SN74LVC2T45是雙向帶三態(tài)輸出的電壓轉換驅動器。由于協議處理器送給發(fā)達器的為3. 3V電平信號，為了保證數據高速傳輸時LDMOS的漏端有足夠大的電流，需要將柵極的電平抬高。電壓轉換驅動器可以將3. 3V的高速電平信號轉換為5V的高速電平信號，電路SN74LVC2T45的Al和A2引腳分別接協議處理器的發(fā)送正信號端Txa、發(fā)送負信號端Txa_n, VCC用作發(fā)送器的使能端。LDMOS采用NXP公司的高速功率晶體管BLF6G21-10G，，開關速度不低于1800MHz，開啟電壓I. 9V，在柵源電壓達到5. 65V時，漏極電流可達3. 1A，輸入輸出電容在幾P廣十幾PF之間，滿足設計要求。隔離變壓器其引腳如圖4所示。該隔離變壓器的有效輸出端為I :1. 79的變壓器耦合輸出端，變壓器輸入端的中間抽頭(第2腳)接+5V電源。隔離變壓器輸入線圈的兩端分別為I腳和3腳，輸入線圈的中間抽頭為2腳，隔離變壓器輸出線圈的兩端分別為4腳和8腳，三個中間抽頭依次為5腳、6腳、7腳。其中3腳和8腳為同名端，5腳和7腳之間接負載。
接收器部分從1553總線上接收高速曼徹斯特碼，通過濾波、比較、電平轉換產生與協議處理器匹配的TTL電平信號。濾波器采用高速運算放大器搭建的一階有源濾波器。要求帶寬不低于140MHz，轉換速率不低于480V/ii S，其電路原理圖如圖10所示。采用的比較器要求該器件在輸入端的頻率不低于90MHz的條件下，具有5V工作電壓下小于4ns的延時。比較器中的電壓基準要求能提供穩(wěn)定的I. 8V輸出電壓基準，其電路原理圖如圖12所示。濾波器采用TI公司的運算放大器THS4521搭建的一階有源濾波器。THS4521帶寬能達到145MHz，轉換速率能達到490V/U S。其引腳如圖5所示。比較器采用ADI公司的比較器AD8611，該器件輸入端的頻率可以達到100MHz，且具有5V工作電壓下4ns的延時，如圖6所示。比較器中的電壓基準采用National Semicondutor公司的LM4120,它能提供穩(wěn)定的I. 8V輸出電壓基準，如圖7所示，其電路原理圖如圖11所示。本發(fā)明的高速1553總線分立器件收發(fā)器電路分發(fā)送和接收兩個部分工作。如圖8虛線框內所示的分立器件發(fā)送器，協議處理器產生一對差分信號Txa、Txa_n送至SN74LVC2T45的A1、A2端口，SN74LVC2T45的電源端VCCA通過跳線選擇3. 3V電源或GND，以控制發(fā)送器的開啟與關斷，電源端VCCB接5. OV電源，這是由于協議處理器采用3. 3V標準的端口電壓，為了保證LDMOS有足夠大的電流以驅動下一級，將協議處理器輸出的信號經過電平轉換器件轉換至5V電壓。方向控制端DIR接高電平，使數據信號由A端送至B端。接地端GND與電路板的地端相連。經過電平轉換后的信號通過10 Q電阻以減少信號反射。接著兩路差分信號被分別送至兩個LDMOS管的柵極Pin2，源極Pin3跟襯底連在一起接到地，漏極Pinl作為輸出并串接2 Q電阻至變壓器的初級端Pinl、Pin3，LDM0S的柵極與漏極跨接IOOpF的反饋電容用于調整信號的階梯現象。信號經過隔離變壓器至次級，負載接于隔離變壓器的引腳5與引腳7之間。發(fā)送器的工作原理如下。當Txa對應的曼碼為高電平時，Txa_n對應的曼碼應為低電平，這時，圖8中的第一功率MOS管導通，于是變壓器I號抽頭被拉至地，電流從中間抽頭Pin2往I號抽頭流，在變壓器輸入端的3號抽頭與中間抽頭之間耦合產生方向相反的電流，這樣1、3號抽頭之間就形成了正負電平的曼碼；同理，當Txa_n對應于曼碼為高電平時，Txa對應的曼碼應為低電平，這時，第二功率MOS管導通，于是變壓器3號抽頭被拉至地，電流從中間抽頭往3號抽頭流。在變壓器輸入端的I號抽頭與中間抽頭之間耦合產生相反的電流，這樣1、3號抽頭之間同樣形成了正負電平的曼碼。發(fā)送器的輸出與接收器的輸入直接相連，即圖8中的TXOUT+與圖9中的RXIN+連接，圖8中的TXOUT-與圖9中的RXIN-連接，通過圖9中的一階有源濾波器(見圖10)、比較器(見圖12)、型號為SN74LVC2T45的電壓轉換驅動器，分別送至協議處理器的Rxa，Rxa_n端。一階有源濾波器由高速運放構成，發(fā)送器輸出的差分信號經1/2分壓后連接至其 差分輸入端Pinl、Pin8，以降低共模電壓信號使運放能夠正常響應。電源Vs+ (Pin3)接+5V, Vs- (Pin6)接地，共模電壓輸入端VOCM (Pin2)接0. IuF電容到地，以降低管腳上的
耦合噪聲。對于一階有源濾波器，它的截止頻率為 fc = ^ _(式 I)
c 2-nRC^
通過選取合適的R、C值可以使一定頻率范圍內的信號通過。為了避免高頻噪聲信號對正常曼碼的影響，在這里我們選取R= ioon, C = 30pF，代入I式有
f =---Hz(式 2)
c 2X3.14XlMX30XlC_i:^
BPfc = 53MHz ,可以滿足方波的五次諧波分量通過，而更高的諧波分量(大多是噪聲)被濾掉。為了能夠使比較器有較高的靈敏度，需要將濾波器的輸出信號經過放大，這里選擇放大倍數為6。因此，在運算放大器的正輸出VOUT+ (Pin4)與負輸入端VIN- (Pinl)跨接反饋電阻Rf。運算放大器的放大倍數由下式決定
Ti =(式 3)
vIK rC
有源濾波器的輸出(Pin4)被接至比較器的負輸入端IN- (Pin3)，比較器的門限定為1.8V，因此電壓參考LM4120的輸入端VIN (Pin4)與使能端Enable (Pin3)接至+5V電源，REF端(Pinl)懸空，GND (Pin2)接至共地端，其輸出(VOUT)被接到比較器的正輸入端IN+(Pin2)。當濾波器輸出波形的電平高于I. 8V時，輸出電平為高(+5V)，輸出電平低于1.8V時，輸出電平為低(0V)。這樣，經過總線傳輸之后的曼徹斯特碼就被濾波整形，防止噪聲信號使協議處理器產生誤操作。最后，輸出的5V信號要經過電平轉換電路，將其轉換為協議處理器可以接收的3. 3V電平信號。輸入端A1、A2分別接RXOUT-、RX0UT+，與發(fā)送器中的電壓轉換驅動器接法不同的是，接收器不需要使能控制，故VCCA接固定的3. 3V電平，DIR接地，以使數據信號由B端送至A端。輸出的信號BI、B2被分別送至協議處理器的Rxa_n、Rx。
權利要求
1.適用于高速1553總線的分立收發(fā)器電路，包括發(fā)送器和接收器，其特征是所述發(fā)送器完成IOMbps速率的曼徹斯特碼發(fā)送，包括帶三態(tài)輸出的電壓轉換驅動電路的輸入端與協議處理器相連，所述帶三態(tài)輸出的電壓轉換驅動電路的第一輸出端(BI)通過電阻與第一功率MOS管(Ml)的柵極連接，第一功率MOS管(Ml)漏極通過電容與第一功率MOS管(Ml)柵極相連，并通過電阻與隔離變壓器的I腳連接；所述帶三態(tài)輸出的電壓轉換驅動電路的輸出端(B2)通過電阻與第二功率MOS管(M2)的柵極連接，第二功率MOS管(M2)漏極通過電容與第二功率MOS管(M2)柵極相連，并通過電阻連接隔離變壓器的3腳；隔離變壓器輸入線圈的兩端分別為I腳和3腳，輸入線圈的中間抽頭為2腳，隔離變壓器輸出線圈的兩端分別為4腳和8腳，三個中間抽頭依次為5腳、6腳、7腳，其中3腳和8腳為同名端，隔離變壓器的2腳接+5V電源，5腳和7腳之間接負載；所述接收器包括總線正曼徹斯特碼模擬信號(RXIN+)接第一一階有源濾波器的負輸入端和第二一階有源濾波器的正輸入端，總線負曼徹斯特碼模擬信號(RXIN-)接第一一階有源濾波器的正輸入端和第二一階有源濾波器的負輸入端；第一一階有源濾波器的輸出端連接第一比較器的負輸入端，第一比較器正輸入端接電壓基準，第一比較器負輸出端輸出負曼徹斯特碼數字信號(RX0UT-)，并經過電壓轉換送至協議處理器的接收負信號端(Rxa_n);第二ー階有源濾波器的輸出端連接第二比較器的負輸入端，第二比較器正輸入端接電壓基準，第二比較器的負輸出端輸出正曼徹斯特碼數字信號(RX0UT+)，并經過電壓轉換送至協議處理器的接收正信號端(Rxa)。
2.如權利要求I所述適用于高速1553總線的分立收發(fā)器電路，其特征是，協議處理器送給發(fā)送器3. 3V信號，所述電壓轉換驅動器采用集成電路SN74LVC2T45，電壓轉換驅動器將10Mbps、3. 3V的信號轉換為10Mbps、5V的信號，將第一功率MOS管(Ml)和第二功率MOS管(M2)柵極的電平抬高，保證數據高速傳輸時漏端有足夠大的電流，同時集成電路SN74LVC2T45的VCC能夠用作發(fā)送器的使能端。
3.如權利要求I所述適用于高速1553總線的分立收發(fā)器電路，其特征是，所述第一功率MOS管(Ml)和第二功率MOS管(M2)為LDMOS或NM0S。
4.如權利要求3所述適用于高速1553總線的分立收發(fā)器電路，其特征是，所述LDMOS或NMOS采用開關速度不低于1800MHz高速功率晶體管，滿足開啟電壓I. 9V，且在柵源電壓達到5. 65V時，漏極電流能達3. IA0
5.如權利要求I所述適用于高速1553總線的分立收發(fā)器電路，其特征是，所述接收器從1553總線上接收IOMHz的曼徹斯特碼，通過濾波、比較、電平轉換產生與協議處理器匹配的TTL電平信號。
6.如權利要求I所述適用于高速1553總線的分立收發(fā)器電路，其特征是，所述第一一階有源濾波器和第二一階有源濾波器要求帶寬不低于140MHz，轉換速率不低于480ν/μ S。
7.如權利要求I所述適用于高速1553總線的分立收發(fā)器電路，其特征是，所述比較器輸入端的頻率不低于90MHz，且具有5V工作電壓下4ns的延時。
8.如權利要求I所述適用于高速1553總線的分立收發(fā)器電路，其特征是，所述電壓基準提供穩(wěn)定的I. 8V輸出電壓基準。
全文摘要
本發(fā)明的目的是克服現有技術中存在的不足，提供一種適用于高速1553總線的分立收發(fā)器電路，包括發(fā)送器和接收器。所述發(fā)送器發(fā)送器與協議處理器連接，完成高速曼徹斯特碼的發(fā)送，包括電壓轉換驅動電路、LDMOS(或NMOS)及一定阻值和容值的電阻/電容。所述接收器包括一階有源濾波器、比較器、電壓基準和電壓轉換驅動電路，通過其電壓轉換驅動電路與協議處理器連接。其優(yōu)點是本發(fā)明通過與外部協議處理器協同工作，實現10Mbps速率1553總線數據的傳輸，不改變原有的總線結構，采用分立器件搭建，實現起來靈活方便。
文檔編號H04L12/40GK102664782SQ20121010449
公開日2012年9月12日 申請日期2012年4月9日 優(yōu)先權日2012年4月9日
發(fā)明者蔡潔明, 魏敬和 申請人:中國電子科技集團公司第五十八研究所