專利名稱：攝像元件以及攝像裝置的制作方法
技術領域：
本發(fā)明涉及攝像元件和攝像裝置，特別涉及能夠避免像素信息量的降低并且提高飽和信號量的攝像元件和攝像裝置。
背景技術：
近年來，在攝像裝置中，正在推進攝像元件的高像素化，并且推進提高包括光電變換元件的像素的有效集成度的技術的開發(fā)。例如，本發(fā)明申請人正在進行對采用了傾斜像素排列的結構的固體攝像元件的開發(fā)，在該結構中，偶數(shù)列的各像素配置成相對于奇數(shù)列的各像素在列方向上偏離像素列內的像素之間的間距(Pitch)的大約1/2的間距，此外偶數(shù)列的各像素配置成相對于奇數(shù)行的各像素在行方向上偏離像素行內的像素之間的間距的大約1/2的間距(參照專利文獻 1)。在專利文獻1所公開的采用了傾斜像素排列的結構的固體攝像元件中，通過在多個像素之間相加像素的信息，從而削減像素信息量，并提高幀頻。此外，通過如此在多個像素之間相加像素的信息，從而能夠提高各像素能夠儲存的電荷量(飽和信號量OiS))?，F(xiàn)有技術文獻專利文獻專利文獻1 日本特開2006-211630號公報但是，在專利文獻1所公開的攝像元件中，僅僅攝像元件所具有的全部像素中的一部分像素成為加算對象，并且不輸出未成為加算對象的像素的信息，因此像素信息量降低。

發(fā)明內容
本發(fā)明鑒于這樣的狀況而完成，其能夠避免像素信息量的降低并提高飽和信號量。本發(fā)明的第一方面的攝像元件具備根據(jù)傾斜像素排列而配置了多個像素的像素陣列；對從所述像素陣列的偶數(shù)列的像素輸出的像素信號進行數(shù)字變換的第一變換部件； 對從所述像素陣列的奇數(shù)列的像素輸出的像素信號進行數(shù)字變換的第二變換部件；以及對從所述第一變換部件和第二變換部件輸出的像素數(shù)據(jù)進行加算的加算部件，所述第一變換部件和第二變換部件具有包括雙穩(wěn)態(tài)多諧振蕩器(flip-flop)、第一鎖存器電路(latch circuit)以及第二鎖存器電路的計數(shù)器。本發(fā)明的第二方面的攝像裝置具備攝像元件，該攝像元件具有根據(jù)傾斜像素排列而配置了多個像素的像素陣列；對從所述像素陣列的偶數(shù)列的像素輸出的像素信號進行數(shù)字變換的第一變換部件；對從所述像素陣列的奇數(shù)列的像素輸出的像素信號進行數(shù)字變換的第二變換部件；以及對從所述第一變換部件和第二變換部件輸出的像素數(shù)據(jù)進行加算的加算部件，所述第一變換部件和第二變換部件具有包括ι個雙穩(wěn)態(tài)多諧振蕩器和2個鎖存器電路的計數(shù)器。在本發(fā)明的第一和第二方面中，第一和第二變換部件所具有的計數(shù)器包括雙穩(wěn)態(tài)多諧振蕩器、第一鎖存器電路以及第二鎖存器電路。根據(jù)本發(fā)明的第一和第二方面，能夠避免像素信息量的降低并且提高飽和信息量。


圖1是表示應用了本發(fā)明的攝像裝置的一個實施方式的結構例的方框圖。圖2是表示CMOS傳感器的結構例的方框圖。圖3A是對像素陣列的像素的配置進行說明的圖。圖:3B是對像素陣列的像素的配置進行說明的圖。圖4是表示計數(shù)器的結構例的方框圖。圖5是表示鎖存器電路的結構例的方框圖。圖6是表示像素的配置的圖。圖7是對像素數(shù)據(jù)的傳送定時進行說明的圖。圖8是對像素數(shù)據(jù)的傳送定時進行說明的圖。圖9是對像素數(shù)據(jù)的傳送定時進行說明的圖。圖10是對像素數(shù)據(jù)的傳送定時進行說明的圖。圖11是對像素數(shù)據(jù)的傳送定時進行說明的圖。圖12是對像素數(shù)據(jù)的傳送定時進行說明的圖。圖13是用于說明在水平傳送期間的每2個相位(phase)切換成為加算對象的列的圖。標號說明11攝像裝置，12鏡頭部，13攝像部，14DSP，15控制部，16鏡頭控制部，17用戶接口，18微處理器，19數(shù)據(jù)處理部，20數(shù)據(jù)壓縮部，21存儲部，22棱鏡，23、23R、23G、2!3B CMOS 傳感器，24外部介質，25因特網(wǎng)，31像素陣列，32邏輯電路，33行掃描電路，34DAC，35-1和 35-2列并列AD轉換電路，36-1和36-2列掃描電路，37_1和37-2比較器，38_1和38-2計數(shù)器，39-1和39-2傳感放大器，41開關，42雙穩(wěn)態(tài)多諧振蕩器，43電平變換器，44鎖存器電路
具體實施例方式以下，參照附圖詳細說明應用了本發(fā)明的具體的實施方式。圖1是表示應用了本發(fā)明的攝像裝置的一個實施方式的結構例的方框圖。在圖1中，攝像裝置11構成為具備鏡頭部12、攝像部13、DSP(DigitalSignal ft~OCeSSOr，數(shù)字信號處理器)14、控制部15、鏡頭控制部16、用戶接口 17、微處理器18、數(shù)據(jù)處理部19、數(shù)據(jù)壓縮部20、以及存儲部21。鏡頭部12具有變焦鏡頭和成像鏡頭等多塊的鏡頭群，收集來自未圖示的被攝體的光。攝像部13具有將由鏡頭部12收集的光分離為三原色的棱鏡22、分別接受由棱鏡 22 分離的光的 3 個 CMOS (Complementary Metal Oxidekmiconductor，互補型金屬氧化物半導體)傳感器23R、23G、23B。BP,由鏡頭部12收集的光被棱鏡22分離，紅色分量的光在CMOS傳感器23R中成像，綠色分量的光在CMOS傳感器23G中成像，藍色分量的光在CMOS傳感器2 中成像。CMOS 傳感器23R、23G、2!3B將與各自的像素接受的光的光量相應的像素數(shù)據(jù)提供給DSP14。另外， 以下，在無需區(qū)分各個CMOS傳感器23R、23G、23B時，適當?shù)胤Q為CMOS傳感器23。DSP14對從CMOS傳感器23輸出的像素數(shù)據(jù)實施信號處理而構筑圖像，并將該圖像數(shù)據(jù)提供給控制部15?？刂撇?5進行攝像裝置11的各塊的控制。例如，假設表示用戶操作了快門按鈕 (未圖示)的情況的控制信號經(jīng)由用戶接口 17和微處理器18提供給控制部15。這種情況下，控制部15按照該用戶控制，將從DSP14輸出的圖像數(shù)據(jù)提供給數(shù)據(jù)處理部19而實施數(shù)據(jù)處理，并提供給數(shù)據(jù)壓縮部20進行壓縮之后，提供給存儲部21而存儲。鏡頭控制部16例如經(jīng)由用戶接口 17和微處理器18而被提供了表示用戶操作了變焦控制桿(未圖示)的情況的控制信號，則按照該用戶控制驅動鏡頭部12而調整變焦倍率。如果用戶操作未圖示的操作部，則用戶接口 17取得與該用戶的操作相應的控制信號，并提供給微處理器18。微處理器18將來自用戶接口 17的控制信號提供給與該控制對應的塊。數(shù)據(jù)處理部19對從DSP14輸出的圖像數(shù)據(jù)實施白平衡或噪聲去除等數(shù)據(jù)處理。數(shù)據(jù)壓縮部20對由數(shù)據(jù)處理部19實施了數(shù)據(jù)處理的圖像數(shù)據(jù)實施按照JPEGCJoint Photographic Experts Group，聯(lián)合圖像專家組)方式等的壓縮處理。存儲部21 具有閃存(例如為 EEPROM(ElectronicalIy Erasable andProgrammable Read Only Memory，電可擦除可編程只讀存儲器))等存儲部，存儲由數(shù)據(jù)壓縮部20實施了壓縮處理的圖像數(shù)據(jù)。此外，在存儲部21中存儲的圖像數(shù)據(jù)能夠經(jīng)由未圖示的驅動器傳送到外部介質對、或者經(jīng)由未圖示的通信部而上傳到因特網(wǎng)25。下面，圖2是表示CMOS傳感器23的結構例的方框圖。在圖2中，CMOS傳感器23構成為具備像素陣列31、邏輯電路32、行掃描電路 33、DAC(Digital Analog Converter,數(shù)字模擬變換器)34、以及 2 個列并列 AD (Analog Digital)轉換電路 35-1 和 35-2。像素陣列31具有以二維排列的多個像素。例如，在配置了行X列為MXN的個數(shù)的像素時，第m行第η列的像素配置在連接到行掃描線路33的水平信號線H(m)與連接到列并列AD轉換電路35-1和35-2的垂直信號線V(n)相交的交點。在這里，m是0 M的整數(shù)，η是0 N的整數(shù)。此外，如后述的圖3所示，各像素成為傾斜像素排列。此外，在連接在像素陣列31的列方向上排列的像素的垂直信號線V中，偶數(shù)列的垂直信號線ΑΚ2η)連接到在像素陣列31的下側(南側)配置的列并列AD轉換電路35_1。 另一方面，奇數(shù)列的垂直信號線ΑΚ2η+1)連接到在像素陣列31的上側(北側)配置的列并列AD轉換電路35-2。在圖2的例子中，第0列的垂直信號線V(O)連接到列并列AD轉換電路35-1，第一列的垂直信號線V(I)連接到列并列AD轉換電路35-2。邏輯電路32對行掃描電路33、DAC34、以及列并列AD轉換電路35_1和35_2提供各個動作所需的時鐘信號和定時信號等。此外，邏輯電路32進行對從列并列AD轉換電路 35-1和35-2輸出的像素數(shù)據(jù)進行加算的處理，并輸出到后級的塊(例如為圖1的DSP14)。行掃描電路33按每行依次經(jīng)由水平信號線H(m)而輸出用于驅動(傳送、選擇、重置等)像素陣列31的像素的驅動信號。DAC34根據(jù)來自邏輯電路32的定時信號等，生成電壓從規(guī)定的電壓值以一定的斜度下降之后返回到規(guī)定的電壓值的形狀(大致為鋸齒形狀)的斜坡信號，并提供給列并列 AD轉換電路35-1和；35-2。列并列AD轉換電路35-1具有列掃描電路36_1、規(guī)定個數(shù)的比較器37_1、規(guī)定個數(shù)的計數(shù)器(Counter) 38-1、以及傳感放大器(Sense Amp) 39-10同樣，列并列AD轉換電路 35-2具有列掃描電路36-2、規(guī)定個數(shù)的比較器37-2、規(guī)定個數(shù)的計數(shù)器38_2、以及傳感放大器39-2。在這里，在列并列AD轉換電路35-1中連接有偶數(shù)列的垂直信號線V(2n)，在列并列AD轉換電路35-2中連接有奇數(shù)列的垂直信號線VOn+l)。而且，在像素陣列31的像素的列數(shù)為N時，列并列AD轉換電路35-1具有N/2個比較器37_1和計數(shù)器38_1，由比較器 37-1 (2n)和計數(shù)器38-1 On)處理第2η列像素的像素數(shù)據(jù)。同樣，列并列AD轉換電路35_2 具有Ν/2個比較器37-2和計數(shù)器38-2，由比較器37-2 Οη+1)和計數(shù)器38-2 Qn+1)處理第 2n+l列像素的像素數(shù)據(jù)。S卩，列并列AD轉換電路35-1對像素陣列31所具有的偶數(shù)列像素的像素數(shù)據(jù)進行 AD轉換，列并列AD轉換電路35-2對像素陣列31所具有的奇數(shù)列像素的像素數(shù)據(jù)進行AD轉換。列掃描電路36-1和36-2依次對計數(shù)器38_1和38_2分別提供使得在規(guī)定的定時輸出像素數(shù)據(jù)的信號。比較器37-1和37-2對從DAC34提供的斜坡信號與從像素陣列31的各像素輸出的像素信號(亮度值)進行比較，分別將該比較的結果所得到的比較結果信號提供給計數(shù)器 38-1 和 38-2。計數(shù)器38-1和38-2根據(jù)從比較器37_1和37_2輸出的比較結果信號、來自邏輯電路32的控制信號，分別對規(guī)定頻率的計數(shù)器時鐘信號進行計數(shù)。由此，計數(shù)器38-1和38-2 輸出對由比較器37-1和37-2讀出的各像素的像素信號進行了數(shù)字化的像素數(shù)據(jù)。后面， 參照圖4和圖5來敘述計數(shù)器38-1和38-2的結構。傳感放大器39-1和39-2分別對從計數(shù)器38_1和38_2輸出的像素數(shù)據(jù)進行放大， 并提供給邏輯電路32。下面，參照圖3來說明像素陣列31的像素的配置。圖3表示了像素陣列31所具有的多個像素中的一部分，各個像素被配置成斜向傾斜45度的狀態(tài)。S卩，在圖3中，通過正方形表示的像素中，該正方形的四邊相對于像素陣列31的上下方向、即相對于配置了列并列AD轉換電路35-1和35-2的方向傾斜45度。而且，偶數(shù)列的各像素配置成相對于奇數(shù)列的各像素在列方向上偏離在像素列內的像素之間的間距的大約1/2的間距，此外偶數(shù)列的各像素配置成相對于奇數(shù)行的各像素在行方向上偏離在像素行內的像素之間的間距的大約1/2的間距。
因此，按每行連接被傾斜像素排列的各像素的垂直信號線V成為，在每個像素以 90度的朝向交替彎曲的形狀、所謂的蜿蜒曲折形狀。將如此通過蜿蜒曲折形狀的垂直信號線V連接的多個像素設為像素陣列31中的1列像素。此外，如上所述，第偶數(shù)列像素的像素信號經(jīng)由第偶數(shù)列的垂直信號線V(垂直信號線V ^1-2)、垂直信號線V (2η)、垂直信號線V(2n+2))輸出到列并列AD轉換電路35-10 另一方面，第奇數(shù)列像素的像素信號經(jīng)由第奇數(shù)列的垂直信號線V(垂直信號線AK2n-l)、 垂直信號線V(2n+1))輸出到列并列AD轉換電路35-2。在這里，說明如下的例子進行鄰接的4個像素的像素加算的例子、具體為對在圖 3B中通過粗線包圍的每4個像素進行像素加算的例子。例如，如圖;3B所示那樣，關注注目于像素Al、像素A2、像素A3以及像素A4，則配置于奇數(shù)列的像素A2的像素信號經(jīng)由垂直信號線VQn-I)而提供到列并列AD轉換電路 35-2。另一方面，配置于偶數(shù)列的像素Al、像素A3以及像素A4的像素信號經(jīng)由垂直信號線 V(2n)而提供到列并列AD轉換電路35-1。如此，為了進行鄰接的4個像素的像素加算，在CMOS傳感器23中需要對輸出到列并列AD轉換電路35-2的第奇數(shù)列的像素A2的像素信號、輸出到列并列AD轉換電路35_1 的第偶數(shù)列的像素Al、像素A3、像素A4的像素信號進行加算。而且，為了有效地進行邏輯電路32中的加算處理，優(yōu)選為，直到成為加算對象的像素的像素數(shù)據(jù)備齊為止，在列并列 AD轉換電路35-1和35-2中保持像素數(shù)據(jù)，然后同時將4個像素的像素數(shù)據(jù)傳送到邏輯電路32 ο因此，在CMOS傳感器23中，列并列AD轉換電路35_1和35_2的計數(shù)器38能夠保持像素數(shù)據(jù)，直到成為將像素數(shù)據(jù)傳送到邏輯電路32的定時為止。下面，圖4是表示計數(shù)器38的結構例的方框圖。計數(shù)器38構成為具備開關41、雙穩(wěn)態(tài)多諧振蕩器(Flip_Flop)42、電平變換器 43、以及鎖存器(Latch)電路44。開關41例如按照從邏輯電路32提供的時鐘截斷控制信號，切換用于傳輸規(guī)定頻率的計數(shù)器時鐘信號的信號線和雙穩(wěn)態(tài)多諧振蕩器42的連接/截斷。雙穩(wěn)態(tài)多諧振蕩器42是能夠保持N比特(例如為14比特)的數(shù)據(jù)的電路，按照從邏輯電路32提供的重置信號的定時，對所保持的像素數(shù)據(jù)進行重置，并開始進行經(jīng)由開關41從信號線提供的計數(shù)器時鐘信號的計數(shù)。而且，雙穩(wěn)態(tài)多諧振蕩器42作為像素數(shù)據(jù)重新保持與從比較器37輸出的比較結果信號相應的期間的計數(shù)值。電平變換器43將從雙穩(wěn)態(tài)多諧振蕩器42輸出的信號的電平變換到鎖存器電路44 中的處理所需的規(guī)定電壓。鎖存器電路44是能夠保持N比特(例如為14比特)的數(shù)據(jù)的電路，保持經(jīng)由電平變換器43從雙穩(wěn)態(tài)多諧振蕩器42輸出的像素數(shù)據(jù)，并經(jīng)由傳感放大器39輸出到邏輯電路32 ο此外，在進行4個像素加算時，為了在邏輯電路32中對從列并列AD轉換電路35_1 和35-2輸出的像素數(shù)據(jù)進行加算，需要備齊成為加算對象的像素數(shù)據(jù)的水平傳送定時。因此，鎖存器電路44除了具備水平傳送用的鎖存器之外，還具備用于臨時保持數(shù)據(jù)的數(shù)據(jù)保持用的鎖存器。
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此外，對雙穩(wěn)態(tài)多諧振蕩器42和鎖存器電路44提供用于從雙穩(wěn)態(tài)多諧振蕩器42 對鎖存器電路44的數(shù)據(jù)保持用的鎖存器傳送數(shù)據(jù)的傳送信號FS1、以及用于從雙穩(wěn)態(tài)多諧振蕩器42對鎖存器電路44的水平傳送用的鎖存器傳送數(shù)據(jù)的傳送信號FS2。此外，對鎖存器電路44提供用于從數(shù)據(jù)保持用的鎖存器對水平傳送用的鎖存器傳送數(shù)據(jù)的傳送信號 FS3。下面，圖5是表示鎖存器電路44的結構例的方框圖。鎖存器電路44具有水平傳送用鎖存器51和數(shù)據(jù)保持用鎖存器52。水平傳送用鎖存器51由非門53和M構成，數(shù)據(jù)保持用鎖存器52由非門55和56構成。此外，來自雙穩(wěn)態(tài)多諧振蕩器42的像素數(shù)據(jù)提供給非門57和58。用于從雙穩(wěn)態(tài)多諧振蕩器42對數(shù)據(jù)保持用鎖存器52傳送數(shù)據(jù)的傳送信號FSl被提供到非門59，并且，按照傳送信號FS1，從雙穩(wěn)態(tài)多諧振蕩器42傳送來的像素數(shù)據(jù)經(jīng)由非門58被提供給數(shù)據(jù)保持用鎖存器52并保持。此外，用于從雙穩(wěn)態(tài)多諧振蕩器42對水平傳送用鎖存器51傳送數(shù)據(jù)的傳送信號 FS2被提供到非門60和61，并且，按照傳送信號FS2，從雙穩(wěn)態(tài)多諧振蕩器42傳送來的像素數(shù)據(jù)經(jīng)由非門57被提供給水平傳送用鎖存器51并保持。水平傳送用鎖存器51與數(shù)據(jù)保持用鎖存器52通過晶體管62和62而連接。而且， 如果用于從數(shù)據(jù)保持用鎖存器52對水平傳送用鎖存器51傳送像素數(shù)據(jù)的傳送信號FS3被提供到晶體管62和63的柵極，則在數(shù)據(jù)保持用鎖存器52中保持的像素數(shù)據(jù)被傳送到水平傳送用鎖存器51。此外，若從列掃描電路36對晶體管64和65提供用于選擇像素列的選擇信號 HSEL，則在水平傳送用鎖存器51中保持的像素數(shù)據(jù)經(jīng)由晶體管66和67輸出。如此，如參照圖:3B進行說明的那樣，通過具有數(shù)據(jù)保持用鎖存器52的鎖存器電路 44，能夠進行對像素Al、像素A3、像素A4的像素數(shù)據(jù)進行了加算后的數(shù)據(jù)與像素A2的像素數(shù)據(jù)在相同的定時傳送到邏輯電路32這樣的水平傳送定時中的動作。下面，參照圖6和圖7來說明像素數(shù)據(jù)的傳送定時。圖6與圖3相同地表示了傾斜像素排列的像素，為了說明像素數(shù)據(jù)的傳送定時，按進行4個像素加算的每個像素，區(qū)分了像素Al至A4、像素Bl至B4、像素Cl至C4、像素Dl 至D4、以及像素El至E4。圖7按照來自行掃描電路33的驅動信號表示了成為接入對象的像素、在雙穩(wěn)態(tài)多諧振蕩器42中保持并加算的像素數(shù)據(jù)、在數(shù)據(jù)保持用鎖存器52中保持的像素數(shù)據(jù)、在水平傳送用鎖存器51中保持的像素數(shù)據(jù)、以及對邏輯電路32水平傳送的像素數(shù)據(jù)(S卩、成為像素加算的加算對象的像素數(shù)據(jù))。此外，在圖7中，將在像素陣列31的下側(南側)配置的列并列AD轉換電路35-1內的數(shù)據(jù)表示為列(column)(南)，將在像素陣列31的上側(北側)配置的列并列AD轉換電路35-2內的數(shù)據(jù)表示為列(北)。首先，關于成為接入對象的像素，在水平傳送期間XHS的第一相位，像素Al (圖6 的第一行的像素)成為列并列AD轉換電路35-1的接入對象。接著，在水平傳送期間XHS 的第二相位，像素A2(圖6的第二行的像素)成為列并列AD轉換電路35-2的接入對象，并且像素A3(圖6的第二行的像素)成為列并列AD轉換電路35-1的接入對象。然后，在水平傳送期間XHS的第三相位，像素Bl (圖6的第三行的像素)成為列并列AD轉換電路35-2的接入對象，并且像素A4 (圖6的第三行的像素)成為列并列AD轉換電路35-1的接入對象。以下，同樣地，與水平傳送期間XHS的各相位對應的行的像素成為接入對象。此外，對于在雙穩(wěn)態(tài)多諧振蕩器42中保持并加算的像素數(shù)據(jù)，列并列AD轉換電路 35-1的雙穩(wěn)態(tài)多諧振蕩器42在水平傳送期間XHS的第一相位期間進行重置，并且直到在水平傳送期間XHS的第四相位期間進行下一個重置為止，依次對成為接入對象的像素Al、像素A3、像素A4的像素數(shù)據(jù)進行加算并保持。然后，在該重置的定時，讀出成為接入對象的像素B2的像素數(shù)據(jù)，并且直到在水平傳送期間XHS的第五相位期間進行下一個重置為止，保持像素B2的像素數(shù)據(jù)。另一方面，列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42在水平傳送期間XHS 的第二相位期間進行重置，在該定時讀出成為接入對象的像素A2的像素數(shù)據(jù)，并且直到在水平傳送期間XHS的第三相位期間進行下一個重置為止，保持像素A2的像素數(shù)據(jù)。然后， 在進行該重置之后，依次對成為接入對象的像素Bi、像素B3、像素B4的像素數(shù)據(jù)進行加算并保持。如此，在雙穩(wěn)態(tài)多諧振蕩器42中，交替地進行在水平傳送期間XHS的3個相位期間對進行4個像素加算的像素中的3個像素的像素數(shù)據(jù)進行加算并保持，在下一個水平傳送期間XHS的1個相位保持進行下一個像素加算的像素中的1個像素的像素數(shù)據(jù)的處理。 此外，在列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42和列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中，交替地進行3個像素的像素數(shù)據(jù)的加算和1個像素的像素數(shù)據(jù)的保持。此外，對于在數(shù)據(jù)保持用鎖存器52中保持的像素數(shù)據(jù)，在水平傳送期間XHS的第三相位開始的定時對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42和數(shù)據(jù)保持用鎖存器52提供傳送信號FS1。按照該傳送信號FS1，對數(shù)據(jù)保持用鎖存器52傳送列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42所保持的像素A2的像素數(shù)據(jù)。接著，在水平傳送期間XHS的第四相位開始的定時對列并列AD轉換電路35_1的雙穩(wěn)態(tài)多諧振蕩器42和數(shù)據(jù)保持用鎖存器52提供傳送信號FS1。按照該傳送信號FSlJi 數(shù)據(jù)保持用鎖存器52傳送列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42所保持的、對像素Al、像素A3、像素A4的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)。之后，在水平傳送期間XHS 的第五相位開始的定時，對列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42和數(shù)據(jù)保持用鎖存器52提供傳送信號FSl。按照該傳送信號FSl，對數(shù)據(jù)保持用鎖存器52傳送列并列AD 轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42所保持的像素B2的像素數(shù)據(jù)。然后，在水平傳送期間XHS的第六相位開始的定時，對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42和數(shù)據(jù)保持用鎖存器52提供傳送信號FSl。按照該傳送信號FSlJi 數(shù)據(jù)保持用鎖存器52傳送列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42所保持的、對像素Bi、像素B3、像素B4的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)。以下，同樣地，在水平傳送期間XHS的每個相位，重復進行對列并列AD轉換電路 35-1和列并列AD轉換電路35-2交替地各提供兩次傳送信號FSl的處理。由此，在雙穩(wěn)態(tài)多諧振蕩器42中加算并保持的像素被傳送到數(shù)據(jù)保持用鎖存器52并保持。此外，對于在水平傳送用鎖存器51中保持的像素數(shù)據(jù)，在水平傳送期間XHS的第四相位開始的定時，對列并列AD轉換電路35-2的水平傳送用鎖存器51提供傳送信號FS3， 并且對列并列AD轉換電路35-1的水平傳送用鎖存器51提供傳送信號FS2。按照該傳送信號FS3，對水平傳送用鎖存器51傳送在列并列AD轉換電路35-2的數(shù)據(jù)保持用鎖存器52 中保持的像素A2的像素數(shù)據(jù)，并且按照該傳送信號FS2，對水平傳送用鎖存器51傳送在列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42中保持的、對像素Al、像素A3、像素A4的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)。之后，在水平傳送期間XHS的第六相位開始的定時，對列并列AD轉換電路35-2的水平傳送用鎖存器51提供傳送信號FS2，并且對列并列AD轉換電路35-1的水平傳送用鎖存器51提供傳送信號FS3。按照該傳送信號FS2，對水平傳送用鎖存器51傳送在列并列AD 轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中保持的、對像素Bi、像素B3、像素B4的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)。按照該傳送信號FS3，對水平傳送用鎖存器51傳送在列并列AD轉換電路35-1的數(shù)據(jù)保持用鎖存器52中保持的像素B2的像素數(shù)據(jù)。以下，同樣地，在水平傳送期間XHS的每2個相位，重復進行對列并列AD轉換電路 35-1和列并列AD轉換電路35-2交替地提供傳送信號FS2和傳送信號FS3的處理。由此， 成為4個像素加算的對象的像素的像素數(shù)據(jù)同時傳送到水平傳送用鎖存器51并保持。此外，對于向邏輯電路32水平傳送的像素數(shù)據(jù)(即，成為像素加算的加算對象的像素數(shù)據(jù))，在水平傳送期間XHS的第四相位開始之后的規(guī)定的定時，對列并列AD轉換電路35-1的鎖存器電路44和列并列AD轉換電路35-2的鎖存器電路44同時提供選擇信號 HSEL0按照該選擇信號HSEL，在列并列AD轉換電路35-2的水平傳送用鎖存器51中保持的像素A2的像素數(shù)據(jù)與在列并列AD轉換電路35-1的水平傳送用鎖存器51中保持的對像素 Al、像素A3、像素A4的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)被水平傳送，并在邏輯電路32中進行加算處理。在這里，在水平傳送期間XHS的相位開始之后的規(guī)定的定時例如是，在由水平傳送用鎖存器51確定按照在相同的相位提供的傳送信號FS2或者FS3傳送的像素數(shù)據(jù)之前等待了所需的期間的定時。由此，能夠避免對在上一個相位由水平傳送用鎖存器51保持的像素數(shù)據(jù)錯誤地進行水平傳送的情況。之后，在水平傳送期間XHS的第六相位開始之后的規(guī)定的定時，對列并列AD轉換電路35-1的鎖存器電路44和列并列AD轉換電路35-2的鎖存器電路44同時提供選擇信號HSEL。按照該選擇信號HSEL，在列并列AD轉換電路35_2的水平傳送用鎖存器51中保持的對像素Bi、像素B3、像素B4的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)與在列并列AD轉換電路35-1的水平傳送用鎖存器51中保持的像素B2的像素數(shù)據(jù)被水平傳送，并在邏輯電路32 中進行加算處理。以下，同樣地，在水平傳送期間XHS的每2個相位，在各相位開始之后的規(guī)定的定時，對列并列AD轉換電路35-1的鎖存器電路44和列并列AD轉換電路35-2的鎖存器電路 44同時提供選擇信號HSEL，并在邏輯電路32中對4個像素的像素數(shù)據(jù)進行加算。如此，在CMOS傳感器23中，按照傳送信號FSl至FS3、以及選擇信號HSEL而傳送像素數(shù)據(jù)。在這里，在按照由邏輯電路32基于水平傳送期間XHS的相位進行的處理定時， 輸出傳送信號FSl至FS3、以及選擇信號HSEL。例如，邏輯電路32判定當前的水平傳送期間XHS的相位是第4XK+1個、第4XK+2
10個、第4XK+3個、第4XK+4個中的哪一個相位。在這里，K是包含0的自然數(shù)。然后，邏輯電路32在判定為當前的水平傳送期間XHS的相位是第4XK+1個的情況下，對列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42輸出重置信號，對列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42和鎖存器電路44輸出傳送信號FSl。其中，如圖7中的水平傳送期間XHS的第五相位所示，邏輯電路32在輸出傳送信號FSl之后輸出重置信號。此外，邏輯電路32在判定為當前的水平傳送期間XHS的相位是第4XK+2個的情況下，對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42輸出重置信號，對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42和鎖存器電路44輸出傳送信號FSl和FS2，并對列并列 AD轉換電路35-2的鎖存器電路44輸出選擇信號HSEL。在這種情況下，邏輯電路32還對列并列AD轉換電路35-1的鎖存器電路44輸出傳送信號FS3和選擇信號HSEL。其中，如圖7中的水平傳送期間XHS的第六相位所示，邏輯電路32在輸出了傳送信號FS3之后輸出選擇信號HSEL，在輸出了傳送信號FSl和FS2之后輸出選擇信號HSEL和重置信號。另外，輸出傳送信號FSl與FS2的定時、輸出選擇信號與重置信號的定時可以分別相同，也可以不同。此外，邏輯電路32在判定為當前的水平傳送期間XHS的相位是第4XK+3個的情況下，對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42輸出重置信號，并且對列并列AD 轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42和鎖存器電路44輸出傳送信號FS1。其中，如圖7 中的水平傳送期間XHS的第七相位所示，邏輯電路32在輸出了傳送信號FSl之后輸出重置信號。此外，邏輯電路32在判定為當前的水平傳送期間XHS的相位是第4XK+4個的情況下，對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42和鎖存器電路44輸出傳送信號 FS3，并對列并列AD轉換電路35-2的鎖存器電路44輸出選擇信號HSEL。進而，在這種情況下，邏輯電路32對列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42輸出重置信號，對列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42和鎖存器電路44輸出傳送信號FSl和FS2，并對列并列AD轉換電路35-1的鎖存器電路44輸出選擇信號HSEL。其中，如圖7中的水平傳送期間XHS的第八相位所示，邏輯電路32在輸出了傳送信號FS3之后輸出選擇信號HSEL，在輸出了傳送信號FSl和FS2之后輸出選擇信號HSEL和重置信號。另外，輸出傳送信號FSl與FS2的定時、輸出選擇信號HSEL與重置信號的定時可以分別相同，也可以不同。如此，邏輯電路32在水平傳送期間XHS的每4個相位重復進行處理，但是在判定水平傳送期間XHS的相位時的K是0的情況下，進行特別的處理。例如，邏輯電路32在判定為K是0、并且水平傳送期間XHS的相位是第4XK+1個的情況下(即、水平傳送期間XHS為第一相位的情況)，僅進行對列并列AD轉換電路35-1 的雙穩(wěn)態(tài)多諧振蕩器42輸出重置信號的處理。此外，邏輯電路32在判定為K是0、并且水平傳送期間XHS的相位是第4XK+2個的情況下(即、水平傳送期間XHS為第二相位的情況)，僅進行對列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42輸出重置信號的處理。即， 在這種情況下，邏輯電路32進行處理，使得不輸出選擇信號HSEL。即，在水平傳送期間XHS是第二相位時，還沒有在列并列AD轉換電路35-1和35_2 的鎖存器電路44的水平傳送用鎖存器51中備齊成為4個像素加算的對象的像素數(shù)據(jù)，因此邏輯電路32進行這樣的特別的處理。由此，能夠避免對邏輯電路32傳送無效的數(shù)據(jù)的情況。另外，在判定水平傳送期間XHS的相位時的K是0的情況下，邏輯電路32也可以將傳送來的數(shù)據(jù)處理成無效。即，邏輯電路32在水平傳送期間XHS為第二( = 4X0+2)相位時，也可以進行將按照選擇信號HSEL從列并列AD轉換電路35-1和35_2的鎖存器電路 44傳送來的數(shù)據(jù)設為無效的處理。例如，圖8表示在水平傳送期間XHS為第二相位時邏輯電路32作為無效的數(shù)據(jù)進行處理時的、像素數(shù)據(jù)的傳送定時。另外，在圖8中，對作為無效的數(shù)據(jù)進行處理的定時表示了 “X”。如圖8所示，在水平傳送期間XHS為第二相位時，如上所述，按照在判定為當前的水平傳送期間XHS的相位是第4XK+2個的情況下的處理，對列并列AD轉換電路35_1和 35-2的鎖存器電路44輸出選擇信號HSEL。這時，邏輯電路32對根據(jù)該選擇信號HSEL傳送來的像素數(shù)據(jù)作為無需加算進行處理。通過進行這樣的特別的處理，能夠避免在成為4 個像素加算的對象的像素數(shù)據(jù)沒有備齊的階段進行加算處理的情況，能夠可靠地得到?jīng)]有出錯的期望的圖像。通過在這樣的定時傳送像素數(shù)據(jù)，從而邏輯電路32僅對從列并列AD轉換電路 35-1和列并列AD轉換電路35-2同時輸出的像素數(shù)據(jù)進行加算即可，能夠有效地進行加算處理。此外，能夠實現(xiàn)邏輯電路32的設計工作量的削減和電路面積的降低。如以上那樣，在列并列AD轉換電路35-1和列并列AD轉換電路35_2之間分開使用用于從雙穩(wěn)態(tài)多諧振蕩器42對水平傳送用鎖存器51傳送像素數(shù)據(jù)的傳送通路和用于從雙穩(wěn)態(tài)多諧振蕩器42經(jīng)由數(shù)據(jù)保持用鎖存器52對水平傳送用鎖存器51傳送像素數(shù)據(jù)的傳送通路，并在上述的定時提供傳送信號FS1、傳送信號FS2、傳送信號FS3，從而能夠對于成為4個像素加算的對象的4個像素，同時對邏輯電路32傳送對3個像素的像素數(shù)據(jù)進行了加算的像素數(shù)據(jù)與1個像素的像素數(shù)據(jù)。在這里，邏輯電路32需要在水平傳送期間XHS的每2個相位切換成為加算對象的列。即，在像素陣列31中通過傾斜像素排列而配置了像素，因此，在水平傳送期間XHS的每 2個相位中，在成為進行4個像素加算的對象的4個像素中，由列并列AD轉換電路35-1讀出的像素的列與由列并列AD轉換電路35-2讀出的像素的列偏離。因此，為了應對該列的偏離，邏輯電路32在水平傳送期間XHS的每2個相位切換成為加算對象的列而進行加算處理。參照圖9至圖13來說明在水平傳送期間XHS的每2個相位的成為加算對象的列的切換。圖9至圖12按水平傳送期間XHS的每2個相位表示了在每個水平傳送期間XHS 成為處理對象的像素、與該像素的像素數(shù)據(jù)的傳送定時。此外，在這里，不論像素陣列31是否有效，說明從左端起到第8列為止的像素。如圖9所示，在水平傳送期間XHS的第一相位，第一行的像素成為驅動對象，由列并列AD轉換電路35-1 (南)的雙穩(wěn)態(tài)多諧振蕩器42讀出第一行第偶數(shù)列像素的像素數(shù)據(jù) (R)，由列并列AD轉換電路35-2 (北)的雙穩(wěn)態(tài)多諧振蕩器42讀出第一行第奇數(shù)列像素的像素數(shù)據(jù)(Gr)。
之后，在水平傳送期間XHS的第二相位，第二行的像素成為驅動對象，由列并列AD 轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42讀出第二行第偶數(shù)列像素的像素數(shù)據(jù)(Gl)，并與像素數(shù)據(jù)(R)相加。另一方面，在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中，第一行第奇數(shù)列像素的像素數(shù)據(jù)(Gr)由于不是4個像素加算的對象，因此在被重置之后，讀出第二行第奇數(shù)列像素的像素數(shù)據(jù)(G2)。接著，如圖10所示，在水平傳送期間XHS的第三相位，首先對數(shù)據(jù)保持用鎖存器52 傳送在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中保持的像素數(shù)據(jù)(G2)。然后， 由列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42讀出第三行第偶數(shù)列像素的像素數(shù)據(jù) (( ),并與像素數(shù)據(jù)(R)和像素數(shù)據(jù)(Gl)相加。另一方面，在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中讀出第三行第奇數(shù)列像素的像素數(shù)據(jù)(B)。在這里，由于沒有備齊成為4個像素加算的對象的像素數(shù)據(jù)，因此到水平傳送期間XHS的第三相位為止的像素數(shù)據(jù)被設為無效。然后，在水平傳送期間XHS的第四相位，首先，在列并列AD轉換電路35-2的數(shù)據(jù)保持用鎖存器52中保持的像素數(shù)據(jù)(G》被傳送到水平傳送用鎖存器51而被水平傳送。此夕卜，同時，在列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42中保持的像素數(shù)據(jù)(R)、像素數(shù)據(jù)(Gl)、像素數(shù)據(jù)(( )被傳送到水平傳送用鎖存器51而被水平傳送。由此，邏輯電路32對像素數(shù)據(jù)(G2)、像素數(shù)據(jù)(R)、像素數(shù)據(jù)(Gl)、像素數(shù)據(jù)(( ) 進行加算，如圖13的上側所示，在邏輯電路32中，對列并列AD轉換電路35-2(北)的第η 列的計數(shù)器38與列并列AD轉換電路35-1 (南)的第η+1列的計數(shù)器38的輸出進行加算。 艮口，在水平傳送期間XHS的第四相位，從成為4個像素加算的對象的4個像素的輸出在列并列AD轉換電路35-2的計數(shù)器38與列并列AD轉換電路35_1的計數(shù)器38中各偏離1列， 因此邏輯電路32錯開列而進行加算。接著，在水平傳送期間XHS的第四相位，由列并列AD轉換電路35_1的雙穩(wěn)態(tài)多諧振蕩器42讀出第四行第偶數(shù)列像素的像素數(shù)據(jù)(G3)。另一方面，在列并列AD轉換電路 35-2的雙穩(wěn)態(tài)多諧振蕩器42中讀出第四行第奇數(shù)列像素的像素數(shù)據(jù)(G4)，并與像素數(shù)據(jù) (B)相加。接著，如圖11所示，在水平傳送期間XHS的第五相位，首先，對數(shù)據(jù)保持用鎖存器 52傳送在列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42中保持的像素數(shù)據(jù)(G3)。然后， 由列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42讀出并保持第五行第偶數(shù)列像素的像素數(shù)據(jù)(R)。另一方面，在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中讀出第五行第奇數(shù)列像素的像素數(shù)據(jù)(Gr)，并與像素數(shù)據(jù)(B)和像素數(shù)據(jù)(G4)相加。然后，在水平傳送期間XHS的第六相位，首先，在列并列AD轉換電路35_1的數(shù)據(jù)保持用鎖存器52中保持的像素數(shù)據(jù)(G!3)被傳送到水平傳送用鎖存器51而被水平傳送。此夕卜，同時，在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中保持的像素數(shù)據(jù)(B)、像素數(shù)據(jù)(G4)、像素數(shù)據(jù)(Gr)被傳送到水平傳送用鎖存器51而被水平傳送。由此，邏輯電路32對像素數(shù)據(jù)(G3)、像素數(shù)據(jù)(B)、像素數(shù)據(jù)(G4)、像素數(shù)據(jù)(Gr) 進行加算，但是如圖13的下側所示，在邏輯電路32中對列并列AD轉換電路35-2(北)的第η列的計數(shù)器38與列并列AD轉換電路35-1 (南)的第η列的計數(shù)器38的輸出進行加算。即，在水平傳送期間XHS的第四相位，從成為4個像素加算的對象的4個像素的輸出在列并列AD轉換電路35-2的計數(shù)器38與列并列AD轉換電路35_1的計數(shù)器38中成為相同的列，因此邏輯電路32不錯開列而進行加算。接著，在水平傳送期間XHS的第六相位，由列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42讀出第六行第偶數(shù)列像素的像素數(shù)據(jù)(Gl)，并與像素數(shù)據(jù)(R)相加。另一方面， 在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中讀出第六行第奇數(shù)列像素的像素數(shù)據(jù)(G2)。接著，如圖12所示，在水平傳送期間XHS的第七相位，首先，對數(shù)據(jù)保持用鎖存器 52傳送在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中保持的像素數(shù)據(jù)(6 。然后， 由列并列AD轉換電路35-1的雙穩(wěn)態(tài)多諧振蕩器42讀出第七行第偶數(shù)列像素的像素數(shù)據(jù) (( ),并與像素數(shù)據(jù)(R)和像素數(shù)據(jù)(Gl)相加。另一方面，在列并列AD轉換電路35-2的雙穩(wěn)態(tài)多諧振蕩器42中讀出并保持第七行第奇數(shù)列像素的像素數(shù)據(jù)(B)。然后，在水平傳送期間XHS的第八相位，與第四相位相同地傳送像素數(shù)據(jù)，以下， 相同地在每4個相位重復進行像素數(shù)據(jù)的傳送處理，并且重復進行在邏輯電路32中的像素加算。即，在水平傳送期間XHS的每2個相位交替地進行錯開了成為加算對象的列的加算與相同的列的加算。S卩，邏輯電路32判定當前的水平傳送期間XHS的相位是第2Xm個相位還是第 2X(m+l)個相位。然后，在第2Xm個相位，邏輯電路32對從列并列AD轉換電路35-2的第 N列輸出的像素數(shù)據(jù)與從列并列AD轉換電路35-1的第N+1列輸出的像素數(shù)據(jù)進行加算。 另一方面，在第2 X (m+1)個相位，邏輯電路32對從列并列AD轉換電路35_2的第N列輸出的像素數(shù)據(jù)與從列并列AD轉換電路35-1的第N列輸出的像素數(shù)據(jù)進行加算。在這里，m是自然數(shù)，N是包含0的自然數(shù)。由此，在CMOS傳感器23中能夠準確地進行鄰接的4個像素的像素加算，其中該 CMOS傳感器23構成為以傾斜像素排列配置像素，由列并列AD轉換電路35-1讀出偶數(shù)列的像素，由列并列AD轉換電路35-2讀出奇數(shù)列的像素。如以上那樣，在CMOS傳感器23中通過進行4個像素加算，從而能夠提高飽和信號量。此外，這時能夠使用從像素陣列31所具有的所有的像素取得的像素數(shù)據(jù)進行像素加算，因此像素信息量也不會降低。此外，鎖存器電路44構成為具有數(shù)據(jù)保持用鎖存器52，并且利用用于經(jīng)由數(shù)據(jù)保持用鎖存器52而水平傳送像素數(shù)據(jù)的通路與不經(jīng)由數(shù)據(jù)保持用鎖存器52而水平傳送像素數(shù)據(jù)的通路的兩個通路，從而能夠同時從計數(shù)器38輸出進行像素加算的像素數(shù)據(jù)，由此能夠有效地進行像素加算。此外，通過調整用于傳送像素數(shù)據(jù)的定時和用于切換對像素數(shù)據(jù)進行加算的列的定時，從而能夠可靠地進行像素加算。另外，本發(fā)明的實施方式不限定于上述的實施方式，在不脫離本發(fā)明的主旨的范圍內能夠進行各種變更。
權利要求
1.一種攝像元件，具備通過傾斜像素排列而配置了多個像素的像素陣列；對從所述像素陣列的偶數(shù)列的像素輸出的像素信號進行數(shù)字變換的第一變換部件； 對從所述像素陣列的奇數(shù)列的像素輸出的像素信號進行數(shù)字變換的第二變換部件；以及對從所述第一變換部件和第二變換部件輸出的像素數(shù)據(jù)進行加算的加算部件， 所述第一變換部件和第二變換部件具有包括雙穩(wěn)態(tài)多諧振蕩器、第一鎖存器電路以及第二鎖存器電路的計數(shù)器。
2.如權利要求1所述的攝像元件，其中，所述計數(shù)器具有用于從所述雙穩(wěn)態(tài)多諧振蕩器經(jīng)由所述第一鎖存器電路對加算部件傳送像素數(shù)據(jù)的通路、以及用于從所述雙穩(wěn)態(tài)多諧振蕩器經(jīng)由所述第二鎖存器電路和所述第一鎖存器電路對加算部件傳送像素數(shù)據(jù)的通路，并且分開使用所述通路來傳送像素數(shù)據(jù)，使得從所述第一變換部件和所述第二變換部件在相同的定時輸出在所述加算部件中成為加算的對象的像素數(shù)據(jù)。
3.如權利要求2所述的攝像元件，其中，所述加算部件在水平傳送期間的每2個相位，切換從所述第一變換部件輸出的像素數(shù)據(jù)的列和從所述第二變換部件輸出的像素數(shù)據(jù)的列的成為加算的對象的列，從而對像素數(shù)據(jù)進行加算。
4.一種攝像裝置，具備攝像元件，其中， 所述攝像元件具備通過傾斜像素排列而配置了多個像素的像素陣列；對從所述像素陣列的偶數(shù)列的像素輸出的像素信號進行數(shù)字變換的第一變換部件； 對從所述像素陣列的奇數(shù)列的像素輸出的像素信號進行數(shù)字變換的第二變換部件；以及對從所述第一變換部件和第二變換部件輸出的像素數(shù)據(jù)進行加算的加算部件， 所述第一變換部件和第二變換部件具有包括1個雙穩(wěn)態(tài)多諧振蕩器、2個鎖存器電路的計數(shù)器。
全文摘要
本發(fā)明的攝像元件和攝像裝置能夠避免像素信息量的降低并提高飽和信號量。CMOS傳感器(23)具備通過傾斜像素排列而配置了多個像素的像素陣列(31)、對從像素陣列(31)的偶數(shù)列的像素輸出的像素信號進行數(shù)字變換的列并列AD轉換電路(35-1)、對從像素陣列(31)的奇數(shù)列的像素輸出的像素信號進行數(shù)字變換的列并列AD轉換電路(35-2)、以及對從列并列AD轉換電路(35-1)和列并列AD轉換電路(35-2)輸出的像素數(shù)據(jù)進行加算的邏輯電路(32)。而且，列并列AD轉換電路(35-1)和列并列AD轉換電路(35-2)具有包括雙穩(wěn)態(tài)多諧振蕩器、第一鎖存器電路、以及第二鎖存器電路的計數(shù)器。本發(fā)明例如能夠應用于以傾斜像素排列配置了像素的攝像元件。
文檔編號H04N5/3745GK102547167SQ20111039463
公開日2012年7月4日 申請日期2011年12月2日 優(yōu)先權日2010年12月9日
發(fā)明者境直史 申請人:索尼公司