專利名稱：用于處理無線數(shù)字多媒體的方法和系統(tǒng)的制作方法
技術領域：
本發(fā)明一般涉及無線多媒體呈現(xiàn)系統(tǒng)。
背景技術：
可以利用稱為數(shù)字視頻接口(Digital Visual Interface，DVI)的協(xié)議，將數(shù)字視頻從諸如DVD播放器、視頻接收器、ATSC調諧器或其它計算機的源傳輸?shù)街T如平板視頻監(jiān)視器的顯示器。因為開發(fā)DVI主要是用于計算機，所以DVI并不預想能處理音頻數(shù)據(jù)。
因此，為了將通信協(xié)議擴展到用于例如播放數(shù)字電影等的包括音頻的數(shù)字多媒體，已經(jīng)開發(fā)了稱為高清晰度多媒體接口(HighDefinition Multimedia Interface，HDMI)的協(xié)議。HDMI與DVI類似，但不同之處在于它預想可以使用音頻和視頻數(shù)據(jù)，并且它增加了電視相關的分辨率。DVI和HDMI都用于有線傳輸，并且HDMI還允許利用稱為高帶寬數(shù)字內容保護(High-Bandwidth Digital ContentProtection，HDCP)的加密方法來對數(shù)字多媒體加密。DVI還支持HDCP作為可選特性。
這里應意識到，為了節(jié)省桌面空間，并增加人在房間內的活動性和視線，比較理想的是利用最少的布線來在顯示器上觀看多媒體。例如，比較理想的是，將投影儀安裝在天花板上，或將等離子體顯示器或液晶高清晰度(HD)電視安裝在墻壁上，這樣做既不礙事，還能夠接收多媒體數(shù)據(jù)用于顯示，而無需電線，這是因為這里可以理解，天花板或墻壁中通常不存在數(shù)據(jù)傳輸線。
但是，本發(fā)明還了解，不是任何無線傳輸系統(tǒng)都可以的。具體來說，如果使用帶寬不足以傳送經(jīng)過壓縮或未經(jīng)壓縮的多媒體(如未經(jīng)壓縮的高清晰度(HD)視頻)的無線鏈路，如IEEE 802.11(b)，那么必須傳輸經(jīng)過壓縮的多媒體標準清晰度(SD)視頻，從而需要在投影儀上具有相對昂貴的解壓縮模塊。雖然諸如IEEE 802.11(a)的一些鏈路確實具有高至足以傳送經(jīng)過壓縮的HD視頻的帶寬，但它們不能傳送未經(jīng)壓縮的SD或HD視頻。而且，在802.11(a)的情況下，還會牽涉到版權保護，這是因為該鏈路具有足夠長的距離(延伸超出它的起點所在的房間)，以致可以在進行傳輸?shù)南ド闲陀嬎銠C的緊鄰位置之外檢測到它。有鑒于此，本發(fā)明意識到需要一種非常短程的、優(yōu)選具方向性的高帶寬無線鏈路，該鏈路特別適合未經(jīng)壓縮的多媒體、尤其是稱為HD視頻的相當大類型的多媒體的短程無線通信。
本受讓人提供了一種在介于57GHz和64GHz之間的頻譜(下文稱為“60GHz頻段”)內運行的無線系統(tǒng)。60GHz頻譜的特性包括短程、高方向性(及因此引起的固有安全性)和大數(shù)據(jù)帶寬。本受讓人的共同未決美國專利申請序列號10/666,724、10/744,903(系統(tǒng))、10/893,819、11/136,199(PLL相關發(fā)明)和11/035,845(多個天線)公開了利用高帶寬60GHz鏈路將高清晰度多媒體接口(HDMI)格式的高清晰度(HD)視頻從房間內的源發(fā)送到房間內的接收器的各種系統(tǒng)和方法，通過引用將上述所有專利申請結合于本文。在該頻率，信號具有非常短的量程，并且具有方向性，使得可以采用未經(jīng)壓縮的形式傳輸視頻，從而每秒鐘傳輸如此多的數(shù)據(jù)，以致基本上不可能非法傳輸內容。
與特定應用無關，本發(fā)明對60GHz無線鏈路進行了以下關鍵觀察。這里應了解，更簡單的非音頻DVI組件比增加了音頻特征的HDMI組件便宜，并且因此適于在可行時代替HDMI組件使用。不幸的是，一旦HDMI傳輸器發(fā)現(xiàn)接收器不是HDMI接收器，那么該HDMI傳輸器將不會向DVI接收器發(fā)送HDMI數(shù)據(jù)，因此很難混合這兩種系統(tǒng)。雖然如此，但是本發(fā)明了解，可以在HDMI系統(tǒng)中選擇性地使用較便宜的DVI組件。

發(fā)明內容
一種用于將HDMI數(shù)據(jù)從源無線傳輸?shù)斤@示器的系統(tǒng)包括用于接收HDMI數(shù)據(jù)的DVI接收器和用于接收DVI接收器的輸出的傳輸數(shù)字處理系統(tǒng)。無線傳輸器接收傳輸數(shù)字處理系統(tǒng)的輸出，并將該輸出無線發(fā)送到接收器，其中，接收數(shù)字處理系統(tǒng)接收該接收器的輸出，并將該輸出發(fā)送到DVI傳輸器。顯示器接收DVI傳輸器的輸出，并對此做出響應而顯示HDMI數(shù)據(jù)，包括HDMI數(shù)據(jù)中存在的音頻數(shù)據(jù)。
在另一方面，公開一種用于無線傳輸HDMI和/或DVI數(shù)據(jù)的傳輸數(shù)字處理系統(tǒng)。該系統(tǒng)將數(shù)據(jù)轉換成兩個數(shù)據(jù)流，并且包括用于復用視頻數(shù)據(jù)和控制數(shù)據(jù)的前端組件。
在傳輸數(shù)字處理系統(tǒng)的非限制性實現(xiàn)中，諸如里德-所羅門(Reed-Solomon)編碼器之類的前向糾錯組件接收前端組件的輸出，其中該前端組件向里德-所羅門編碼器輸出基本上連續(xù)的數(shù)據(jù)流。如果到前端組件的視頻數(shù)據(jù)速率不足以滿足RS編碼器，那么前端組件產生空字，以使得RS編碼器不會缺少數(shù)據(jù)。前端組件可以將4個25位值組合以形成單個100位字，然后將這個100位字轉換成5個20位字。
另外，在一些實施例中，加擾器從前向糾錯組件接收數(shù)據(jù)，并使該數(shù)據(jù)隨機化。而且，可以提供報頭發(fā)生器用于定期輸出報頭，其中報頭的第一部分包括可用于使接收器同步的預置數(shù)據(jù)，并且報頭的第二部分包括可變數(shù)據(jù)，上述可變數(shù)據(jù)包括可供接收器使用的控制信息。每個報頭都與來自加擾器的多媒體數(shù)據(jù)的單元有關。此外，如果需要，可以使用差分編碼器將來自報頭發(fā)生器的絕對數(shù)據(jù)表示成相移正交數(shù)據(jù)。
在優(yōu)選但非限制性的實施例中，傳輸處理系統(tǒng)由FPGA實現(xiàn)，該FPGA配置成準備HDMI和/或DVI數(shù)據(jù)在60GHz頻帶內無線傳輸。
在另一方面，用于無線接收HDMI和/或DVI數(shù)據(jù)的接收數(shù)字處理系統(tǒng)利用解串器來將所接收的數(shù)據(jù)解串，該解串器通過利用所接收的報頭的第一個字符來在I和Q信道內執(zhí)行對準，從而對準數(shù)據(jù)。
參照附圖，可以最好地理解本發(fā)明的關于其結構和操作的細節(jié)，附圖中，類似的附圖標記指代類似的零件。


圖1是示出本系統(tǒng)的框圖；圖2是示例傳輸處理器的框圖；圖3是示例傳輸處理器的前端的框圖；圖4是示例接收處理器的框圖；圖5是示例接收處理器的后端的框圖；以及圖6是數(shù)據(jù)流的示意圖。
具體實施例方式
首先參照圖1，示出通常標為10的系統(tǒng)，該系統(tǒng)10包括基帶多媒體數(shù)據(jù)、具體來說是帶音頻的高清晰度(HD)數(shù)字視頻的源12。該源12可以是膝上型計算機或其它多媒體計算機或服務器?；蛘撸梢允切l(wèi)星、廣播、或電纜接收器，或者它也可以是DVD播放器或其它多媒體源。
源12通過線路14將復用的多媒體數(shù)據(jù)發(fā)送到媒體接收器16，因此可以將源12和媒體接收器16共同看作是數(shù)據(jù)、具體來說是HDMI數(shù)據(jù)的“源”。媒體接收器16可以是機頂盒，它可包括高清晰度多媒體接口(HDMI)傳輸器18。HDMI傳輸器18采用HDMI協(xié)議，通過利用高帶寬數(shù)字內容保護(HDCP)來加密多媒體數(shù)據(jù)并對多媒體數(shù)據(jù)支持如16×9顯示比的TV分辨率，來處理多媒體數(shù)據(jù)。
根據(jù)本領域中已知的HDMI原理，HDMI傳輸器18通過電纜或其它電線19將經(jīng)HDCP加密的多媒體數(shù)據(jù)發(fā)送到數(shù)字視頻接口(DVI)接收器20。根據(jù)本發(fā)明，DVI接收器20利用DVI協(xié)議來處理所接收的數(shù)據(jù)。作為處理的一部分，HDMI傳輸器18復用視頻，并且復用視頻數(shù)據(jù)流內的音頻。DVI接收器20解復用視頻，同時使數(shù)據(jù)流內復用的音頻通過。在任何情況下，任何時候都不需要DVI接收器20解密、或重新加密數(shù)據(jù)流。
將來自DVI接收器20的加密的多媒體數(shù)據(jù)發(fā)送到處理器22，如專用集成電路(ASCI)或現(xiàn)場可編程門陣列(FPGA)或其它微處理器。處理器22處理完數(shù)據(jù)后，無線傳輸器24便通過傳輸天線26無線傳輸該數(shù)據(jù)。下文將進一步描述處理器22。
通過無線鏈路30將加密的多媒體數(shù)據(jù)無線傳輸?shù)浇邮掌魈炀€32，該接收器天線32將數(shù)據(jù)發(fā)送到無線接收器34?？梢圆捎梦唇?jīng)壓縮的形式在鏈路30上傳輸多媒體，使得每秒鐘傳輸如此多的數(shù)據(jù)以致基本上不可能非法傳輸內容，但也可以實現(xiàn)一定的數(shù)據(jù)壓縮，但這不太優(yōu)選。如果需要，也可以采用壓縮形式傳輸數(shù)據(jù)。傳輸器24和接收器34(及因此的鏈路30)優(yōu)選在大約60千兆赫(60GHz)的固定(單一不變)頻率工作，更優(yōu)選在59GHz-64GHz范圍內的頻率工作，并且鏈路30具有至少2千兆比特/秒(2.0Gbps)的優(yōu)選固定的數(shù)據(jù)速率。當使用DQPSK時，數(shù)據(jù)速率可以是2.2Gbps，并且該鏈路可以具有約2.5Gbps的數(shù)據(jù)速率。該鏈路可以具有2.5千兆赫(2.5GHz)的固定帶寬。
有鑒于此，現(xiàn)在可以理解，無線傳輸器24優(yōu)選包括用于根據(jù)本領域中已知的原理進行編碼的編碼器。調制經(jīng)編碼的數(shù)據(jù)，并通過向上變換器向上變換該數(shù)據(jù)，以便用于在約60GHz(即，在60GHz頻帶)在鏈路30上傳輸。利用上述寬信道和更簡單的調制方案，如(但不限于)DQPSK、QPSK、BPSK或8-PSK，可以實現(xiàn)高數(shù)據(jù)速率但仍簡單的系統(tǒng)。例如，當利用DQPSK時，可以實現(xiàn)是符號率的兩倍的數(shù)據(jù)速率。對于8-PSK，可以實現(xiàn)3.3Gbps的數(shù)據(jù)速率。
還可了解，無線接收器34包括與無線傳輸器24互補的電路，即向下變換器、解調器和解碼器。在任何情況下，將來自無線接收器34的數(shù)據(jù)發(fā)送到處理器36，以便用于糾錯，并且適當時經(jīng)重新復用以供DVI傳輸器38使用。需要時，處理器36還可從視頻數(shù)據(jù)內解復用用于顯示器的任何控制信號。DVI傳輸器38根據(jù)本領域中已知的DVI原理進行工作，以便處理加密的多媒體而無需對它解密，并通過電纜或其它電線39將多媒體數(shù)據(jù)發(fā)送到HDMI接收器40，HDMI接收器40可以是諸如DVD播放器或TV或其它播放器的媒體播放器42的一部分。HDMI接收器40根據(jù)HDCP原理解密多媒體數(shù)據(jù)，并從視頻數(shù)據(jù)中解復用音頻數(shù)據(jù)。然后，可以在顯示器44，如陰極射線管(CRT)、液晶顯示器(LCD)、等離子體顯示面板(PDP)或TFT或帶有屏幕的投影儀等上，顯示多媒體內容?？梢詫⒚襟w播放器42和顯示器44共同看作是視頻顯示器、HDMI接收方或其它單元。
上述鏈路優(yōu)選是雙向的，并且可以在60GHz頻帶的返回鏈路上發(fā)送用于例如HDCP解密目的所必需的返回信道信息，或者也可以在“頻帶以外”的返回鏈路上發(fā)送該返回信道信息，“頻帶以外”的返回鏈路如例如本受讓人的共同未決申請中的美國專利申請序列號11/036,932和11/035,845所公開，通過引用將這兩個專利申請結合于本文。
根據(jù)本發(fā)明，DVI接收器20、處理器22和無線傳輸器24可以包含在單個芯片上，或者包含在分離的襯底上。實際上，可以將DVI接收器20、處理器22和無線傳輸器24集成到媒體接收器16中。同樣地，無線接收器34、處理器36和DVI傳輸器38可以在單個芯片上實現(xiàn)，并且如果需要，也可以集成到媒體播放器42中。在任何情況下，媒體接收器16和媒體播放器42及相應組件優(yōu)選共同設置在相同的空間內，這是因為優(yōu)選的60GHz無線傳輸頻率不會穿透墻壁。
因為在媒體接收器16(如機頂盒)和媒體播放器42(如TV或DVD播放器)之間的通信路徑的無線連接中使用了DVI組件，所以該鏈路不需要任何加密密鑰(或伴隨許可)。而且，因為在所包含的DVI組件20、38之間所建立的無線連接中未曾解密多媒體，所以涉及很少或不涉及許可事項。此外，由于DVI組件的上述使用，所以通過無線鏈路連接到源12的HDMI順應顯示器44以及源12的運轉就好像它們通過電線連接在一起一樣，這是因為該系統(tǒng)能夠準確地重現(xiàn)所有的HDMI輸出信號，包括視頻時鐘的精確頻率的副本。具體地說，使用傳輸器部分中的DVI接收器20來驅動接收器部分中的DVI傳輸器38會導致HDMI顯示器44正確地解釋所得數(shù)據(jù)流，包括可能在所謂的“數(shù)據(jù)島”中遞送的任何音頻數(shù)據(jù)。
轉到圖2和傳輸處理器22的非限制性FPGA實現(xiàn)(因此，在以下非限制性公開中，傳輸處理器22又稱為“傳輸FPGA”)，一個示例的非限制性傳輸FPGA將24位視頻數(shù)據(jù)轉換成兩個1.1Gbps的數(shù)據(jù)流。這在一系列的步驟中完成。首先，前端46復用24位視頻數(shù)據(jù)與5位控制數(shù)據(jù)(HS、VS和控制[3:1])和可選輔助數(shù)據(jù)。前端46在例如110MHz將幾乎連續(xù)的20位數(shù)據(jù)流輸出到里德-所羅門(RS)編碼器48。如果輸入視頻數(shù)據(jù)速率不足以滿足RS編碼器，那么產生空字，以使得RS編碼器不會缺少數(shù)據(jù)。
RS編碼器48可以包括兩個應用(216，200)RS碼的10位編碼器。這兩個RS編碼器均接受200個10位字的數(shù)據(jù)，并增加16個字的前向糾錯(FEC)數(shù)據(jù)。該編碼方案使得接收器能夠在每個216個字的RS塊中校正高達8個錯誤。這里應了解，諸如里德-所羅門之類的前向糾錯有利于校正存在于無線傳輸系統(tǒng)中的偶然傳輸錯誤，如果不進行校正，那么這些錯誤會臨時破壞所顯示的圖像或產生視頻假象。
將數(shù)據(jù)從RS編碼器48發(fā)送到加擾器50，該加擾器50使數(shù)據(jù)隨機化。加擾器50不是用于任何加密目的，加密是由上述更高級協(xié)議HDCP實現(xiàn)的。實情是，加擾器50使數(shù)據(jù)隨機化，以便確保數(shù)據(jù)流中發(fā)生頻繁轉換，這有利地允許接收器更好地使它本身與位時鐘同步并恢復數(shù)據(jù)。加擾器50可以利用偽隨機數(shù)(PRN)發(fā)生器來為每個20位字產生一個20位的隨機數(shù)，利用該隨機數(shù)對輸入字進行“異或”操作，以便產生加擾輸出。在接收器中利用同樣的PRN發(fā)生器來使數(shù)據(jù)解擾，并且可以每20uS將這兩個PRN發(fā)生器初始化一次。
將來自加擾器50的數(shù)據(jù)發(fā)送到報頭發(fā)生器52，該報頭發(fā)生器52定期(如每20微秒一次)輸出例如40個字的報頭。該報頭的前20個字可以是預置數(shù)據(jù)，其用于使接收器同步。在此之后是20個字的可變數(shù)據(jù)，它可包括可供接收器使用的控制信息。在這40個報頭字后，報頭發(fā)生器52可以將10個加擾的RS數(shù)據(jù)塊(2160個字)傳遞給差分編碼器54，然后重復上述過程。
差分編碼器54接受作為一對10位字的20位數(shù)據(jù)。從最高有效位開始，編碼器54計算作為10個2位實體的每個字對的值。將每個2位值與前一個2位值進行比較?？梢岳酶窭?Gray)碼來表示差值，并將該差值輸出到I和Q流串行器56。目的是為了在退出串行器56并進入如圖1所示的無線傳輸器24(如QPSK調制器)時將絕對數(shù)據(jù)表示成相移正交數(shù)據(jù)。串行器56可以包括兩個專用FPGA單元，在一個非限制性實現(xiàn)中，這兩個專用FPGA單元可以是Xilinx“RocketIO”單元，它們是用于并行接受差分編碼數(shù)據(jù)并使該數(shù)據(jù)每次移出一位到I/Q輸出的10位串行器。
圖2還示出時鐘發(fā)生器58，它用于合成串行器56所用的時鐘(如1.1GHz時鐘)和用于使并行數(shù)據(jù)移位通過該系統(tǒng)的例如110MHz時鐘。之所以可以使用1.1GHz是因為RF調制器和解調器可以經(jīng)調諧而在該特定位速率工作。之所以可以使用110MHz是因為它正好是1.1GHz位速率的十分之一。
提供控制器60以便使如圖2所示的非限制性傳輸FPGA 22的所有組件同步。它告知報頭發(fā)生器52何時產生40字報頭并將加擾器50中的PRN發(fā)生器初始化?？刂破?0還啟動RS編碼器48以使它的輸出在合適的時間出現(xiàn)，并且控制器60通知前端46何時必須提供數(shù)據(jù)給RS編碼器48?？刂破?0可以使用2200狀態(tài)計數(shù)器，其中這2200個狀態(tài)由10個216字RS塊(2160個狀態(tài))和40個報頭字定義。
控制器60可以將時鐘輸出到視頻時鐘分析器62，其中每次都通過該2200狀態(tài)計數(shù)器(即，每20uS一次)。視頻時鐘分析器(VCA)62計算控制器60的2200個狀態(tài)期間(20uS)的視頻時鐘的數(shù)量。將所得計數(shù)“n”作為報頭的可變數(shù)據(jù)的一部分“n”傳輸?shù)浇邮掌?，接收器中利用?shù)據(jù)“n”根據(jù)上文中結合于本文的揭示PLL相關發(fā)明的申請來重新產生視頻時鐘。
轉到圖3，傳輸FPGA 22的前端46負責將視頻數(shù)據(jù)復用成20位數(shù)據(jù)流。與此任務相關的主要問題如下1.必須將視頻數(shù)據(jù)和控制數(shù)據(jù)(HS、VS等)一起復用，其中在接收器處具有某些分離部件。
2.視頻時鐘率與本地110MHz時鐘無關。某一機構必須允許視頻數(shù)據(jù)從視頻時鐘域移動到110MHz時鐘域。
3.無論何時斷言FE_ENB，前端都必須提供連續(xù)的數(shù)據(jù)輸出流。如果有效視頻/控制數(shù)據(jù)不可獲得，那么必須產生并插入空字。
可以將前端46分成如圖所示的4塊。視頻/控制數(shù)據(jù)以每個視頻時鐘一個視頻像素或一個控制字的速率進入前端多路復用器64。單獨的控制線“DE”指示輸入數(shù)據(jù)是像素(DE＝1)還是控制字(DE＝0)。對于每個視頻時鐘，多路復用器64輸出一個25位字，其中DE作為最高有效位。當DE＝1時，剩余的24位是視頻像素。當DE＝0時，剩余的24位包括一個固定的“1”作為位[23]，還包括5條控制線(HS、VS、控制[3:1])，剩余空間是18位輔助數(shù)據(jù)。輔助數(shù)據(jù)可以是可在接收器處使用的任何額外的數(shù)據(jù)。例如，輔助數(shù)據(jù)可以包括用于增加/降低顯示器亮度的命令。
因此，多路復用器64只輸出視頻像素數(shù)據(jù)和控制數(shù)據(jù)。在100-20位變換器66中產生空的填充數(shù)據(jù)。這里應了解，最后必須將多路復用器64的25位輸出轉換成20位值。該變換分兩步執(zhí)行。第一步，通過變換器66組合4個25位值，以便形成單個100位字。當將4個25位字組合成一個100位字時，立即將它們寫入到前端FIFO 68中。FIFO 68能夠保存15個100位字。FIFO 68利用它的DAV輸出通知100-20位變換器70何時數(shù)據(jù)可用。與視頻時鐘同步地寫入FIFO，并且與110MHz時鐘同步地讀取FIFO。
當斷言FE_ENB時，100-20位變換器70從FIFO中移除字，并以5個20位字的突發(fā)來輸出這些字。一旦從FIFO中移除一個100位字，便在5個連續(xù)的時鐘周期中將整個字作為5個20位字輸出。如果FE_ENB請求數(shù)據(jù)，并且FIFO中沒有可用數(shù)據(jù)(即，DAV＝0)，那么100-20位變換器70產生5個空填充字(全部都是0)。在較低的像素時鐘率，這可以頻繁發(fā)生，以便使數(shù)據(jù)管道保持為滿。因此，在非限制性前端46的輸出端，總是將數(shù)據(jù)打包成5個20位字的組，以便允許接收器可靠地提取視頻和控制數(shù)據(jù)，而無需在數(shù)據(jù)流內嵌入任何額外的標記或標識符。
圖4示出接收處理器36(本文又稱為“接收FPGA”)的一個非限制性實現(xiàn)。接收FPGA接受I和Q數(shù)據(jù)流，處理數(shù)據(jù)，并輸出24位視頻。這分成如圖4所示的幾個階段完成。
更具體地說，通過框圖中示為“解串器”72的具有時鐘/數(shù)據(jù)恢復能力的非限制性FPGA RocketIO單元來處理輸入I和Q數(shù)據(jù)流，以便恢復時鐘和數(shù)據(jù)。解串器72自動恢復時鐘/數(shù)據(jù)，以便提取原始的1.1GHz傳輸時鐘，并將該時鐘除，降為用于使并行數(shù)據(jù)移動通過該系統(tǒng)的110MHz。
在將數(shù)據(jù)解串時，解串器72確定串行數(shù)據(jù)流內一個字結束并且下一個字開始的位置。該過程稱為對準。解串器72利用報頭的第一個字符來在I和Q信道內執(zhí)行該對準操作。
在對準后，解串器72執(zhí)行“結合”操作，在該“結合”操作中，使并行I和Q數(shù)據(jù)相互對準。例如，如果并行I數(shù)據(jù)比并行Q數(shù)據(jù)超前或落后一個或多個時鐘，那么數(shù)據(jù)發(fā)生偏斜，并且處理無法繼續(xù)。為了防止這種情況發(fā)生，解串器72通過尋找在I和Q報頭中同時出現(xiàn)的例如4個字的特定序列來執(zhí)行結合操作。當它們出現(xiàn)時，解串器執(zhí)行用于使I和Q信道相互對準時可能必需的任何時移。
在結合后，報頭檢測器74搜索在上述傳輸器插入的20字報頭。當找到報頭時，報頭檢測器74向接收器控制器76發(fā)出信號，以便使它本身與數(shù)據(jù)流同步。一旦同步，控制器76便可使接收器FPGA中的其它處理塊同步。報頭檢測器74還從報頭的可變部分中移除特殊的“n”值，并將該“n”值發(fā)送給視頻時鐘發(fā)生器77，用于根據(jù)上文中結合于本文的涉及PLL發(fā)明的申請進行時鐘恢復。
如圖4所示的非限制性接收器FPGA 36中的剩余處理塊與如圖2所示的傳輸器FPGA中的處理塊互補。更具體地說，解擾器78包含PRN發(fā)生器，通過控制器76在適當時間使該PRN發(fā)生器初始化，以便使報頭后的數(shù)據(jù)恢復到它的加擾前的值。而且，里德-所羅門解碼器80可以包括兩個10位解碼器，每個解碼器都能夠校正216字RS數(shù)據(jù)塊內的總共高達8個錯誤字。當對每個RS數(shù)據(jù)塊解碼時，如果需要，可以通過峰值錯誤檢測器來監(jiān)測所遇到的錯誤數(shù)。每100mS，可以在LED條形圖上顯示最壞錯誤計數(shù)一次，并重新設置峰值錯誤檢測器，以便在調節(jié)天線以實現(xiàn)最佳操作時向用戶提供反饋。
在RS解碼器80后，將經(jīng)過校正的20位數(shù)據(jù)流發(fā)送到接收器的后端82，用于進行最后的處理和解復用。圖5示出后端82的細節(jié)，后端82與傳輸器的前端46互補，并且負責獲取20位數(shù)據(jù)流并提取原始的視頻和控制數(shù)據(jù)。然后，將該視頻和控制數(shù)據(jù)輸出到如圖1所示的DVI傳輸器38。
后端82接收數(shù)據(jù)突發(fā)，必須識別并丟棄其中的空數(shù)據(jù)，將剩余數(shù)據(jù)解復用成視頻字和控制字，并且輸入和輸出數(shù)據(jù)使用完全無關的時鐘。因此，非限制性后端82可以包括用于從RS解碼器80接收數(shù)據(jù)的分離器84?？刂破?6識別每第5個字作為5字組的第一個字。在每個5字組中，檢查第一個字，如果它是空字，那么分離器84便將這個字與隨后的4個字一起丟棄。相反，如果第一個字不是空字，那么分離器84便將這個5字組組合成一個100位字，并將該100位字寫入到后端FIFO 86中。
將來自FIFO 86的數(shù)據(jù)發(fā)送到解包器88，該解包器88從后端FIFO中獲取100位字的數(shù)據(jù)，并將每個100位字分割成4個25位字。如果最高有效位是1，那么輸出剩余的24位作為視頻數(shù)據(jù)(即，像素)，但是如果最高有效位是0，那么輸出剩余的24位作為控制數(shù)據(jù)和輔助數(shù)據(jù)。
如前所述，非限制性實現(xiàn)中所用的里德-所羅門碼是(216，200)。這里應意識到，在選擇RS碼時，首先應表征傳輸信道，然后選擇RS碼來實現(xiàn)所需的位誤碼率(BER)。傳輸信道的特性可以是特定安裝的函數(shù)。接收器和傳輸器之間的距離是一個變量，但也存在其它變量。例如，多路徑失真將影響B(tài)ER，并且它是環(huán)境的強函數(shù)。還存在影響哪個RS碼最佳的決定的其它因素，例如包括實現(xiàn)該碼所需的FPGA結構(雙穩(wěn)態(tài)多諧振蕩器)的量和實時操作的要求。
(216，200)碼可以縮短為(108，100)，甚至可以縮短為(54，50)，以便保持已有冗余度，同時減少所需的FPGA結構的量。但是，這里應了解，使用較短碼時，會發(fā)生處理突發(fā)錯誤的能力的下降。(216，200)碼能夠校正一個突發(fā)的8字錯誤(80位錯誤)，而(54，50)碼只能校正一個突發(fā)的2字錯誤(20位錯誤)。處理突發(fā)錯誤的一個備選方法是使用交織器。更具體地說，交織器可以用于使突發(fā)錯誤分布在多個RS塊上，并且因此增加校正所有錯誤的可能。
圖6示出由傳輸器處理器22產生的數(shù)據(jù)流。當在110MHz的符號速率使用時，如圖6所示的非限制性數(shù)據(jù)格式允許視頻數(shù)據(jù)速率剛好高達80MHz。在20us數(shù)據(jù)幀中，在一系列塊90中發(fā)送2200個20位符號，每個塊90包含它自己的報頭92和高達200個字的視頻/控制數(shù)據(jù)，并且如果需要，還可包含F(xiàn)EC數(shù)據(jù)。因此，如圖6所示的數(shù)據(jù)幀包含高達1600個視頻字(像素或控制)，在80MHz，這些視頻字剛好代表20uS的視頻數(shù)據(jù)。
盡管本文所示和詳細描述的特定的“用于處理無線數(shù)字多媒體的方法和系統(tǒng)”完全能夠達到本發(fā)明的上述目的，但應了解，它是本發(fā)明的目前優(yōu)選的實施例，并且因此代表本發(fā)明廣泛預期的主題，本發(fā)明的范圍完全涵蓋對本領域的技術人員來說顯而易見的其它實施例，并且本發(fā)明的范圍因此只能由所附權利要求限制，在權利要求中，除非明確指出，否則單數(shù)形式的元件無意指“一個且僅有一個”，而是指“一個或多個”。一種裝置或方法不一定能解決本發(fā)明想要解決的所有問題，因為它由本權利要求涵蓋。此外，不管權利要求中是否明確敘述了元件、組件或方法步驟，本公開中的元件、組件或方法步驟對公眾來說都不是專指的。除非使用“用于…的部件”這一短語來明確敘述權利要求元件，或者在方法權利要求項的情況下，將元件敘述成“步驟”而不是“動作”，否則不應根據(jù)35U.S.C.§112第六段中的規(guī)定來解釋本文中的權利要求元件。在本文缺少明確定義的情況下，權利要求中的術語具有所有普通的習慣含義，它們并不會與本說明書和申請歷史相矛盾。
權利要求
1.一種用于將HDMI數(shù)據(jù)從源(12)無線傳輸?shù)斤@示器(44)的系統(tǒng)，包括DVI接收器(20)，用于接收HDMI數(shù)據(jù)；傳輸數(shù)字處理系統(tǒng)(22)，用于接收所述DVI接收器(20)的輸出；無線傳輸器(24)，用于接收所述傳輸數(shù)字處理系統(tǒng)(22)的輸出并將所述輸出無線發(fā)送到接收器(34)；接收數(shù)字處理系統(tǒng)(36)，用于接收所述接收器(34)的輸出；DVI傳輸器(38)，用于接收所述接收數(shù)字處理系統(tǒng)(36)的輸出；以及顯示器(44)，用于接收所述DVI傳輸器(38)的輸出并對此進行響應而顯示所述HDMI數(shù)據(jù)，包括以可聽方式顯示存在于所述HDMI數(shù)據(jù)中的音頻數(shù)據(jù)。
2.一種用于無線傳輸HDMI和/或DVI數(shù)據(jù)的傳輸數(shù)字處理系統(tǒng)(22)，所述系統(tǒng)將所述數(shù)據(jù)轉換成兩個數(shù)據(jù)流，其中所述系統(tǒng)包括用于復用視頻數(shù)據(jù)和控制數(shù)據(jù)的前端組件(46)。
3.如權利要求2所述的系統(tǒng)，包括用于接收所述前端組件(46)的輸出的里德-所羅門編碼器(48)，所述前端組件(46)向所述RS(里德-所羅門)編碼器(48)輸出基本上連續(xù)的數(shù)據(jù)流，其中，如果到所述前端組件(46)的視頻數(shù)據(jù)速率不足以滿足所述RS編碼器(48)，那么所述前端組件(46)產生空字，以便使所述RS編碼器(48)不會缺少數(shù)據(jù)。
4.如權利要求2所述的系統(tǒng)，包括用于從所述前端組件(46)接收數(shù)據(jù)的前向糾錯組件(48)。
5.如權利要求4所述的系統(tǒng)，包括用于從所述前向糾錯組件(48)接收數(shù)據(jù)并使所述數(shù)據(jù)隨機化的加擾器(50)。
6.如權利要求5所述的系統(tǒng)，包括用于定期輸出報頭的報頭發(fā)生器(52)，所述報頭的第一部分包括可用于使接收器同步的預置數(shù)據(jù)，所述報頭的第二部分包括可變數(shù)據(jù)，所述可變數(shù)據(jù)包括可供所述接收器使用的控制信息，每個報頭都與來自所述加擾器的多媒體數(shù)據(jù)的單元有關。
7.如權利要求6所述的系統(tǒng)，包括用于將來自所述報頭發(fā)生器(52)的絕對數(shù)據(jù)表示成相移正交數(shù)據(jù)的差分編碼器(54)。
8.如權利要求2所述的系統(tǒng)，其特征在于，所述前端組件(46)組合4個25位值以形成單個100位字，然后將所述100位字轉換成5個20位字。
9.如權利要求2所述的系統(tǒng)，其特征在于，所述系統(tǒng)由FPGA實現(xiàn)，所述FPGA配置成用于準備所述HDMI和/或DVI數(shù)據(jù)用于在60GHz頻帶無線傳輸。
10.一種用于無線接收HDMI和/或DVI數(shù)據(jù)的接收數(shù)字處理系統(tǒng)(36)，所述系統(tǒng)(36)利用解串器來將所接收的數(shù)據(jù)解串，所述解串器通過利用所接收的報頭的第一個字符來在I和Q信道內執(zhí)行對準，從而對準數(shù)據(jù)。
全文摘要
公開一種利用FPGA無線傳輸HDMI和/或DVI數(shù)據(jù)的傳輸數(shù)字處理系統(tǒng)(22)。該FPGA將數(shù)據(jù)轉換成兩個數(shù)據(jù)流，并且包括用于復用視頻數(shù)據(jù)和控制數(shù)據(jù)的前端組件(46)。還公開互補的接收FPGA(36)。
文檔編號H04B1/38GK101053165SQ200580037952
公開日2007年10月10日 申請日期2005年10月3日 優(yōu)先權日2004年11月3日
發(fā)明者M·錢皮安, R·A·昂格爾, R·哈達克 申請人:索尼電子有限公司