專利名稱：具有高性能和正常中繼器模式的中繼器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及中繼器電路。更具體地，本發(fā)明涉及具有高性能中繼器模式和正常中繼器模式的中繼器電路領(lǐng)域。
背景技術(shù)：
在集成電路(IC)芯片設(shè)計(jì)中，信號(hào)(例如時(shí)鐘信號(hào)、邏輯信號(hào)、功率信號(hào)等等)可以沿著與在所利用的制造工藝中可利用的最小設(shè)計(jì)尺寸相比“長”的金屬線來傳播。傳播延遲和失真是信號(hào)沿著長的金屬線來傳播時(shí)所經(jīng)受的一些負(fù)面影響?？梢酝ㄟ^減少金屬線的RC常數(shù)來最小化這些負(fù)面影響。但是，在一些IC芯片設(shè)計(jì)中，RC常數(shù)的最大減少不足以滿足設(shè)計(jì)規(guī)范。這樣，使用其它技術(shù)。一個(gè)方法包括沿著長的金屬線在周期性的間隔處插入中繼器電路，以放大(或者移走失真)信號(hào)以及減少傳播延遲(或者維持快的轉(zhuǎn)變時(shí)間)。

發(fā)明內(nèi)容
提供和說明了一種具有高性能中繼器模式和正常中繼器模式的中繼器電路。在一個(gè)實(shí)施例中，將開關(guān)設(shè)置到第一開關(guān)位置，以在高性能中繼器模式下操作中繼器電路。在另一個(gè)實(shí)施例中，將開關(guān)設(shè)置到第二開關(guān)位置，以在正常中繼器模式下操作中繼器電路。


附圖并入并且形成本說明書的一部分，附圖描述了本發(fā)明的實(shí)施例，并且與本說明書一起用來解釋本發(fā)明的原理。
圖1描述了根據(jù)本發(fā)明的實(shí)施例在高性能中繼器模式下操作的中繼器電路，示出了在第一開關(guān)位置的開關(guān)。
圖2描述了根據(jù)本發(fā)明的實(shí)施例在正常中繼器模式下操作的中繼器電路，示出了在第二開關(guān)位置的開關(guān)。
圖3描述了根據(jù)本發(fā)明的實(shí)施例移走不起作用的部件的圖2的中繼器電路。
具體實(shí)施例方式
現(xiàn)在詳細(xì)參考實(shí)施例，在附圖中描述了實(shí)施例的例子。雖然將結(jié)合這些實(shí)施例說明本發(fā)明，但是應(yīng)當(dāng)理解，它們并不是企圖來將本發(fā)明局限于這些實(shí)施例。相反，本發(fā)明企圖覆蓋可以包括在所附權(quán)利要求定義的本發(fā)明的精神和范圍內(nèi)的替換物、改型和等效物。而且，在本發(fā)明下面的詳細(xì)說明中，闡述了多個(gè)特定細(xì)節(jié)，以便提供對(duì)本發(fā)明完全的理解。但是，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，沒有這些特定細(xì)節(jié)可以實(shí)踐本發(fā)明。
大體上，可以將中繼器電路分類為高性能中繼器電路和正常中繼器電路。其它分類是可能的。
在CI芯片設(shè)計(jì)的布局期間，沿著長的金屬線在周期性的間隔處插入中繼器電路，以便放大(或者移走失真)信號(hào)以及減少傳播延遲(或者維持快的轉(zhuǎn)變時(shí)間)。通常，在上述兩個(gè)分類的每一個(gè)中存在中繼器電路寬的選擇。轉(zhuǎn)發(fā)電路的選擇可以考慮可利用的中繼器電路的優(yōu)點(diǎn)和缺點(diǎn)以及將插入中繼器電路的環(huán)境。
但是，一旦制造IC芯片設(shè)計(jì)，制造工藝變化可以損害IC芯片部分中所選擇的中繼器電路的操作?？赡艿氖?，另一類型的中繼器電路具有不受制造工藝變化的影響的操作屬性。
不是必須在高性能中繼器電路和正常中繼器電路之間進(jìn)行選擇，本發(fā)明提供一種中繼器電路，其可以在高性能中繼器模式或者正常中繼器模式下可選擇地操作。這樣，在知道制造工藝變化的影響之后，可以選擇中繼器電路的操作模式以提供最佳性能。在本發(fā)明的實(shí)施例中，中繼器電路100在高性能中繼器模式(如圖1所示)或者正常中繼器模式(如圖2所示)下操作。
圖1描述了根據(jù)本發(fā)明的實(shí)施例在高性能中繼器模式下操作的中繼器電路100，示出了在第一開關(guān)位置的開關(guān)71-75。正如圖1所描述的，在中繼器電路100的各種節(jié)點(diǎn)處插入了多個(gè)開關(guān)71-75?？梢园凑杖魏畏绞?例如可編程的、靜態(tài)的、等等)來實(shí)現(xiàn)開關(guān)71-75。當(dāng)如圖1所示開關(guān)設(shè)置在第一開關(guān)位置時(shí)，中繼器電路100在高性能中繼器模式下操作。但是，當(dāng)如圖2所示開關(guān)設(shè)置在第二開關(guān)位置時(shí)，中繼器電路100在正常中繼器模式下操作。圖1、2和3中給出的晶體管尺寸是示例性的。其它晶體管尺寸是可能的。
繼續(xù)圖1，中繼器電路100包括輸入節(jié)點(diǎn)5、上升沿驅(qū)動(dòng)電路210、保持器電路220、下降沿驅(qū)動(dòng)電路230和輸出節(jié)點(diǎn)7。
上升沿驅(qū)動(dòng)電路210具有耦合到輸入節(jié)點(diǎn)5的NAND門10。NAND門10包括n型金屬氧化物場(chǎng)效應(yīng)晶體管(或者nFET)12和14以及p型金屬氧化物場(chǎng)效應(yīng)晶體管(或者pFET)16和18。另外，NAND門10的輸出節(jié)點(diǎn)241耦合到輸出驅(qū)動(dòng)pFET30。而且，NAND門10的輸出節(jié)點(diǎn)241耦合到一個(gè)上延遲電路，該上延遲電路具有五反相器延遲鏈15和nFET17。上升沿復(fù)位pFET19耦合到nFET17。而且，上半鎖存器電路20耦合到nFET17、上升沿復(fù)位pFET19和NAND門10。上半鎖存器電路20具有nFET22和反相器24。
保持器電路220包括在輸入節(jié)點(diǎn)5和輸出節(jié)點(diǎn)7之間串聯(lián)耦合的反相器42、44、46和48。
仍然參考圖1，下降沿驅(qū)動(dòng)電路230具有耦合到輸入節(jié)點(diǎn)5的NOR門50。NOR門50包括n型金屬氧化物場(chǎng)效應(yīng)晶體管(或者nFET)52和54以及p型金屬氧化物場(chǎng)效應(yīng)晶體管(或者pFET)56和58。另外，NOR門50的輸出節(jié)點(diǎn)242耦合到輸出驅(qū)動(dòng)nFET70。而且，NOR門50的輸出節(jié)點(diǎn)242耦合到一個(gè)下延遲電路，該下延遲電路具有五反相器延遲鏈55和pFET59。下降沿復(fù)位nFET57耦合到pFET59。而且，下半鎖存器電路60耦合到pFET59、下降沿復(fù)位nFET57和NOR門50。下半鎖存器電路60具有pFET62和反相器64。
現(xiàn)在說明中繼器100響應(yīng)于輸入節(jié)點(diǎn)5處的下降沿(或者從邏輯1到邏輯0的轉(zhuǎn)變)的操作。輸入節(jié)點(diǎn)5處的下降沿使得NOR門50的輸出節(jié)點(diǎn)242上升，產(chǎn)生脈沖前沿。NOR門50的輸出節(jié)點(diǎn)242中的上升激活輸出驅(qū)動(dòng)nFET70，使得輸出節(jié)點(diǎn)7下降。而且，輸入節(jié)點(diǎn)5處的下降沿使得保持器電路220的節(jié)點(diǎn)243下降，通過激活上升沿復(fù)位pFET19來復(fù)位上升沿驅(qū)動(dòng)電路210。
而且，NOR門50的輸出節(jié)點(diǎn)242的上升使得五反相器延遲鏈55下降，激活pFET59。pFET59鎖存下半鎖存器電路60到邏輯高(或1)。這樣，下半鎖存器電路60使得NOR門50的輸出節(jié)點(diǎn)242下降，產(chǎn)生脈沖后沿。NOR門50的輸出節(jié)點(diǎn)242的下降去激活輸出驅(qū)動(dòng)nFET70。由于保持器電路220的晶體管的小尺寸，保持器電路220微弱地(weakly)維持輸出節(jié)點(diǎn)7在邏輯低(或者0)。
另外，NOR50的輸出節(jié)點(diǎn)242的下降使得五反相器延遲鏈55上升，去激活pFET59。而且，五反相器延遲鏈55的上升釋放下半鎖存器電路60，在中繼器電路100響應(yīng)于輸出節(jié)點(diǎn)5處的上升沿(或者從邏輯0到邏輯1的轉(zhuǎn)變)操作期間停止脈沖并且使下降沿驅(qū)動(dòng)電路230能夠復(fù)位。因此，中繼器電路100準(zhǔn)備對(duì)輸入節(jié)點(diǎn)5處的上升沿(或者從邏輯0到邏輯1的轉(zhuǎn)變)做出響應(yīng)。
現(xiàn)在說明中繼器電路100響應(yīng)于輸入節(jié)點(diǎn)5處的上升沿(或者從邏輯0到邏輯1的轉(zhuǎn)變)的操作。輸入節(jié)點(diǎn)5處的上升沿使得NAND門10的輸出節(jié)點(diǎn)241下降，產(chǎn)生脈沖前沿。NAND門10的輸出節(jié)點(diǎn)241中的下降激活輸出驅(qū)動(dòng)pFET30，使得輸出節(jié)點(diǎn)7上升。而且，輸入節(jié)點(diǎn)5處的上升沿使得保持器電路220的節(jié)點(diǎn)243上升，通過激活下降沿復(fù)位nFET57來復(fù)位下降沿驅(qū)動(dòng)電路230。
而且，NAND門10的輸出節(jié)點(diǎn)241的下降使得五反相器延遲鏈55上升，激活nFET17。nFET17鎖存上半鎖存器電路20到邏輯低(或0)。這樣，上半鎖存器20使得NAND門10的輸出節(jié)點(diǎn)241上升，產(chǎn)生脈沖后沿。NAND門10的輸出節(jié)點(diǎn)241的上升去激活輸出驅(qū)動(dòng)pFET30。由于保持器電路220的晶體管的小尺寸，保持器電路220微弱地維持輸出節(jié)點(diǎn)7在邏輯高(或者1)。
另外，NAND 10的輸出節(jié)點(diǎn)241的上升使得五反相器延遲鏈15下降，去激活nFET17。而且，五反相器延遲鏈15的下降釋放上半鎖存器電路20，在中繼器電路100響應(yīng)于輸出節(jié)點(diǎn)5處的下降沿(或者從邏輯1到邏輯0的轉(zhuǎn)變)操作期間停止脈沖并且使上升沿驅(qū)動(dòng)電路230能夠復(fù)位。因此，中繼器100準(zhǔn)備對(duì)輸入節(jié)點(diǎn)5處的下降沿(或者從邏輯1到邏輯0的轉(zhuǎn)變)做出響應(yīng)。
圖2描述了根據(jù)本發(fā)明的實(shí)施例在正常中繼器模式下操作的中繼器電路100，示出了在第二開關(guān)位置的開關(guān)71-75。
參考圖2，將開關(guān)71、72和73設(shè)置到第二開關(guān)位置，禁止上升沿驅(qū)動(dòng)電路210的若干部件。以較淺的顏色示出了不起作用的部件。具體地，旁路或者禁止nFET12、pFET18、五反相器延遲鏈15、nFET17、上升沿復(fù)位pFET19、nFET22和反相器24。
類似地，將開關(guān)73、74和75設(shè)置到第二開關(guān)位置，禁止上升沿驅(qū)動(dòng)電路230的若干部件。以較淺的顏色示出了不起作用的部件。具體地，旁路或者禁止nFET54、pFET58、五反相器延遲鏈55、nFET59、下降沿復(fù)位nFET57、pFET62和反相器64。
圖3描述了根據(jù)本發(fā)明的實(shí)施例移走不起作用的部件的圖2的中繼器電路。正如圖3所示，在正常中繼器模式下，圖2的中繼器電路被轉(zhuǎn)換為與包括反相器42、44、46和48的保持器電路220并聯(lián)的雙反相器電路310(具有反相器81和82)。反相器81包括nFET92(表示圖2的nFET52和14)和pFET91(表示圖2的pFET56和16)。反相器82包括nFET96(表示圖2的nFET70)和pFET94(表示圖2的pFET30)。
總之，開關(guān)71、72、73、74和75提供了中繼器100在高性能中繼器模式或者正常中繼器模式下進(jìn)行操作的靈活性。
相對(duì)于配置為正常中繼器模式的圖2和3的中繼器電路100，配置為高性能中繼器模式的圖1的中繼器電路100具有若干優(yōu)點(diǎn)。首先，與正常中繼器模式配置相比，高性能中繼器模式配置減少了傳播延遲。其次，與正常中繼器模式配置相比，高性能中繼器模式配置增加了中繼器電路之間的間隔長度，減少了所需要的中繼器電路的數(shù)量。
但是，高性能中繼器模式配置具有若干缺點(diǎn)。首先，因?yàn)橛缮仙仳?qū)動(dòng)電路或者下降沿驅(qū)動(dòng)電路產(chǎn)生的脈沖具有有限的周期，所以在中繼器電路100剛剛完成響應(yīng)于輸入節(jié)點(diǎn)5的邊沿轉(zhuǎn)變之后，中繼器電路100(圖1)不能立即用于輸入節(jié)點(diǎn)5處的相反邊沿轉(zhuǎn)變。具體地，在中繼器電路100準(zhǔn)備用于相反邊沿轉(zhuǎn)變之前，要求釋放半鎖存器電路(例如20和60)以停止脈沖，即使中繼器100已經(jīng)完成驅(qū)動(dòng)輸出節(jié)點(diǎn)7到合適的邏輯狀態(tài)(高或低)。其次，在輸入節(jié)點(diǎn)5處的故障使得中繼器電路100進(jìn)行響應(yīng)。該響應(yīng)夸大了第一缺點(diǎn)的負(fù)面影響。第三，與正常中繼器配置相比，保持器電路220對(duì)于耦合到輸出節(jié)點(diǎn)7處的噪音在輸出節(jié)點(diǎn)7處提供了減少的保護(hù)。
正常中繼器配置(圖2和3)不具有這些缺點(diǎn)。但是，與高性能中繼器模式配置相比，正常中繼器配置(圖2和3)提供了較少的性能。而且，保持器電路220沒有極大地影響雙反相器電路310的性能，因?yàn)楸３制麟娐?20的晶體管尺寸是相對(duì)較小的。而且，反相器81和82的晶體管尺寸和晶體管比率對(duì)于正常中繼器電路應(yīng)用提供了有效的性能。
這樣，本發(fā)明的中繼器電路使得能夠利用高性能中繼器模式配置，但是允許對(duì)于IC芯片設(shè)計(jì)考慮來說較少侵占(aggressive)(或者復(fù)雜)的降低配置。實(shí)際上，正常中繼器模式配置是“安全”模式，而高性能中繼器模式配置是“侵占”模式。
廣泛地講，本發(fā)明公開了具有高性能和正常中繼器模式的中繼器電路。在一個(gè)實(shí)例中，將開關(guān)設(shè)置為第一開關(guān)模式，以在高性能模式下操作電路。在第二實(shí)例中，將開關(guān)設(shè)置為第二開關(guān)模式，以下正常中繼器模式下操作中繼器電路。
已經(jīng)提供本發(fā)明的特定實(shí)施例的上述說明，用于描述和說明目的。它們不是窮盡性的或者將本發(fā)明局限于所公開的精確形式，并且根據(jù)上述教示，許多改型和變化是可能的。選擇和說明實(shí)施例，以便更好地解釋本發(fā)明的原理和它的實(shí)踐應(yīng)用，由此使本領(lǐng)域技術(shù)人員能夠更好地利用本發(fā)明，并且使具有各種改型的各種實(shí)施例適合于所考慮的特定使用。意圖在于，本發(fā)明的范圍由所附權(quán)利要求以及它們的等效來定義。
權(quán)利要求
1.一種中繼器電路，包括多個(gè)晶體管；以及可操作在第一開關(guān)位置和第二開關(guān)位置的多個(gè)開關(guān)，其中耦合所述晶體管和所述開關(guān)，以形成多個(gè)子電路，其中如果所述開關(guān)處于所述第一開關(guān)位置，則所述子電路被設(shè)置為高性能中繼器模式，以及其中如果所述開關(guān)處于所述第二開關(guān)位置，則所述子電路被設(shè)置為正常中繼器模式。
2.根據(jù)權(quán)利要求1所述的中繼器電路，其中在所述高性能中繼器模式下，所述子電路包括上升沿驅(qū)動(dòng)電路；下降沿驅(qū)動(dòng)電路；以及保持器電路。
3.根據(jù)權(quán)利要求2所述的中繼器電路，其中所述上升沿驅(qū)動(dòng)電路包括NAND門，耦合到所述中繼器電路的輸入；輸出p型晶體管器件，耦合到所述NAND門的輸出以及耦合到所述中繼器電路的輸出；上延遲電路，耦合到所述NAND門的所述輸出；以及上半鎖存器電路，耦合到所述上延遲電路和所述NAND門。
4.根據(jù)權(quán)利要求2所述的中繼器電路，其中所述下降沿驅(qū)動(dòng)電路包括NOR門，耦合到所述中繼器電路的輸入；輸出n型晶體管器件，耦合到所述NOR門的輸出以及耦合到所述中繼器電路的輸出；下延遲電路，耦合到所述NOR門的所述輸出；以及下半鎖存器電路，耦合到所述下延遲電路和所述NOR門。
5.根據(jù)權(quán)利要求2所述的中繼器電路，其中所述保持器電路包括串聯(lián)設(shè)置的第一反相器、第二反相器、第三反相器和第四反相器。
6.根據(jù)權(quán)利要求1所述的中繼器電路，其中在所述正常中繼器模式下，所述子電路包括雙反相器電路；以及與所述雙反相器電路并聯(lián)設(shè)置的保持器電路。
7.根據(jù)權(quán)利要求6所述的中繼器電路，其中使用來自所述高性能中繼器模式的NAND門和來自所述高性能中繼器模式的NOR門的特定晶體管形成所述雙反相器電路。
8.一種中繼器電路，包括上升沿驅(qū)動(dòng)電路，具有在第一開關(guān)位置處操作的第一多個(gè)開關(guān)；下降沿驅(qū)動(dòng)電路，具有在第一開關(guān)位置處操作的第二多個(gè)開關(guān)；以及保持器電路，其中如果所述開關(guān)操作在第二開關(guān)位置，則所述上升沿驅(qū)動(dòng)電路和所述下降沿驅(qū)動(dòng)電路被轉(zhuǎn)換為雙反相器電路。
9.根據(jù)權(quán)利要求8所述的中繼器電路，其中所述上升沿驅(qū)動(dòng)電路還包括NAND門，耦合到所述中繼器電路的輸入；輸出p型晶體管器件，耦合到所述NAND門的輸出以及耦合到所述中繼器電路的輸出；上延遲電路，耦合到所述NAND門的所述輸出；以及上半鎖存器電路，耦合到所述上延遲電路和所述NAND門。
10.根據(jù)權(quán)利要求8所述的中繼器電路，其中所述下降沿驅(qū)動(dòng)電路包括NOR門，耦合到所述中繼器電路的輸入；輸出n型晶體管器件，耦合到所述NOR門的輸出以及耦合到所述中繼器電路的輸出；下延遲電路，耦合到所述NOR門的所述輸出；以及下半鎖存器電路，耦合到所述下延遲電路和所述NOR門。
11.根據(jù)權(quán)利要求8所述的中繼器電路，其中所述保持器電路包括串聯(lián)設(shè)置的第一反相器、第二反相器、第三反相器和第四反相器。
12.根據(jù)權(quán)利要求8所述的中繼器電路，其中所述雙反相器電路和所述保持器電路并聯(lián)設(shè)置。
13.根據(jù)權(quán)利要求8所述的中繼器電路，其中使用來自所述下降沿驅(qū)動(dòng)電路的NOR門和來自所述上升沿驅(qū)動(dòng)電路的NAND門的特定晶體管形成所述雙反相器電路。
14.一種在多個(gè)模式下操作中繼器電路的方法，所述方法包括將多個(gè)開關(guān)插入所述中繼器電路；如果期望在高性能中繼器模式下操作，則將所述開關(guān)設(shè)置為第一開關(guān)位置；以及如果期望在正常中繼器模式下操作，則將所述開關(guān)設(shè)置為第二開關(guān)位置。
15.根據(jù)權(quán)利要求14所述的方法，其中在所述高性能中繼器模式下，所述中繼器電路包括上升沿驅(qū)動(dòng)電路；下降沿驅(qū)動(dòng)電路；以及保持器電路。
16.根據(jù)權(quán)利要求15所述的方法，其中所述上升沿驅(qū)動(dòng)電路包括NAND門，耦合到所述中繼器電路的輸入；輸出p型晶體管器件，耦合到所述NAND門的輸出以及耦合到所述中繼器電路的輸出；上延遲電路，耦合到所述NAND門的所述輸出；以及上半鎖存器電路，耦合到所述上延遲電路和所述NAND門。
17.根據(jù)權(quán)利要求15所述的方法，其中，所述下降沿驅(qū)動(dòng)電路包括NOR門，耦合到所述中繼器電路的輸入；輸出n型晶體管器件，耦合到所述NOR門的輸出以及耦合到所述中繼器電路的輸出；下延遲電路，耦合到所述NOR門的所述輸出；以及下半鎖存器電路，耦合到所述下延遲電路和所述NOR門。
18.根據(jù)權(quán)利要求15所述的方法，其中所述保持器電路包括串聯(lián)設(shè)置的第一反相器、第二反相器、第三反相器和第四反相器。
19.根據(jù)權(quán)利要求14所述的方法，其中在所述正常中繼器模式下，所述中繼器電路包括雙反相器電路；以及與所述雙反相器電路并聯(lián)設(shè)置的保持器電路。
20.根據(jù)權(quán)利要求19所述的方法，其中使用來自所述高性能中繼器模式的NAND門和來自所述高性能中繼器模式的NOR門的特定晶體管形成所述雙反相器電路。
全文摘要
提供和說明了一種具有高性能中繼器模式和正常中繼器模式的中繼器電路。在一個(gè)實(shí)施例中，將開關(guān)設(shè)置到第一開關(guān)位置，以在高性能中繼器模式下操作中繼器電路。在另一個(gè)實(shí)施例中，將開關(guān)設(shè)置到第二開關(guān)位置，以在正常中繼器模式下操作中繼器電路。
文檔編號(hào)H04L25/24GK1965483SQ200580018680
公開日2007年5月16日 申請(qǐng)日期2005年6月8日 優(yōu)先權(quán)日2004年6月8日
發(fā)明者羅伯特·保羅·馬斯萊德, 瓦特薩爾·德霍拉布黑, 史蒂文·托馬斯·斯托伊伯, 格米特·辛格 申請(qǐng)人:全美達(dá)股份有限公司