專利名稱：基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，具體涉及基于多核結(jié)構(gòu)處理器實現(xiàn)的基帶處理裝置。
背景技術(shù)：
對于基站(Node B)而言，其集成度以及承載的用戶數(shù)目在很大程度上取決于單板BBU(Baseband Unit，基帶處理單元)的集成度及承載的用戶數(shù)目。
對于目前通常的基站BBU裝置，一般而言有如下幾種實現(xiàn)方法(1)采用通用DSP(數(shù)字信號處理器)實現(xiàn)。這種實現(xiàn)方法是目前較為通用的。TI、ADI等公司的DSP產(chǎn)品均有被用來實現(xiàn)Node BBBU的案例。
(2)采用可重配置計算陣列架構(gòu)的高集成度通用處理器實現(xiàn)。這類可重配置處理器的架構(gòu)與DSP的最大不同之處在于，它們通常采用由大量并行計算單元構(gòu)成的計算單元陣列，而不是僅包含幾個功能性核心處理單元。從目前公開的資料來看，F(xiàn)reescale(飛思卡爾)公司、PicoChip公司以及Philips(飛利浦)公司均已有相關(guān)商用產(chǎn)品發(fā)布。
(3)采用專用基帶處理芯片實現(xiàn)。從目前公開的資料來看，暫時還沒有廠商推出相關(guān)商用產(chǎn)品對于上述三種目前比較通用的Node B BBU設(shè)計方案而言，分別具有其相應(yīng)優(yōu)缺點(1)基于通用DSP處理器實現(xiàn)的NodeB BBU裝置，盡管具有靈活性大、便于升級、便于調(diào)試、開發(fā)周期短等優(yōu)勢，但是具有集成度低，硬件設(shè)計復(fù)雜，軟件調(diào)試復(fù)雜，成本高等明顯缺陷。
(2)基于可重配置計算陣列架構(gòu)通用處理器實現(xiàn)的Node B BBU裝置，硬件設(shè)計相對簡單，集成度相對較高燈優(yōu)點，但是其也有開發(fā)周期相對較長，軟件實現(xiàn)相對較為復(fù)雜，系統(tǒng)調(diào)試維護(hù)與升級相對比較復(fù)雜等缺點。
(3)基于專用基帶處理芯片的解決方案的優(yōu)勢在于集成度高，生產(chǎn)成本低。但是，由于需要針對TD-SCDMA基帶單元各部分架構(gòu)進(jìn)行專門的ASIC(專用集成電路)電路設(shè)計與實現(xiàn)，這類實現(xiàn)方案需要較長的開發(fā)周期、較高的人力成本，并有一定的風(fēng)險性，而且由于大部分系統(tǒng)固化在ASIC芯片上，不便于系統(tǒng)的調(diào)試與升級.

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明的目的是要克服目前現(xiàn)有技術(shù)的缺陷，提出一種可以提高了單板BBU的集成度、增加單板BBU支持的用戶數(shù)目、組網(wǎng)靈活性強、硬件設(shè)計簡單的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置。
(二)技術(shù)方案本發(fā)明提出一種基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，該裝置采用若干個數(shù)字信號處理器，每個數(shù)字信號處理器包括若干個處理單元；數(shù)字信號處理器用作上行碼片處理器、下行碼片處理器、符號處理器，其中(1)上行碼片處理器、下行碼片處理器、符號處理器與BBU控制器相連，用于信令交互；(2)上行碼片處理器與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)并進(jìn)行處理；
(3)上行碼片處理器與符號處理器相連，用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給符號處理器進(jìn)行處理；(4)上行碼片處理器與下行碼片處理器相連，用于給下行碼片處理器提供下行控制所需的上行測量結(jié)果；(5)符號處理器與下行碼片處理器相連，用于將下行符號處理完成的數(shù)據(jù)送給下行碼片處理器進(jìn)行處理；(6)下行碼片處理器與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
上述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，一種優(yōu)選的方案是數(shù)字信號處理器的個數(shù)為5N個，每個包括4個處理單元；5N個數(shù)字信號處理器分別用作3N個上行碼片處理器、N個下行碼片處理器和N個符號處理器；這樣的基帶處理裝置支持智能天線下3N個載波的基帶軟件處理功能；其中N為正整數(shù)。
這樣的基帶處理裝置，每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成天線校準(zhǔn)、上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，都完成擴頻調(diào)制、快速控制的功能；符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能。
上述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，一種優(yōu)選的方案是數(shù)字信號處理器的個數(shù)為5N個，每個包括4個處理單元；5N個數(shù)字信號處理器分別用作2N個上行碼片處理器、N個下行碼片處理器和2N個符號處理器；這樣的基帶處理裝置支持單天線下6N個載波的基帶軟件處理功能；其中N為正整數(shù)。
這樣的基帶處理裝置，每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，其中兩個完成擴頻調(diào)制的功能、另外兩個完成快速控制的功能；每個符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能。
上述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，另一種優(yōu)選的方案是數(shù)字信號處理器的個數(shù)為4N個，每個包括4個處理單元；其中3N個數(shù)字信號處理器分別同時用作上行碼片處理器以及部分下行碼片處理器，N個數(shù)字信號處理器用作符號處理器以及部分下行碼片處理器；這樣的基帶處理裝置支持智能天線下3N個載波的基帶軟件處理功能；其中N為正整數(shù)。
這樣的基帶處理裝置，對于同時用作上行碼片處理器以及部分下行碼片處理器的數(shù)字信號處理器，其4個處理單元是等同的，其中一個處理單元完成上行同步碼檢測、快速控制、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；對于用作符號處理器以及部分下行碼片處理器的數(shù)字信號處理器，其4個處理單元是等同的，其中一個應(yīng)用于完成擴頻調(diào)制的功能，另外三個用于完成信道編譯碼的功能。
本發(fā)明還提出一種基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，該裝置兼容支持智能天線下多個載波的基帶軟件處理功能，和單天線下多個載波的基帶軟件處理功能；它采用若干個數(shù)字信號處理器，每個數(shù)字信號處理器包括若干個處理單元；數(shù)字信號處理器用作上行碼片處理器、下行碼片處理器、符號處理器，其中(1)上行碼片處理器、下行碼片處理器、符號處理器與BBU控制器相連，用于信令交互；(2)上行碼片處理器與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)并進(jìn)行處理；
(3)上行碼片處理器與符號處理器相連，用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給符號處理器進(jìn)行處理；(4)上行碼片處理器與下行碼片處理器相連，用于給下行碼片處理器提供下行控制所需的上行測量結(jié)果；(5)符號處理器與下行碼片處理器相連，用于將下行符號處理完成的數(shù)據(jù)送給下行碼片處理器進(jìn)行處理；(6)下行碼片處理器與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
上述的基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，有種優(yōu)選的方案是數(shù)字信號處理器的個數(shù)為5N個，每個包括4個處理單元；5N個數(shù)字信號處理器中，其中2N個用作上行碼片處理器、N個用作下行碼片處理器、N個用作符號處理器；另外N個處理器用作上行碼片處理器時，本裝置支持智能天線下3N個載波的基帶軟件處理功能，當(dāng)這N個處理器用作符號處理器時，本裝置支持單天線下6N個載波的基帶軟件處理功能。
上述的基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，當(dāng)具有3N個上行碼片處理器時，每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成天線校準(zhǔn)、上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，都完成擴頻調(diào)制、快速控制的功能；符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能；當(dāng)具有2N個上行碼片處理器時，每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，其中兩個完成擴頻調(diào)制的功能、另外兩個完成快速控制的功能；每個符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能。
上述的基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，當(dāng)改變數(shù)字信號處理器的數(shù)目時，可以靈活兼容支持可變載波數(shù)目的智能天線下以及單天線下的基帶軟件處理功能。
(三)有益效果采用本發(fā)明提出的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，具有以下優(yōu)點(1)采用多核架構(gòu)的設(shè)計，提高了單板BBU的集成度；(2)采用多核架構(gòu)的設(shè)計，增加了單板BBU支持的用戶數(shù)目，從而增加了單個NodeB設(shè)備所支持用戶的數(shù)目；(3)可以靈活配置為支持三載波的智能天線或者六載波的單天線，增加了組網(wǎng)的靈活性；(4)硬件設(shè)計簡單，易于維護(hù)、調(diào)試和升級，而且開發(fā)周期短。


圖1為實施例1的硬件連接示意圖；圖2為實施例2的硬件連接示意圖；圖3為實施例3的硬件連接示意圖；圖4為實施例4的硬件連接示意圖；圖5為實施例5的硬件連接示意圖；圖6為實施例6的硬件連接示意圖；圖7為實施例7的硬件連接示意圖。
具體實施例方式
本發(fā)明提出基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，結(jié)合附圖和實施例說明如下。以下實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護(hù)范圍應(yīng)由各權(quán)利要求限定。
實施例1參照說明書附圖1，本實施例用于說明單板BBU支持智能天線下三個載波的所有基帶軟件功能，下文簡稱“3CSA(3Carrier SmartAntenna)方案”。
采用的基于多核架構(gòu)的處理器，每個處理器包含4個處理單元，下文如無特殊說明，“核”均指處理器上的一個處理單元。采用4個處理單元的設(shè)計是由于目前市面上可以購買到通用的具有4個處理單元的處理器。如果日后出現(xiàn)具有2個、6個或其他處理單元的處理器，同樣能實現(xiàn)本發(fā)明，也應(yīng)屬于本發(fā)明的保護(hù)范圍。
如圖1所示，對于3CSA方案，本實施例中的處理器個數(shù)為5個，對應(yīng)到處理器個數(shù)為5N中N＝1的情況，其中每個BBU板包含3個上行碼片處理器(分別是上行碼片處理器0/1/2)，一個下行碼片處理器，一個符號處理器。其中，上行碼片處理器0/1/2分別完成一個載波的上行碼片級處理功能；下行碼片處理器完成三個載波的下行碼片級處理功能；符號處理器完成三個載波的符號級處理功能。
圖1中BBU板上各處理器之間的數(shù)據(jù)交互如下(1)三個上行碼片處理器0/1/2、下行碼片處理器、符號處理器與BBU控制器相連，用于信令交互。
(2)三個上行碼片處理器0/1/2與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)進(jìn)行處理。
(3)三個上行碼片處理器0/1/2與符號處理器相連，用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給符號處理器進(jìn)行處理；(4)三個上行碼片處理器0/1/2與下行碼片處理器相連，用于給下行碼片處理器提供下行控制所需的上行測量結(jié)果。
(5)符號處理器與下行碼片處理器相連，用于將下行符號處理完成的數(shù)據(jù)送給下行碼片處理器進(jìn)行處理。
(6)下行碼片處理器與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
下面對3CSA方案中，各個處理器的軟件功能分別進(jìn)行介紹(一)上行碼片處理器的軟件功能介紹對于3CSA方案，每個BBU板包含三個上行碼片處理器，每個上行碼片處理器分別完成一個載波的上行碼片級處理。3CSA方案中，上行碼片處理器上的軟件功能在4個核上的分布如表1所示

表1上表中，4個核的地位完全對等，每個核上的功能分布作為一個整體，都可以在其他任何一個核上實現(xiàn)。其中(1)天線校準(zhǔn)功能單元用于實現(xiàn)對射頻收發(fā)通路的自動校準(zhǔn)功能；(2)上行同步碼檢測功能單元用于在用戶接入時，對UE上發(fā)的上行同步碼進(jìn)行檢測以確定相應(yīng)UE的功能；(3)智能天線與聯(lián)合檢測功能單元用于實現(xiàn)上行信號的檢測、解調(diào)功能；(4)測試功能單元用于實現(xiàn)相關(guān)基帶測量功能。
這些功能和技術(shù)都屬于現(xiàn)有技術(shù)，本領(lǐng)域技術(shù)人員都知道如何用處理單元實現(xiàn)這些功能。
(二)下行碼片處理器軟件功能對于3CSA方案，每個BBU板包含一個下行碼片處理器，完成三個載波下所有下行碼片級處理功能。3CSA方案中，下行碼片處理器上的軟件功能在4個核上的分布如表2所示

表2可見，4個核的地位完全對等，每個核上的功能分布作為一個整體，完成可以在其他任何一個核上實現(xiàn)。其中(1)擴頻調(diào)制功能單元用于實現(xiàn)對下行信號的擴頻調(diào)制功能；(2)快速控制功能單元，用于根據(jù)接收到的上行信號，對所要發(fā)送的下行信號進(jìn)行時間和功率控制。
這些功能和技術(shù)都屬于現(xiàn)有技術(shù)，本領(lǐng)域技術(shù)人員都知道如何用處理單元實現(xiàn)這些功能。
(三)符號處理器軟件功能介紹對于3CSA方案，每個BBU板包含一個符號處理器，完成三個載波下所有符號級處理功能。3CSA方案符號處理器上的軟件功能在4個核上的分布如表3所示

表3可見，4個核的地位完全對等，每個核上的功能分布作為一個整體，完成可以在其他任何一個核上實現(xiàn)。其中信道編解碼功能單元用于實現(xiàn)對下行信號完成信道編碼以及對于上行信號完成信道譯碼功能。
這個技術(shù)都屬于現(xiàn)有技術(shù)，本領(lǐng)域技術(shù)人員都知道如何用處理單元實現(xiàn)這些功能。
可以看出，由于采用多核架構(gòu)的設(shè)計，本發(fā)明能有效提高了單板BBU的集成度；增加了單板BBU支持的用戶數(shù)目，從而增加了單個NodeB設(shè)備所支持用戶的數(shù)目；而且硬件設(shè)計簡單，易于維護(hù)、調(diào)試和升級，開發(fā)周期短。
實施例2參照說明書附圖2，本實施例用于說明單板BBU支持式單天線下六個載波的所有基帶軟件功能，下文簡稱“6C1A(6Carrier SingleAntenna)方案”。
采用的基于多核架構(gòu)的處理器，每個處理器包含4個處理單元。同樣的，如果日后出現(xiàn)具有2個、6個或其他處理單元的處理器，同樣能實現(xiàn)本發(fā)明，也應(yīng)屬于本發(fā)明的保護(hù)范圍。
參照說明書附圖2，對于6C1A方案，本實施例中的處理器個數(shù)為5個，對應(yīng)到處理器個數(shù)為5N中N＝1的情況，其中每個BBU板包含兩個上行碼片處理器(分別是上行碼片處理器0/1)，一個下行碼片處理器，兩個符號處理器(分別是符號處理器0/1)。其中，上行碼片處理器0/1分別完成三個載波的上行碼片級處理功能；下行碼片處理器完成六個載波的下行碼片級處理功能；符號處理器0/1分別完成三個載波的符號級處理功能圖2中BBU板上各處理器之間數(shù)據(jù)交互如下所述(1)兩個上行碼片處理器0/1、下行碼片處理器、兩個符號處理器0/1、幀協(xié)議處理器與BBU控制器進(jìn)行相連，用于信令交互；(2)兩個上行碼片處理器0/1分別與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)進(jìn)行處理；(3)兩個上行碼片處理器0/1分別與符號處理器0/1相連，用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給符號處理器進(jìn)行符號級處理；(4)兩個上行碼片處理器0/1分別與下行碼片處理器相連，用于給下行碼片處理器提供下行控制所需的上行測量結(jié)果；(5)兩個符號處理器0/1與下行碼片處理器相連，用于將下行符號處理完成的數(shù)據(jù)送給下行碼片處理器進(jìn)行處理；(6)下行碼片處理器與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
下面對6C1A方案中，各個處理器上軟件功能分別進(jìn)行介紹(一)上行碼片處理器軟件功能介紹對于6C1A方案，每個BBU板包含兩個上行碼片處理器，每個上行碼片處理器分別完成三個載波的上行碼片級處理。6C1A方案中，上行符號處理器上的軟件功能在4個核上的分布如表4所示

表44個核的地位完全對等，每個核上的功能分布作為一個整體，完成可以在其他任何一個核上實現(xiàn)。其中(1)上行同步碼檢測功能單元用于在用戶接入時，對UE上發(fā)的上行同步碼進(jìn)行檢測以確定相應(yīng)UE的功能；(2)智能天線與聯(lián)合檢測功能單元用于實現(xiàn)上行信號的檢測、解調(diào)功能；(3)測試功能單元用于實現(xiàn)相關(guān)基帶測量功能。
這些功能和技術(shù)都屬于現(xiàn)有技術(shù)。
(二)下行碼片處理器軟件功能介紹對于6C1A方案，每個BBU板包含一個下行碼片處理器，完成六個載波下所有下行碼片級處理功能。6C1A方案下行碼片處理器上的軟件功能在4個核上的分布如表5所示

表5
可見，4個核的地位完全對等，每個核上的功能分布作為一個整體，完成可以在其他任何一個核上實現(xiàn)。其中(1)擴頻調(diào)制功能單元，用于實現(xiàn)對下行信號的擴頻調(diào)制功能；(2)快速控制功能單元，用于根據(jù)接收到的上行信號，對所要發(fā)送的下行信號進(jìn)行時間和功率控制。
這些功能和技術(shù)都屬于現(xiàn)有技術(shù)。
(三)符號處理器軟件功能介紹對于6C1A方案，每個BBU板包含兩個符號處理器，每片分別完成三個載波下所有符號級處理功能。6C1A方案下符號處理器上的軟件功能在4個核上的分布如表6所示

表6可見，4個核的地位完全對等，每個核上的功能分布作為一個整體，完成可以在其他任何一個核上實現(xiàn)。其中信道編解碼功能單元用于實現(xiàn)對下行信號完成信道編碼以及對于上行信號完成信道譯碼功能。
這個技術(shù)都屬于現(xiàn)有技術(shù)。
同樣可以看出，由于采用多核架構(gòu)的設(shè)計，本發(fā)明能有效提高了單板BBU的集成度；增加了單板BBU支持的用戶數(shù)目，從而增加了單個NodeB設(shè)備所支持用戶的數(shù)目；而且硬件設(shè)計簡單，易于維護(hù)、調(diào)試和升級，開發(fā)周期短。
實施例3
參照說明書附圖3，本實施例用于說明兼容3CSA和6C1A方案的設(shè)計。在本實施例中，對應(yīng)到處理器個數(shù)為5N中N＝1的情況，采用相同的5個基于多核架構(gòu)的DSP來實現(xiàn)BBU裝置，每個處理器包含4個處理單元。同樣的，如果日后出現(xiàn)具有2個、6個或其他處理單元的處理器，同樣能實現(xiàn)本發(fā)明，也應(yīng)屬于本發(fā)明的保護(hù)范圍。其中，(1)DSP0/1在3CSA和6C1A方案中均作為上行碼片處理器0/1使用；(2)DSP2在3CSA和6C1A方案中均作為符號處理器0使用；(3)DSP4在3CSA和6C1A方案中均作為下行碼片處理器使用；(4)DSP3在3CSA方案中作為上行碼片處理器2使用，在6C1A方案下作為符號處理器1使用；(5)DSP1與DSP2、DSP3與DSP2、射頻通路與DSP3之間的硬件通路僅在3CSA方案中使用；(6)DSP1與DSP3、DSP3與幀協(xié)議處理器之間的硬件通路僅在6C1A方案中使用。
通過上述設(shè)計，很好的實現(xiàn)了兩種方案下設(shè)計的兼容性。
實施例4參照說明書附圖4，本實施例用于說明單板BBU支持智能天線下6個載波的所有基帶軟件功能，以下簡稱“6CSA(6 Carrier SmartAntenna)方案”。
采用的基于多核架構(gòu)的處理器，每個處理器包含4個處理單元。同樣的，如果日后出現(xiàn)具有2個、6個或其他處理單元的處理器，同樣能實現(xiàn)本發(fā)明，也應(yīng)屬于本發(fā)明的保護(hù)范圍。
對于6CSA方案，本實施例中的處理器個數(shù)為10個，對應(yīng)到處理器個數(shù)為5N中N＝2的情況，其中每個BBU板包含6個上行碼片處理器(分別是上行碼片處理器0/1/2/3/4/5)，2個下行碼片處理器(分別時下行碼片處理器0/1)，2個符號處理器(分別是符號處理器0/1)。其中，上行碼片處理器0/1/2/3/4/5分別完成一個載波的上行碼片級處理功能；下行碼片處理器完成六個載波的下行碼片級處理功能；符號處理器0/1/2/3分別完成三個載波的符號級處理功能。
圖4中BBU板上各處理器之間數(shù)據(jù)交互、各個處理器上軟件功能分布都和前述實施例1或?qū)嵤├?非常雷同，不再贅述。
本實施例僅對應(yīng)到5N中N＝2的情況，如果處理器個數(shù)為5N(N≥3)時也應(yīng)屬于本發(fā)明的保護(hù)范圍。
實施例5參照說明書附圖5，本實施例用于說明單板BBU支持單天線下12個載波的所有基帶軟件功能，以下簡稱“12C1A(12 Carrier SingleAntenna)方案”。
采用的基于多核架構(gòu)的處理器，每個處理器包含4個處理單元。同樣的，如果日后出現(xiàn)具有2個、6個或其他處理單元的處理器，同樣能實現(xiàn)本發(fā)明，也應(yīng)屬于本發(fā)明的保護(hù)范圍。
對于12C1A方案，本實施例中的處理器個數(shù)為10個，對應(yīng)到處理器個數(shù)為5N中N＝2的情況，其中每個BBU板包含4個上行碼片處理器(分別是上行碼片處理器0/1/2/3)，2個下行碼片處理器(分別時下行碼片處理器0/1)，4個符號處理器(分別是符號處理器0/1/2/3)。其中，上行碼片處理器0/1/2/3分別完成三個載波的上行碼片級處理功能；下行碼片處理器完成六個載波的下行碼片級處理功能；符號處理器0/1/2/3分別完成三個載波的符號級處理功能。
圖5中BBU板上各處理器之間數(shù)據(jù)交互、各個處理器上軟件功能分布都和前述實施例1或?qū)嵤├?非常雷同，不再贅述。
本實施例僅對應(yīng)到5N中N＝2的情況，如果處理器個數(shù)為5N(N≥3)時也應(yīng)屬于本發(fā)明的保護(hù)范圍。
實施例6參照說明書附圖6，本實施例用于說明兼容6CSA和12C1A方案的設(shè)計。在本實施例中，采用相同的10個基于多核架構(gòu)的DSP來實現(xiàn)BBU裝置，對應(yīng)到處理器個數(shù)為5N中N＝2的情況，其中每個處理器包含4個處理單元。同樣的，如果日后出現(xiàn)具有2個、6個或其他處理單元的處理器，同樣能實現(xiàn)本發(fā)明，也應(yīng)屬于本發(fā)明的保護(hù)范圍。其中，(1)DSP0/1/5/6在6CSA和12C1A方案中均作為上行碼片處理器0/1使用；(2)DSP2/7在6CSA和12C1A方案中均作為符號處理器0使用；(3)DSP4/9在6CSA和12C1A方案中均作為下行碼片處理器使用；(4)DSP3/8在6CSA方案中作為上行碼片處理器2使用，在12C1A方案下作為符號處理器1使用；(5)DSP1與DSP2、DSP3與DSP2、DSP6與DSP7、DSP8與DSP7、射頻通路與DSP3、射頻通路與DSP8之間的硬件通路僅在6CSA方案中使用；(6)DSP1與DSP3、DSP6與DSP8、DSP3與幀協(xié)議處理器、DSP8與幀協(xié)議處理器之間的硬件通路僅在12C1A方案中使用。
通過上述設(shè)計，很好的實現(xiàn)了兩種方案下設(shè)計的兼容性。
本實施例僅對應(yīng)到5N中N＝2的情況，如果處理器個數(shù)為5N(N≥3)時也應(yīng)屬于本發(fā)明的保護(hù)范圍。
實施例7參照說明書附圖7，本實施例用于說明單板BBU支持智能天線下3個載波的所有基帶軟件功能，該方案中由于簡化了上行碼片處理的部分算法，因此本實施例使用4個數(shù)字信號處理器，對應(yīng)到處理器個數(shù)為4N的N＝1的情況，每個處理器包含4個處理單元，實現(xiàn)了智能天線下3個載波的所有基帶軟件功能。以下簡稱“簡化的3CSA方案”。
本實施例中(1)DSP0、DSP1、DSP2分別完成一個載波的上行碼片級處理；(2)DSP0、DSP1、DSP2同時還用于完成部分下行碼片級處理功能；(3)DSP3完成3個載波的所有符號級處理以及3個載波的部分下行符號級處理功能。
圖7中BBU板上各處理器之間數(shù)據(jù)交互如下所述(1)4個DSP都與BBU控制器進(jìn)行相連，用于信令交互；(2)DSP0、DSP1、DSP2與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)進(jìn)行處理；(3)DSP0、DSP1、DSP2分別與DSP3相連用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給DSP3進(jìn)行符號級處理；同時將快速控制計算所得的控制信息發(fā)送給DSP3用于下行碼片級的處理。
(4)DSP3中實現(xiàn)了部分下行碼片處理功能，與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
下面對簡化的3CSA方案中，各個處理器的軟件功能分別進(jìn)行介紹(一)DSP0、DSP1、DSP2的軟件功能介紹
簡化的3CSA方案中，DSP0、DSP1、DSP2分別完成一個載波的上行碼片級處理以及下行碼片級處理中的快速控制過程。簡化的3CSA方案中，DSP0、DSP1、DSP2的4個核上的軟件功能分布如表7所示

表7上表中，4個核的地位完全對等，每個核上的功能分布作為一個整體，都可以在其他任何一個核上實現(xiàn)。其中(1)天線校準(zhǔn)功能單元用于實現(xiàn)對射頻收發(fā)通路的自動校準(zhǔn)功能；(2)上行同步碼檢測功能單元用于在用戶接入時，對UE上發(fā)的上行同步碼進(jìn)行檢測以確定相應(yīng)UE的功能；(3)快速控制功能單元，用于根據(jù)接收到的上行信號，對所要發(fā)送的下行信號進(jìn)行時間和功率控制。
(4)智能天線與聯(lián)合檢測功能單元用于實現(xiàn)上行信號的檢測、解調(diào)功能；(5)測試功能單元用于實現(xiàn)相關(guān)基帶測量功能。
這些功能和技術(shù)都屬于現(xiàn)有技術(shù)，本領(lǐng)域技術(shù)人員都知道如何用處理單元實現(xiàn)這些功能。
(二)DSP3器軟件功能
簡化的3CSA方案中，DSP3用于完成三個載波的符號級處理功能以及下行碼片處理中的擴頻調(diào)制過程，DSP3的4個核上的軟件功能分布如表8所示

表8可見，4個核的地位完全對等，每個核上的功能分布作為一個整體，完成可以在其他任何一個核上實現(xiàn)。其中(1)擴頻調(diào)制功能單元用于實現(xiàn)對下行信號的擴頻調(diào)制功能；(2)信道編解碼功能單元用于實現(xiàn)對下行信號完成信道編碼以及對于上行信號完成信道譯碼功能。
這些功能和技術(shù)都屬于現(xiàn)有技術(shù)，本領(lǐng)域技術(shù)人員都知道如何用處理單元實現(xiàn)這些功能。
可以看出，本發(fā)明能有效提高單板BBU的集成度；增加了單板BBU支持的用戶數(shù)目；而且可以靈活配置為單板BBU支持三載波、六載波乃至更多載波的智能天線下基帶軟件處理功能；或者支持六載波、十二載波乃至更多載波的單天線下基帶軟件處理功能，增加了組網(wǎng)的靈活性；而且硬件設(shè)計簡單，易于維護(hù)、調(diào)試和升級，開發(fā)周期短。
以上為本發(fā)明的優(yōu)選的實施方式，依據(jù)本發(fā)明公開的內(nèi)容，本領(lǐng)域的普通技術(shù)人員能夠顯而易見地想到的一些雷同、替代方案，均應(yīng)落入本發(fā)明保護(hù)的范圍。
權(quán)利要求
1.一種基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于采用若干個數(shù)字信號處理器，每個數(shù)字信號處理器包括若干個處理單元；數(shù)字信號處理器用作上行碼片處理器、下行碼片處理器、符號處理器，其中(1)上行碼片處理器、下行碼片處理器、符號處理器與BBU控制器相連，用于信令交互；(2)上行碼片處理器與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)并進(jìn)行處理；(3)上行碼片處理器與符號處理器相連，用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給符號處理器進(jìn)行處理；(4)上行碼片處理器與下行碼片處理器相連，用于給下行碼片處理器提供下行控制所需的上行測量結(jié)果；(5)符號處理器與下行碼片處理器相連，用于將下行符號處理完成的數(shù)據(jù)送給下行碼片處理器進(jìn)行處理；(6)下行碼片處理器與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
2.如權(quán)利要求1所述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于數(shù)字信號處理器的個數(shù)為5N個，每個包括4個處理單元；5N個數(shù)字信號處理器分別用作3N個上行碼片處理器、N個下行碼片處理器和N個符號處理器；這樣的基帶處理裝置支持智能天線下3N個載波的基帶軟件處理功能；其中N為正整數(shù)。
3.如權(quán)利要求1所述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于數(shù)字信號處理器的個數(shù)為5N個，每個包括4個處理單元；5N個數(shù)字信號處理器分別用作2N個上行碼片處理器、N個下行碼片處理器和2N個符號處理器；這樣的基帶處理裝置支持單天線下6N個載波的基帶軟件處理功能；其中N為正整數(shù)。
4.如權(quán)利要求1所述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于數(shù)字信號處理器的個數(shù)為4N個，每個包括4個處理單元；其中3N個數(shù)字信號處理器分別同時用作上行碼片處理器以及部分下行碼片處理器，N個數(shù)字信號處理器用作符號處理器以及部分下行碼片處理器；這樣的基帶處理裝置支持智能天線下3N個載波的基帶軟件處理功能；其中N為正整數(shù)。
5.如權(quán)利要求2所述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成天線校準(zhǔn)、上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，都完成擴頻調(diào)制、快速控制的功能；符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能。
6.如權(quán)利要求3所述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，其中兩個完成擴頻調(diào)制的功能、另外兩個完成快速控制的功能；每個符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能。
7.如權(quán)利要求4所述的基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，其特征在于對于同時用作上行碼片處理器以及部分下行碼片處理器的數(shù)字信號處理器，其4個處理單元是等同的，其中一個處理單元完成上行同步碼檢測、快速控制、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；對于用作符號處理器以及部分下行碼片處理器的數(shù)字信號處理器，其4個處理單元是等同的，其中一個應(yīng)用于完成擴頻調(diào)制的功能，另外三個用于完成信道編譯碼的功能。
8.一種基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，其特征在于兼容支持智能天線下多個載波的基帶軟件處理功能，和單天線下多個載波的基帶軟件處理功能；它采用若干個數(shù)字信號處理器，每個數(shù)字信號處理器包括若干個處理單元；數(shù)字信號處理器用作上行碼片處理器、下行碼片處理器、符號處理器，其中(1)上行碼片處理器、下行碼片處理器、符號處理器與BBU控制器相連，用于信令交互；(2)上行碼片處理器與前端射頻通路相連，用于獲取上行空口數(shù)據(jù)并進(jìn)行處理；(3)上行碼片處理器與符號處理器相連，用于將上行碼片處理完成之后得到的符號數(shù)據(jù)送給符號處理器進(jìn)行處理；(4)上行碼片處理器與下行碼片處理器相連，用于給下行碼片處理器提供下行控制所需的上行測量結(jié)果；(5)符號處理器與下行碼片處理器相連，用于將下行符號處理完成的數(shù)據(jù)送給下行碼片處理器進(jìn)行處理；(6)下行碼片處理器與下行射頻通路相連，用于將處理完成的碼片級數(shù)據(jù)送給射頻端在空口進(jìn)行發(fā)送。
9.如權(quán)利要求8所述的基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，其特征在于數(shù)字信號處理器的個數(shù)為5N個，每個包括4個處理單元；5N個數(shù)字信號處理器中，其中2N個用作上行碼片處理器、N個用作下行碼片處理器、N個用作符號處理器；另外N個處理器用作上行碼片處理器時，本裝置支持智能天線下3N個載波的基帶軟件處理功能，當(dāng)這N個處理器用作符號處理器時，本裝置支持單天線下6N個載波的基帶軟件處理功能。
10.如權(quán)利要求9所述的基于多核架構(gòu)處理器實現(xiàn)的兼容的基帶處理裝置，其特征在于當(dāng)具有3N個上行碼片處理器時，每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成天線校準(zhǔn)、上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，都完成擴頻調(diào)制、快速控制的功能；符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能；當(dāng)具有2N個上行碼片處理器時，每個上行碼片處理器中的4個處理單元是等同的，其中一個處理單元完成上行同步碼檢測、智能天線與聯(lián)合檢測、測量的功能，另外三個處理單元完成智能天線與聯(lián)合檢測、測量的功能；下行碼片處理器中的4個處理單元是等同的，其中兩個完成擴頻調(diào)制的功能、另外兩個完成快速控制的功能；每個符號處理器中的4個處理單元是等同的，都完成信道編解碼的功能。
全文摘要
本發(fā)明涉及通信領(lǐng)域。本發(fā)明提出一種基于多核架構(gòu)處理器實現(xiàn)的基帶處理裝置，采用多個數(shù)字信號處理器，每個數(shù)字信號處理器包括多個處理單元；數(shù)字信號處理器用作上行碼片處理器、下行碼片處理器、符號處理器。本發(fā)明能有效提高了單板BBU的集成度，增加了單板BBU支持的用戶數(shù)目；硬件設(shè)計簡單，而且可以靈活配置為支持三載波的智能天線或者六載波的單天線。
文檔編號H04W88/08GK1984395SQ200510130340
公開日2007年6月20日 申請日期2005年12月12日 優(yōu)先權(quán)日2005年12月12日
發(fā)明者范永, 鄒素玲, 路成業(yè) 申請人:大唐移動通信設(shè)備有限公司