專利名稱：使用10吉比特附件單元接口的與協(xié)議無(wú)關(guān)的傳輸?shù)闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及一種在IEEE P802.3ae 10吉比特附件單元(XAUI)總線上以與協(xié)議無(wú)關(guān)的方式傳輸數(shù)據(jù)的裝置和方法。
背景技術(shù)：
在高性能設(shè)備之間耦合的通信總線，例如為集成電路之間(“芯片到芯片”通信)、輸入/輸出(I/O)設(shè)備之間、或者通過(guò)連接器的印制電路板之間提供互連的通信總線，可能需要以非常高的傳輸速度運(yùn)行。而且，用于實(shí)現(xiàn)總線的接口邏輯和管腳數(shù)目可能需要最小化，以降低總線位于其內(nèi)或其間的設(shè)備的成本和復(fù)雜程度。一般地，并行總線不能滿足許多當(dāng)前應(yīng)用的需要，因?yàn)樵谶\(yùn)行中總線的數(shù)據(jù)傳輸速度受限在每秒十億比特或者每并行信號(hào)更少比特的相對(duì)較慢的速度。雖然簡(jiǎn)單的串行信號(hào)一般能夠以比并行總線更快的速度運(yùn)行，但至少在某種程度上由于帶寬的需要，也無(wú)法滿足當(dāng)前的需求。當(dāng)前應(yīng)用可能要求并行運(yùn)行多路串行信號(hào)，以克服這些限制。串行信號(hào)的并行設(shè)置以下稱為“串行總線”。
總線一般包括控制線和數(shù)據(jù)線。同步總線一般能夠以比異步總線更快的速度運(yùn)行，因?yàn)樗灰笪帐謪f(xié)議。此外，因?yàn)橥ǔＪ褂霉潭▍f(xié)議來(lái)在總線上傳輸數(shù)據(jù)，所以實(shí)現(xiàn)協(xié)議的接口邏輯是最小的，并且相對(duì)于異步總線，該總線運(yùn)行非?？臁?br> 然而，同步總線在控制線中包括時(shí)鐘，并且需要固定協(xié)議來(lái)基于該時(shí)鐘在總線上傳輸數(shù)據(jù)。因此，連接到同步總線上的設(shè)備必須以同樣的時(shí)鐘速率運(yùn)行，并且共享該固定的通信協(xié)議。結(jié)果，雖然當(dāng)前存在許多不同的同步總線體系結(jié)構(gòu)，但它們都與預(yù)定的通信協(xié)議緊密聯(lián)系在一起。例如，當(dāng)耦合至總線的設(shè)備具有根據(jù)不同的通信協(xié)議而格式化或成幀的數(shù)據(jù)，并且通過(guò)該總線傳輸數(shù)據(jù)時(shí)，這個(gè)預(yù)定的通信協(xié)議可能是嚴(yán)重的限制。此外，由于公知的時(shí)鐘和數(shù)據(jù)偏差(skew)問(wèn)題，一般來(lái)說(shuō)，同步總線越長(zhǎng)，總線速度越慢。
電氣電子工程師協(xié)會(huì)(IEEE)已提出了一個(gè)標(biāo)準(zhǔn)，用于擴(kuò)展10吉比特介質(zhì)無(wú)關(guān)接口(10 Gigabit Media Independent Interface，XGMII)并行總線的工作距離，并且減少10吉比特以太網(wǎng)系統(tǒng)(以下稱為“10 GbE系統(tǒng)”或簡(jiǎn)稱為“10 GbE”)中的介質(zhì)訪問(wèn)控制(Media Access Control，MAC)和物理層設(shè)備(Physical Layer Device，PHY)組件之間的接口信號(hào)的數(shù)目。在作為IEEE Std.802.3(Carrier Sense Multiple Access withCollision Detection(CSMA/CD)access method and physical specifications)的補(bǔ)充的IEEE草案P802.3ae中的第47和48款中提出的并有望于2002年中批準(zhǔn)的這一建議中，為可選的10吉比特介質(zhì)無(wú)關(guān)接口(XGMII)擴(kuò)展器子層(eXtender Sublayer，XGXS)和10吉比特附件單元接口(XAUI)串行總線定義了電氣和功能特性。(“XAUI”中的“X”代表羅馬數(shù)字中的10，表示100億比特/秒，即10吉比特/秒或10Gb/s)在實(shí)現(xiàn)可選的XGMII擴(kuò)展器的10GbE系統(tǒng)中，XAUI總線接收來(lái)自MAC或PHY的包字節(jié)流，按照包流的方向，將包字節(jié)流分為多個(gè)串行的二進(jìn)制數(shù)字(比特)流，用于在對(duì)應(yīng)數(shù)量的物理通信路徑(lane，道)上傳輸，并且使用在授權(quán)給Franasztk的專利號(hào)為4,486,739的美國(guó)專利中定義的工業(yè)標(biāo)準(zhǔn)8B/10B編碼方案來(lái)編碼比特流以在各個(gè)道上傳輸。8B/10B編碼方案將8個(gè)比特的字節(jié)信息翻譯為10個(gè)二進(jìn)制數(shù)字，用于在電磁或光傳輸線路上傳輸。其他公知的串行信號(hào)和總線體系結(jié)構(gòu)也使用8B/10B編碼方案，例如，InfiniBand(見(jiàn)InfiniBandTMArchitecture SpecificationRelease1.0，Volume 2-Physical Specifications，Chapter 5Link/PhyInterface)、光纖信道(見(jiàn)ANSI NCITS T11 Fibre Channel Standards)以及由第三代外圍組件互連專門(mén)興趣組(3GIO PCI-SIG)公布的3GIO高速I/O互連串行總線體系結(jié)構(gòu)(見(jiàn)http//www.pcisig.com)。
然而，迄今為止，XAUI總線從未以能夠支持以與協(xié)議無(wú)關(guān)的方式在總線上傳輸一個(gè)或多個(gè)不同的數(shù)據(jù)流的方式而實(shí)現(xiàn)在設(shè)備中。諸如與包交換相對(duì)的電路交換的數(shù)據(jù)流這樣的一些數(shù)據(jù)流沒(méi)有使用或者不能利用8B/10B編碼方案，例如SONET(Synchronous Optical NETwork，同步光網(wǎng)絡(luò))數(shù)據(jù)流。(有關(guān)SONET的說(shuō)明，見(jiàn)ANSI T1.105SONET-BasicDescription including Multiplex Structure，Rates and Formats)。


通過(guò)示例而非限制性方式在附圖中說(shuō)明了本發(fā)明，其中相同的標(biāo)號(hào)代表類似元件，其中圖1是現(xiàn)有技術(shù)的典型的10吉比特附件單元接口電路的方框圖；圖2是本發(fā)明的實(shí)施例的流程圖；圖3是現(xiàn)有技術(shù)的10吉比特以太網(wǎng)邏輯和接口的方框圖；圖4是本發(fā)明的實(shí)施例的方框圖。
具體實(shí)施例方式
IEEE草案P802.3ae規(guī)范中提出的10GbE建議定義了10吉比特/秒的介質(zhì)無(wú)關(guān)接口(XGMII)并行總線體系結(jié)構(gòu)，包括74個(gè)信號(hào)(包括兩個(gè)32位的數(shù)據(jù)路徑，其中一個(gè)在發(fā)送方向上，另一個(gè)在接收方向上；四個(gè)控制信號(hào)；以及一個(gè)時(shí)鐘信號(hào))。XGMII將以太網(wǎng)介質(zhì)訪問(wèn)控制(MAC)層組件(MAC層對(duì)應(yīng)于國(guó)際標(biāo)準(zhǔn)組織的開(kāi)放互聯(lián)系統(tǒng)(OSI)第二層，即數(shù)據(jù)鏈路層協(xié)議)耦合至以太網(wǎng)物理(PHY)層設(shè)備(PHY層對(duì)應(yīng)于OSI第一層，即物理層協(xié)議的一部份)。
10GbE規(guī)范還提出了可選的XGMII擴(kuò)展，包括兩個(gè)10吉比特介質(zhì)無(wú)關(guān)接口(XGMII)擴(kuò)展器子層(XGXS)和它們之間的XAUI總線(“可選的XGMII擴(kuò)展器”；或簡(jiǎn)稱為“XGMII擴(kuò)展器”)，用于在印制電路板(PCB)線跡中將XGMII擴(kuò)展到例如最長(zhǎng)約為20英寸。可選的XGMII擴(kuò)展器通常在芯片到芯片(集成電路到集成電路)應(yīng)用中擴(kuò)展XGMII，例如在多數(shù)以太網(wǎng)MAC到PHY的互連實(shí)現(xiàn)中發(fā)生的那樣。然而，應(yīng)該考慮到，XAUI不僅可以使用PCB上的線跡而實(shí)現(xiàn)為單板中的集成電路(IC)間的點(diǎn)對(duì)點(diǎn)總線，而且也可以在其他環(huán)境中實(shí)現(xiàn)，包括實(shí)現(xiàn)(直接或間接的)板間或至背板的高速互連。
使用可選的XGMII擴(kuò)展器，MAC到XGMII到PHY的并行總線互連成為MAC到XGMII到XGXS到XAUI到XGXS到XGMII到PHY的互連。源XGXS將從XGMII并行接收的數(shù)據(jù)流轉(zhuǎn)換為多個(gè)串行比特流，以用于在XAUI串行總線上傳輸，在目標(biāo)XGXS處接收后，所述串行比特流再重新轉(zhuǎn)換回并行字節(jié)流，以用于在XGMII上傳輸，以下將進(jìn)一步描述。
在XGMII擴(kuò)展器中，一個(gè)XGXS實(shí)例在發(fā)送方向(從MAC到PHY)上作為XAUI數(shù)據(jù)路徑源，并且在接收方向上作為目標(biāo)而運(yùn)行。另一個(gè)XGXS實(shí)例在發(fā)送方向上作為XAUI數(shù)據(jù)路徑的目標(biāo)，而在接收路徑上作為源而運(yùn)行。每個(gè)XAUI路徑(發(fā)送和接收)包括四個(gè)比特串行道。XGXS使用與IEEE草案P802.3ae規(guī)范中定義的10GbE物理編碼子層(Physical Coding Sublayer，PCS)和物理介質(zhì)附件(Physical MediumAttachment，PMA)一樣的代碼和編碼規(guī)則。源XGXS把分開(kāi)在四條并行通信路徑(“分條在四條道上”)中的數(shù)據(jù)流作為它的輸入，所述數(shù)據(jù)流具體地說(shuō)是字節(jié)數(shù)據(jù)流，再將流中的數(shù)據(jù)和控制字符映射為XAUI代碼組，并且將它們編碼，用于在XAUI總線上傳輸。目標(biāo)XGXS將XAUI代碼組解碼，去除所述四道的偏差，補(bǔ)償源XGXS和目標(biāo)XGXS之間的任意時(shí)鐘速率差異，并且將XAUI代碼組再映射回?cái)?shù)據(jù)和控制字符。(注意欲進(jìn)一步了解有關(guān)XGMII擴(kuò)展器中的代碼組以及它們的應(yīng)用的信息，讀者可參考IEEE草案P802.3ae規(guī)范的48.2.3和48.2.4部分。)XAUI總線是低管腳數(shù)、自定時(shí)的串行總線，分成四個(gè)串行通信路徑，也稱為道。接口包括兩組四個(gè)差分信號(hào)對(duì)的16個(gè)數(shù)據(jù)信號(hào)。見(jiàn)IEEE草案P802.3ae規(guī)范的圖47-2。XAUI使用8B/10B編碼方案，其在芯片到芯片的印制電路板(PCB)線跡中提供更好的信號(hào)完整性。XAUI是一種可擴(kuò)展的串行總線體系結(jié)構(gòu)，其一般以3.125GBaud的速度運(yùn)行每一道，但也可以以其他的速度運(yùn)行所述道，它與PHY和協(xié)議無(wú)關(guān)并且可以在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、雙極型CMOS(BiCMOS)和硅鍺(SiGe)半導(dǎo)體的工藝中實(shí)現(xiàn)。
相對(duì)于其他總線體系結(jié)構(gòu)，XAUI串行總線具有許多優(yōu)點(diǎn)，包括因低管腳數(shù)而具有的實(shí)現(xiàn)靈活性、更好的抗噪性、更好的抖動(dòng)控制、更低的電磁干擾(EMI)、對(duì)由于自計(jì)時(shí)而產(chǎn)生的多位總線偏差的改進(jìn)的補(bǔ)償、更好的檢錯(cuò)和故障隔離能力以及更低的功耗。雖然通常用于在PCB跡線上將10GbE MAC至PHY的互連(XGMII)從3英寸擴(kuò)展到20英寸，但是所述接口可以考慮用于互連專用集成電路(ASIC)、可編程門(mén)陣列(PGA)、現(xiàn)場(chǎng)PGA(FPGA)、處理器或者它們的組合，例如，將處理器互連至I/O設(shè)備或者介質(zhì)訪問(wèn)控制組件，而不管是在PCB上還是在PCB之間，只是為了列舉幾例。
圖1說(shuō)明可選的XGMII擴(kuò)展器實(shí)現(xiàn)的示例。諸如MAC組件這樣的設(shè)備105具有對(duì)應(yīng)于XGMII的輸入和輸出，包括接收時(shí)鐘RxC和發(fā)送時(shí)鐘TxC，以及兩個(gè)36位路徑，其中包括用于數(shù)據(jù)TxD和RxD的具有32個(gè)并行信號(hào)的路徑以及具有4個(gè)并行控制信號(hào)的路徑。在發(fā)送方向上(例如，從設(shè)備105)，XMGII將10吉比特/秒的數(shù)據(jù)流轉(zhuǎn)換為四個(gè)8位的字節(jié)流，即道。諸如PHY組件這樣的設(shè)備125同樣也具有對(duì)應(yīng)于XGMII的輸入和輸出。組件110和120執(zhí)行以上描述的XGXS功能。
盡管圖1將XGXS功能圖示為嵌入在與組件105和125獨(dú)立的組件110和120中，但是可以考慮將任意源/目標(biāo)設(shè)備(如MAC)、XGMII功能和XGXS功能包含在單個(gè)組件或者集成電路(IC)芯片中。在這種情況下，芯片接口是XAUI，而XGMII如果存在的話則無(wú)需暴露。實(shí)際上，不是由芯片中內(nèi)置的XGMII而是由該芯片來(lái)攜帶例如在32位內(nèi)部數(shù)據(jù)總線上的SONET有效載荷。
源XGXS將從四條字節(jié)寬的XGMII道的每一道上接收到的數(shù)據(jù)字節(jié)或者控制字符轉(zhuǎn)換為自計(jì)時(shí)(self-clocked)的串行的8B/10B編碼數(shù)據(jù)流，用于以3.125GBaud的額定速率在XAUI總線上傳輸。在XAUI的目標(biāo)端，XGXS去除四條道的偏差(即對(duì)齊四條道)，補(bǔ)償時(shí)鐘差異，并且將在XAUI總線上接收到的串行8B/10B編碼數(shù)據(jù)流解碼為數(shù)據(jù)字節(jié)或控制字符，用于在XGMII并行道上傳輸?？梢钥吹?，XGXS組件是雙向的，能夠作為源或目標(biāo)而運(yùn)行，并且可以根據(jù)獨(dú)立時(shí)鐘運(yùn)行。
在10GbE的環(huán)境中，數(shù)據(jù)流包含有以太網(wǎng)包，其中具有幀開(kāi)始和結(jié)束分界符。此外，在所述分界符(即幀結(jié)束分界符和幀開(kāi)始分界符)之間的在XAUI總線上傳輸?shù)膶Ｓ么a組用于同步XAUI道，即去除道偏差。
雖然圖1本質(zhì)上說(shuō)明的是傳輸10GbE數(shù)據(jù)的10吉比特/秒的物理接口，但是如以下將要描述的，本發(fā)明的實(shí)施例使用同樣的接口，用于以某種方式傳輸普通數(shù)據(jù)，其中所述方式使得使用XAUI總線，設(shè)備不僅能夠傳輸10GbE數(shù)據(jù)，而且能夠傳輸例如SONET數(shù)據(jù)這樣的其他數(shù)據(jù)。通過(guò)初始化總線之后修正XAUI總線的運(yùn)行來(lái)實(shí)現(xiàn)這一點(diǎn)。這種修正包括將XAUI的電氣特性與它的功能特性分開(kāi)，以及修正功能特性使得接口能夠傳送任意類型的數(shù)據(jù)，無(wú)論是打包的還是電路交換的。
修正XAUI總線的功能特性，使得以與協(xié)議無(wú)關(guān)的方式在XAUI總線上傳輸SONET數(shù)據(jù)，因?yàn)镾ONET數(shù)據(jù)沒(méi)有打包，也就是說(shuō)，沒(méi)有幀開(kāi)始和結(jié)束分界符，因此，沒(méi)有幀間或包間間隙，反之，如果存在所述幀間或包間間隙，就可以在其中傳輸專用的空(Idle)代碼組，其中所述空代碼組可用于同步XAUI總線，去除道偏差并調(diào)整源和目標(biāo)之間的時(shí)鐘差異。
本質(zhì)上，修正的XAUI總線作為串行通信總線運(yùn)行，以便僅傳輸數(shù)據(jù)，并且與總線運(yùn)行有關(guān)的問(wèn)題例如同步、去偏差(對(duì)齊)、跨越多個(gè)時(shí)鐘域等在總線初始化過(guò)程中解決了，然后在總線運(yùn)行過(guò)程中被忽略了。修正的XAUI以這樣一種模式運(yùn)行，即通過(guò)在接收器處檢測(cè)代碼組錯(cuò)誤而進(jìn)行去偏差和同步的跟蹤，因此允許諸如SONET數(shù)據(jù)這樣的未編碼數(shù)據(jù)透明地通過(guò)XAUI而傳輸。
根據(jù)本發(fā)明的實(shí)施例，如果在修正的狀態(tài)下運(yùn)行時(shí)在XAUI總線上發(fā)生任何錯(cuò)誤，則將這些錯(cuò)誤與XAUI總線隔離?？梢詸z查從XAUI總線上接收到的數(shù)據(jù)的完整性，并且，如果檢測(cè)到錯(cuò)誤，這將歸咎于XAUI總線。以這種方式，無(wú)需額外的總線信號(hào)來(lái)確認(rèn)在XAUI總線上的數(shù)據(jù)的無(wú)錯(cuò)誤傳輸，就可進(jìn)行數(shù)據(jù)檢查，相比一般需要額外信號(hào)以確認(rèn)數(shù)據(jù)是通過(guò)并行總線無(wú)錯(cuò)傳輸?shù)牟⑿锌偩€體系結(jié)構(gòu)，這是一個(gè)顯著的優(yōu)點(diǎn)。
注意以下，如包括在IEEE草案P802.3ae規(guī)范第47款中描述的XGXS中的那樣，IEEE草案P802.3ae規(guī)范第48款中描述的10GBASE-XPCS功能、狀態(tài)機(jī)或過(guò)程的實(shí)例，可以簡(jiǎn)稱為“PCS功能”、“PCS狀態(tài)機(jī)”或“PCS過(guò)程”。而且，對(duì)IEEE草案P802.3ae規(guī)范的第47款和第48款的引用也可以簡(jiǎn)稱為“第47款”和“第48款”。
根據(jù)本發(fā)明的實(shí)施例，首先按照第48款初始化XAUI總線。具體地說(shuō)，控制XAUI總線功能的10GbE物理編碼子層(PCS)的實(shí)例基于空代碼組序列的發(fā)送和接收來(lái)初始化總線。XAUI總線連續(xù)地發(fā)信號(hào)或者發(fā)送由PCS發(fā)送過(guò)程產(chǎn)生的代碼組。具體地說(shuō)，只要XAUI總線空閑，就會(huì)連續(xù)地并且重復(fù)地發(fā)送空代碼組。因?yàn)閄AUI總線是全雙工串行總線，所以空代碼組能夠在這兩個(gè)方向上傳輸。PCS同步過(guò)程連續(xù)地接受代碼組，獲得10位代碼組同步，并且將已同步的10位代碼組傳送至PCS去偏差過(guò)程，其使代碼組對(duì)齊，以去除總線引入的道之間的偏差。
一旦根據(jù)鏈路初始化過(guò)程初始化了XAUI總線，并且處于如第48款中描述的運(yùn)行狀態(tài)下，則根據(jù)如下描述的本發(fā)明的各種實(shí)施例，可以以多種方式修正包括在XAUI總線中的PCS功能的操作，以在XAUI總線上傳輸任意類型的數(shù)據(jù)。修正的運(yùn)行狀態(tài)這里稱為數(shù)據(jù)不可知(data agnostic)模式，意味著當(dāng)總線在修正的運(yùn)行狀態(tài)下時(shí)，數(shù)據(jù)能夠以與協(xié)議無(wú)關(guān)的方式通過(guò)XAUI總線傳輸。
圖2提供了說(shuō)明本發(fā)明的實(shí)施例的流程圖。過(guò)程開(kāi)始于215，接通電源；接著在220同步各XAUI道，作為XAUI總線初始化階段205的一部分。同步過(guò)程負(fù)責(zé)確定XAUI總線是否準(zhǔn)備好運(yùn)行。所述過(guò)程在各道上獨(dú)立運(yùn)行，并且當(dāng)各道實(shí)現(xiàn)了同步時(shí)，該過(guò)程完成。作為同步過(guò)程的一部分，XAUI總線連續(xù)地將空控制字符轉(zhuǎn)換為同步代碼組，包括為8B/10B代碼定位10位邊界，以實(shí)現(xiàn)串行道同步以及道到道的對(duì)齊。
一旦完成同步，初始化階段繼續(xù)到230處的去偏差和對(duì)齊過(guò)程。去偏差過(guò)程不僅測(cè)試XAUI總線是否準(zhǔn)備好運(yùn)行，還測(cè)試XAUI總線是否能夠在退出總線時(shí)提供有效的數(shù)據(jù)。因?yàn)橄嚓P(guān)數(shù)據(jù)將同時(shí)放置在總線上，所以也需要同時(shí)將所述數(shù)據(jù)移出總線。作為總線初始化過(guò)程的一部分，去偏差過(guò)程試圖將正在總線上傳輸?shù)倪B續(xù)發(fā)送的專用對(duì)齊代碼組去偏差成對(duì)齊模式，以確保一旦總線處于運(yùn)行狀態(tài)并且傳輸有效數(shù)據(jù)時(shí)，相關(guān)數(shù)據(jù)可以對(duì)齊的方式傳輸。一旦在235處獲得對(duì)齊，XAUI總線的初始化就視為完成了，并且現(xiàn)在總線轉(zhuǎn)換到運(yùn)行階段210。
一進(jìn)入運(yùn)行階段210，本發(fā)明的實(shí)施例就禁止PCS的同步、初始化和鏈路狀態(tài)報(bào)告過(guò)程。在本發(fā)明的一個(gè)實(shí)施例中，一進(jìn)入運(yùn)行階段，一個(gè)變量就被賦值，以表示總線正在以數(shù)據(jù)不可知方式運(yùn)行，也就是說(shuō)，不考慮代碼組同步和對(duì)齊地傳輸數(shù)據(jù)。只要所述變量被賦予該值，任意通過(guò)XAUI總線傳輸?shù)臄?shù)據(jù)實(shí)際上都是在下述情況下傳輸既不檢查代碼組同步和道到道的偏差，也不調(diào)整數(shù)據(jù)傳輸，所述檢查和調(diào)整是為了考慮或解決任意代碼組同步或者道到道的偏差問(wèn)題。然而，基于道的PCS同步過(guò)程連續(xù)地驗(yàn)證所有收到的代碼組，以確保保持了適當(dāng)?shù)牡劳胶偷赖降赖膶?duì)齊。例如，DAM enable變量被賦予某一值時(shí)，表示在XAUI總線上啟用數(shù)據(jù)不可知的運(yùn)行模式；而當(dāng)被賦予另一值時(shí)，則禁止數(shù)據(jù)不可知的運(yùn)行模式。
即使一進(jìn)入運(yùn)行階段210就同步了XAUI總線并對(duì)齊了它的道，但由于例如環(huán)境條件(例如，溫度變化、變化的EMI級(jí)別等)的因素，總線正在傳輸數(shù)據(jù)流時(shí)還會(huì)發(fā)生同步問(wèn)題和動(dòng)態(tài)偏差。XAUI總線體系結(jié)構(gòu)中的時(shí)鐘和數(shù)據(jù)恢復(fù)電路以及XAUI去偏差邏輯可以補(bǔ)救這種情況。而且，根據(jù)8B/10B道代碼差錯(cuò)檢查，檢查所有通過(guò)XAUI總線傳輸?shù)臄?shù)據(jù)的完整性。8B/10B道代碼差錯(cuò)檢查保證將道同步和道到道的對(duì)齊維持在可接受的范圍內(nèi)。然而，更重要的是這種同步和對(duì)齊是由XAUI總線自身維持的，無(wú)需通常與包括在XAUI中的PCS功能相關(guān)聯(lián)的任意專用代碼組的傳輸、包間間隙、幀的開(kāi)始或結(jié)束分界符，當(dāng)總線以數(shù)據(jù)不可知模式運(yùn)行時(shí)不使用所述代碼組的傳輸、間隙或分界符。
以這種方式，任意類型的數(shù)據(jù)，無(wú)論是10GbE數(shù)據(jù)、SONET有效載荷或是其他類型的數(shù)據(jù)，都可以通過(guò)XAUI總線連續(xù)傳輸，而無(wú)需以任意方式中斷、調(diào)整或改變數(shù)據(jù)傳輸，例如，傳輸在其他情況下維持同步、包劃界以及道到道的對(duì)齊所需的專用代碼組。這部分地是由XAUI的時(shí)鐘和數(shù)據(jù)恢復(fù)電路以及8B/10B編碼方案實(shí)現(xiàn)的，所述電路在總線初始化后只允許幾乎為零的位誤碼率，所述8B/10B編碼方案由XAUI總線使用，可提供總線上的非常好的信號(hào)完整性。
注意下面的討論具體地指出了本發(fā)明的實(shí)施例在何處與第48款中描述的各種狀態(tài)PCS功能、過(guò)程和狀態(tài)機(jī)存在差異。為了解IEEE草案P802.3-ae規(guī)范考慮的PCS功能和相應(yīng)的狀態(tài)機(jī)的完整描述，讀者可參考第48款。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，修正PCS去偏差狀態(tài)機(jī)(第48款，圖48-8)，以使當(dāng)XAUI總線處在運(yùn)行階段并且啟用了數(shù)據(jù)不可知模式時(shí)，它不檢查對(duì)齊錯(cuò)誤。相反，只要考慮了PCS去偏差過(guò)程，則PCS去偏差狀態(tài)機(jī)保持在ALIGN_ACQUIRED_1狀態(tài)下，表示所有XAUI串行通信路徑(道)彼此對(duì)齊，而不管實(shí)際情況是否如此。
此外，在本發(fā)明的實(shí)施例中，改變了PCS發(fā)送源狀態(tài)機(jī)(第48款，圖48-6)和PCS接收狀態(tài)機(jī)(第48款，圖48-9)，以使當(dāng)XAUI總線在數(shù)據(jù)不可知模式下運(yùn)行時(shí)，不用修正(反之，根據(jù)第48款則需要修正)數(shù)據(jù)流以指示空幀和數(shù)據(jù)幀邊界。PCS去偏差過(guò)程一進(jìn)入ALIGN_ACQUIRED_1狀態(tài)，就可以開(kāi)始傳輸任意有效的8B/10B代碼組，并且如上所述，在本發(fā)明的一個(gè)實(shí)施例中，當(dāng)XAUI總線在數(shù)據(jù)不可知模式下運(yùn)行時(shí)，PCS去偏差狀態(tài)機(jī)保持那種狀態(tài)。PCS發(fā)送源狀態(tài)機(jī)保持SEND_DATA狀態(tài)，并且不調(diào)用函數(shù)cvtx_terminate，從而當(dāng)總線在數(shù)據(jù)不可知模式下運(yùn)行時(shí)，禁止代碼組同步功能(cvtx_terminate是當(dāng)檢測(cè)到數(shù)據(jù)流中的代碼組終止時(shí)，PCS傳輸過(guò)程使用的轉(zhuǎn)換函數(shù)，以將空控制字符轉(zhuǎn)換為同步代碼組)。
同樣，根據(jù)本發(fā)明的實(shí)施例，只要XAUI總線正在運(yùn)行并且處于數(shù)據(jù)不可知模式下，PCS接收狀態(tài)機(jī)就保持DATA_MODE狀態(tài)。因此，PCS接收過(guò)程不響應(yīng)檢測(cè)出的故障狀況，并且PCS去偏差過(guò)程或者不會(huì)發(fā)送表示在每個(gè)XAUI道上的一列代碼組的值的信號(hào)，以使PCS接收過(guò)程能夠檢查故障狀態(tài)，或者如果已發(fā)送出該信號(hào)，則PCS接收過(guò)程會(huì)忽略它。然而，在本發(fā)明的一個(gè)實(shí)施例中，按照PCS同步狀態(tài)機(jī)的正常操作(第48款，圖48-7)，任意XAUI道上的喪失同步都會(huì)導(dǎo)致鏈路的重新初始化。
可以以多種方式來(lái)完成對(duì)PCS何時(shí)處于修正的運(yùn)行狀態(tài)下進(jìn)行跟蹤。在本發(fā)明的一個(gè)實(shí)施例中，PCS發(fā)送源、接收、去偏差和狀態(tài)機(jī)可訪問(wèn)的變量可以被賦予一值，表示PCS運(yùn)行在數(shù)據(jù)不可知模式下。例如，變量DAM_enable(表示“啟用數(shù)據(jù)不可知模式”)可以賦值為1，表示數(shù)據(jù)不可知運(yùn)行模式。僅在第48款中描述的鏈路初始化過(guò)程之后，DAM_enable＝1；相反，在鏈路初始化過(guò)程中，DAM_enable被忽略。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，XAUI總線能夠運(yùn)行在管理控制下的數(shù)據(jù)不可知模式中。例如，在本發(fā)明的一個(gè)實(shí)施例中，管理控制可以通過(guò)第45款中規(guī)定的以太網(wǎng)管理數(shù)據(jù)輸入/輸出(MDIO)接口和寄存器組或者等同的管理接口來(lái)進(jìn)行。
如上所述地改變PCS功能使得可以數(shù)據(jù)不可知方式或者與協(xié)議無(wú)關(guān)的方式來(lái)使用XAUI總線。常規(guī)的PCS功能要求支持IEEE 802.3介質(zhì)訪問(wèn)控制(MAC)操作的數(shù)據(jù)流成幀和數(shù)據(jù)劃分(delineation)。根據(jù)本發(fā)明的實(shí)施例，不執(zhí)行這樣的成幀和數(shù)據(jù)劃分。本發(fā)明的實(shí)施例使得可使用XAUI總線來(lái)替代數(shù)據(jù)不可知的通用并行總線，例如在the OpticalInternetworking Forum(OIF)Physical and Link Layer(PLL)Working Group(WG)proposals for System Packet Interface-4(SPI-4)and SerDes to FramerInterface-5(SFI-5)physical transport for SONET data streams中定義的。并且，XAUI總線的時(shí)鐘嵌在數(shù)據(jù)中這一自計(jì)時(shí)屬性允許按照道數(shù)據(jù)速率來(lái)擴(kuò)展XAUI總線，并可實(shí)現(xiàn)道的數(shù)量上的總線的可擴(kuò)展性，以解決對(duì)取決于所希望的應(yīng)用而存在的更低速度的數(shù)據(jù)總線和更高速度的數(shù)據(jù)總線的需求。
在IEEE草案802.3ae規(guī)范中提出的10吉比特PHY規(guī)范中，PHY層包括物理編碼子層(PCS)、物理介質(zhì)附件(PMA)子層和物理介質(zhì)相關(guān)(PMD)子層。光學(xué)模塊實(shí)現(xiàn)在物理介質(zhì)相關(guān)(PMD)子層。PMA通常為PCS提供與介質(zhì)無(wú)關(guān)的手段來(lái)支持使用多種面向串行位的物理介質(zhì)，并且執(zhí)行PCS和PMA之間的代碼組映射，用于在PMD上發(fā)送或接收的代碼組的串行化和去串行化(SerDes)以及從PMD提供的代碼組恢復(fù)時(shí)鐘等功能。
圖3說(shuō)明交換機(jī)或路由器線路卡的高級(jí)別模塊布局，包括(多個(gè))PMD、(多個(gè))PHY和MAC。線路卡300包括與例如協(xié)議棧的上層、交換結(jié)構(gòu)(十字形、背板或網(wǎng)狀互連的交換結(jié)構(gòu))或處理器通信的MAC305。包括一個(gè)或多個(gè)芯片組的PHY 310將MAC耦合至PMD組件315處的光纖光學(xué)模塊，例如一個(gè)光學(xué)模塊，其然后將線路卡耦合至光纜320。
圖3還說(shuō)明了用于遵從10GbE的設(shè)備的標(biāo)準(zhǔn)模塊和接口。注意在10GBASE-X介質(zhì)類型中，“X”表示8B/10B信號(hào)編碼，而在10GBASE-R中，“R”表示64B/66B編碼，在10GBASE-W中，“W”表示廣域網(wǎng)(WAN)接口子層(WIS)接口，其封裝以太網(wǎng)幀，以在SONET OC-192信道上傳輸。10GBASE-LX4使用波分復(fù)用(WDM)技術(shù)來(lái)發(fā)送單對(duì)光纜攜帶的四種光波長(zhǎng)的信號(hào)。
在標(biāo)準(zhǔn)10GbE LAN串行協(xié)議棧325中，即在IEEE草案P802.3ae規(guī)范中建議的10GbE協(xié)議棧中，MAC或直接地或任選地通過(guò)XGMII擴(kuò)展器子層(通過(guò)XAUI總線互連的XGXS對(duì))耦合至PHY。在這種情況下，PHY組件在PCS中包括一個(gè)具有64B/66B編碼器/解碼器(CODEC)的PCS組件，并在PMA中包括串行器/去串行器(SerDes)，所述CODEC執(zhí)行包劃分。在發(fā)送方向上(從MAC到光纜)，SerDes將16位并行數(shù)據(jù)路徑(每個(gè)644Mb/s)串行化為一個(gè)用于PMD中的串行光學(xué)裝置的10.3Gb/s的串行數(shù)據(jù)流。
支持10GbE LAN串行協(xié)議棧的線路卡可包括耦合至PHY芯片的MAC芯片，其實(shí)現(xiàn)MAC和XAUI之間的XGXS。PHY芯片然后耦合至一個(gè)光學(xué)模塊，該模塊包括在325處說(shuō)明的最右邊的四個(gè)模塊，即XGXS功能、PCS 64B/66B、PMA串行和PMD串行。標(biāo)準(zhǔn)XAUI實(shí)現(xiàn)可以用作PHY芯片和該光學(xué)模塊之間的接口。
標(biāo)準(zhǔn)10GbE廣域網(wǎng)(WAN)串行協(xié)議棧330包括PCS中的64B/66BCODEC和PMA中的SerDes。串行數(shù)據(jù)流的速度為9.58464Gb/s(SONETOC-192)，并且PMA中的16位并行數(shù)據(jù)路徑以每條622Mb/s運(yùn)行。IEEE草案P802.3ae規(guī)范第50款中描述了WIS組件提供的功能。一般來(lái)說(shuō)，WIS允許10GbE設(shè)備與同步光學(xué)網(wǎng)絡(luò)(SONET)OC-192傳輸格式相兼容。SONET設(shè)備通常用于在長(zhǎng)距離上傳輸數(shù)據(jù)通信，并且OC-192格式提供9.85464Gb/s的有效數(shù)據(jù)吞吐率。WIS限制10GbE的數(shù)據(jù)吞吐率，以與SONET OC-192速度相匹配。WAN PHY不同于以上描述的在標(biāo)準(zhǔn)LAN串行協(xié)議棧中使用的LAN PHY，主要在于包含了WIS以提供簡(jiǎn)化的SONET成幀器(framer)和X7+X6+1擾頻器(scrambler)。
參考圖4，圖示了根據(jù)本發(fā)明的實(shí)施例的非標(biāo)準(zhǔn)的10GbE WAN串行協(xié)議棧400。棧400使用根據(jù)本發(fā)明的實(shí)施例的能夠以數(shù)據(jù)不可知方式運(yùn)行的XAUI總線。在這種配置中，包括PCS、WIS和XGXS組件的PHY芯片通過(guò)XAUI接口耦合至一個(gè)光學(xué)模塊，所述光學(xué)模塊包括對(duì)應(yīng)的XGXS組件，后跟PMA和PMD光學(xué)裝置。
支持這種非標(biāo)準(zhǔn)10GbE WAN串行協(xié)議棧的線路卡可以使用與以上參考圖3描述的10GbE LAN串行協(xié)議棧325中使用的相同的PHY芯片/光學(xué)模塊配置。PHY和光學(xué)模塊之間的XAUI總線以3.11Gb/s而不是3.125Gb/s的速度運(yùn)行在數(shù)據(jù)不可知模式下，因?yàn)榇藭r(shí)，接口需要與SONET的速度而不是與以太網(wǎng)的速度相匹配。
總線速度調(diào)控與MAC到WIS的數(shù)據(jù)路徑是分開(kāi)的，在所述數(shù)據(jù)路徑處，10.0Gb/s的以太網(wǎng)MAC實(shí)現(xiàn)了速率控制，以支持SONET OC-192的9.952GBaud線路速率。WAN PHY和WIS的接口速率是與數(shù)據(jù)不可知模式無(wú)關(guān)的9.952GBaud。當(dāng)啟用數(shù)據(jù)不可知模式時(shí)，四條XAUI道中的每一條恰好都攜帶1/4的WIS速率。因?yàn)樵赬AUI上所有數(shù)據(jù)都是8B/10B編碼的，所以編碼的XAUI線路速率是9.952/4*10/8＝3.11Gb/S。通過(guò)執(zhí)行每條道串行比特流上的各道時(shí)鐘和數(shù)據(jù)恢復(fù)，XAUI自動(dòng)調(diào)控其線路速率。(在IEEE P802.3ae草案的第4、44和50款中描述了WAN PHY速率控制機(jī)制。)在非標(biāo)準(zhǔn)10GbE WAN串行協(xié)議棧400中，僅有三個(gè)模塊在XAUI總線的右側(cè)，而在標(biāo)準(zhǔn)10GbE LAN串行協(xié)議堆棧325中有四個(gè)模塊，這是因?yàn)榇a已經(jīng)放置在至MAC的接口處的線路上，所以可以繞過(guò)PCS64B/66B CODEC。通過(guò)使用同樣的光學(xué)模塊、以數(shù)據(jù)不可知的方式運(yùn)行XAUI并且繞過(guò)模塊中的64B/66B CODEC，支持標(biāo)準(zhǔn)LAN串行協(xié)議棧的同樣的線路卡以數(shù)據(jù)不可知方式運(yùn)行時(shí)，也可以用來(lái)支持WAN串行協(xié)議棧。
光學(xué)模塊是標(biāo)準(zhǔn)的，甚至是商品化元件。多供應(yīng)商多源協(xié)議(MSA)控制著它們的標(biāo)準(zhǔn)化。目前，10GbE LAN PHY使用較大的XENPAKMSA或者較小的XPAK MSA。二者都具有XAUI電接口。當(dāng)在非標(biāo)準(zhǔn)的、數(shù)據(jù)不可知的WAN PHY模式下使用XENPAK或XPAK MSA時(shí)，WIS附接到XENPAK或XPAK光學(xué)模塊上，并且繞過(guò)光學(xué)模塊中的64B/66B CODEC。
當(dāng)給支持非標(biāo)準(zhǔn)10GbE WAN串行協(xié)議棧的線路卡加電時(shí)，XAUI總線進(jìn)入如上參照?qǐng)D2所述的初始化階段，然后再進(jìn)入運(yùn)行階段，其中如參考圖2所述，它發(fā)送和接收SONET有效載荷。以這種方式，諸如交換機(jī)或路由器這樣的具有單個(gè)XAUI總線的設(shè)備能夠以與協(xié)議無(wú)關(guān)的方式支持多種協(xié)議，例如10GbE以太網(wǎng)(使用LAN串行協(xié)議棧)和SONET(使用非標(biāo)準(zhǔn)WAN串行協(xié)議棧)。
如圖3中所說(shuō)明的，標(biāo)準(zhǔn)10GbE LAN 4道協(xié)議棧345使用XAUI總線在PHY芯片和波分復(fù)用(WDM)PMD光學(xué)模塊之間進(jìn)行通信。MAC將以太網(wǎng)包傳送給PHY芯片，在此處它們被8B/10B編碼并通過(guò)XAUI總線傳輸進(jìn)入四道光學(xué)模塊。在大概20英寸長(zhǎng)的銅總線上傳輸?shù)男盘?hào)由激光經(jīng)過(guò)WDM PMD發(fā)送之前，重定時(shí)器(RTMR)為這些信號(hào)提供清除和補(bǔ)充功率功能。
雖然IEEE草案P802.3ae規(guī)范中提出了10GbE LAN 4道協(xié)議棧，但該建議中卻遺漏了10GbE WAN 4道體系結(jié)構(gòu)。IEEE P802.3ae任務(wù)組沒(méi)有提出WAN PHY 4道體系結(jié)構(gòu)，明確地拒絕與SONET抖動(dòng)、時(shí)鐘和其他SONET光學(xué)規(guī)范相一致。相反，任務(wù)組選擇了如上所述的標(biāo)準(zhǔn)10GbEWAN串行體系結(jié)構(gòu)，其使用普通的以太網(wǎng)PMD以提供支持SONET上的以太網(wǎng)對(duì)SONET基礎(chǔ)結(jié)構(gòu)的接入。
圖4中410處說(shuō)明的本發(fā)明的實(shí)施例提供非標(biāo)準(zhǔn)10GbE WAN 4道協(xié)議棧。在數(shù)據(jù)不可知模式下運(yùn)行的XAUI總線在SONET上傳輸SONET幀，而不是以太網(wǎng)包。鄰近MAC的三個(gè)模塊，即PCS 64B/66B、WIS，和PCS PMA 8B/10B組成PHY芯片，并且它們是與如上所述的支持10GbE WAN串行協(xié)議棧330的線路卡中的PHY芯片中使用的模塊相同的三個(gè)模塊。此外，本發(fā)明的一個(gè)實(shí)施例使用與如上所述的支持10 GbE LAN 4道協(xié)議棧325的線路卡中使用的模塊相同的光學(xué)模塊。所述光學(xué)模塊包括也如上所述的重定時(shí)器(RTMR)和WDM PMD，并且通過(guò)XAUI總線耦合至鄰近MAC的PHY芯片。
在本發(fā)明的一個(gè)實(shí)施例中，在數(shù)據(jù)不可知模式下運(yùn)行的XAUI駐留在線路卡的PHY組件中，其然后耦合至在路由器的背板或交換結(jié)構(gòu)上交換數(shù)據(jù)的MAC組件?；蛘?，PHY可以駐留在網(wǎng)絡(luò)適配器或接口卡中，其安裝在用于連接到網(wǎng)絡(luò)的作為服務(wù)器的高性能計(jì)算機(jī)系統(tǒng)中，或安裝在通過(guò)介質(zhì)相關(guān)接口而可以連接到網(wǎng)絡(luò)的桌面計(jì)算機(jī)系統(tǒng)中。因?yàn)槿绫景l(fā)明的實(shí)施例那樣運(yùn)行的XAUI總線本質(zhì)上是通用的串行總線，所以它可以用于連接任意數(shù)目的不同設(shè)備，這些設(shè)備可以在同一塊板上或者在板之間，例如集成電路芯片、高速I/O設(shè)備、處理器和可編程邏輯設(shè)備。因此，本發(fā)明僅由下面的權(quán)利要求來(lái)限定。
權(quán)利要求
1.一種方法，包括初始化10Gb/s的XAUI總線；并且一旦所述XAUI總線被初始化，就通過(guò)所述XAUI總線僅傳輸多個(gè)數(shù)據(jù)代碼組。
2.如權(quán)利要求1所述的方法，其中初始化所述XAUI總線包括根據(jù)10Gb/s的PCS過(guò)程來(lái)初始化所述XAUI總線。
3.如權(quán)利要求2所述的方法，其中根據(jù)所述PCS過(guò)程初始化所述XAUI總線包括將多個(gè)控制字符轉(zhuǎn)換為代碼組序列，以啟用包括所述XAUI總線的多個(gè)串行道的同步。
4.如權(quán)利要求3所述的方法，其中將多個(gè)控制字符轉(zhuǎn)換為代碼組序列以啟用道同步包括將多個(gè)控制字符轉(zhuǎn)換為代碼組序列以啟用道同步和道到道的對(duì)齊。
5.如權(quán)利要求4所述的方法，其中將所述多個(gè)控制字符轉(zhuǎn)換為代碼組序列包括將所述多個(gè)控制字符轉(zhuǎn)換為由8B/10B塊編碼方案產(chǎn)生的10位代碼組序列。
6.如權(quán)利要求3所述的方法，其中根據(jù)所述PCS過(guò)程初始化所述XAUI總線還包括同步所述多個(gè)道中的每一個(gè)以確定代碼組邊界。
7.如權(quán)利要求6所述的方法，其中根據(jù)所述PCS過(guò)程初始化所述XAUI總線還包括對(duì)齊通過(guò)所述道傳輸?shù)亩鄠€(gè)代碼組。
8.如權(quán)利要求7所述的方法，其中對(duì)齊通過(guò)所述道傳輸?shù)亩鄠€(gè)代碼組包括將連續(xù)地通過(guò)所述道傳輸?shù)亩鄠€(gè)代碼組對(duì)齊成對(duì)齊模式，以去除所述道之間的時(shí)鐘偏差。
9.如權(quán)利要求1所述的方法，還包括初始化所述XAUI總線后，將數(shù)據(jù)編碼以通過(guò)所述XAUI總線傳輸。
10.如權(quán)利要求9所述的方法，其中將數(shù)據(jù)編碼以通過(guò)所述XAUI總線傳輸包括將數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過(guò)所述XAUI總線傳輸。
11.如權(quán)利要求10所述的方法，其中將數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過(guò)所述XAUI總線傳輸包括將數(shù)據(jù)編碼為由8B/10B塊編碼方案產(chǎn)生的10位數(shù)據(jù)代碼組序列。
12.如權(quán)利要求10所述的方法，其中將數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過(guò)所述XAUI總線傳輸包括將SONET數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過(guò)所述XAUI總線傳輸。
13.如權(quán)利要求9所述的方法，其中通過(guò)所述XAUI總線僅傳輸多個(gè)數(shù)據(jù)代碼組包括連續(xù)地通過(guò)所述XAUI總線僅傳輸多個(gè)數(shù)據(jù)代碼組。
14.如權(quán)利要求13所述的方法，其中連續(xù)地通過(guò)所述XAUI總線僅傳輸多個(gè)數(shù)據(jù)代碼組還包括防止任意控制代碼組的插入和傳輸。
15.如權(quán)利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括防止用于同步所述多個(gè)串行道的任意控制代碼組的插入和傳輸。
16.如權(quán)利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括防止用于補(bǔ)償?shù)赖降赖钠畹娜我饪刂拼a組的插入和傳輸。
17.如權(quán)利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括防止用于補(bǔ)償時(shí)鐘速率差異的任意控制代碼組的插入和傳輸。
18.如權(quán)利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括當(dāng)傳輸所述多個(gè)數(shù)據(jù)代碼組時(shí)，防止任意控制代碼組的插入和傳輸。
19.如權(quán)利要求1所述的方法，還包括如果包括所述XAUI總線的多個(gè)串行道之間的同步喪失被所述XAUI總線檢測(cè)到，則重新初始化所述XAUI總線。
20.如權(quán)利要求19所述的方法，其中如果包括所述XAUI總線的多個(gè)串行道之間的同步喪失被所述XAUI總線檢測(cè)到，則重新初始化所述XAUI總線包括根據(jù)10Gb/s的PCS過(guò)程重新初始化所述XAUI總線。
21.一種裝置，包括10Gb/s的第一XGXS組件，其遵從IEEE 802.3，并通過(guò)10Gb/s的XAUI總線耦合至第二XGXS組件，用于一旦所述XAUI總線被初始化，就通過(guò)所述XAUI總線僅傳輸多個(gè)8B/10B編碼數(shù)據(jù)代碼組；所述第二XGXS組件，其耦合至遵從IEEE 802.3的PMA組件，用于將所述多個(gè)8B/10B編碼數(shù)據(jù)代碼組轉(zhuǎn)換為未編碼的并行數(shù)據(jù)流，以傳輸?shù)剿鯬MA組件；和所述PMA組件，其耦合至光纖光學(xué)傳輸模塊，用于將所述未編碼的并行數(shù)據(jù)流轉(zhuǎn)換為串行數(shù)據(jù)流，以傳輸?shù)剿龉饫w光學(xué)傳輸模塊。
22.如權(quán)利要求21所述的裝置，其中所述XAUI總線以3.125Gb/s的比特率運(yùn)行。
23.如權(quán)利要求21所述的裝置，還包括SONET成幀器和擾頻器組件，其耦合至所述第一XGXS組件，用于接收編碼包數(shù)據(jù)流以及封裝所述編碼包數(shù)據(jù)流，以在SONET光纖光學(xué)通信介質(zhì)上傳輸；和64B/66B編碼器/解碼器，其耦合至所述SONET成幀器和擾頻器組件，用于編碼由所述SONET成幀器和擾頻器接收的所述包數(shù)據(jù)流。
24.一種網(wǎng)絡(luò)接口，包括光學(xué)模塊，包括10Gb/s的第一XGXS組件，其遵從IEEE 802.3，并通過(guò)10Gb/s的XAUI總線耦合至第二XGXS組件，用于一旦所述XAUI總線被初始化，就通過(guò)所述XAUI總線僅傳輸多個(gè)8B/10B編碼數(shù)據(jù)代碼組；所述第二XGXS組件，其耦合至遵從IEEE 802.3的PMA組件，用于將所述多個(gè)8B/10B編碼數(shù)據(jù)代碼組轉(zhuǎn)換為未編碼的并行數(shù)據(jù)流，以傳輸?shù)剿鯬MA組件；和所述PMA組件，用于將所述未編碼的并行數(shù)據(jù)流轉(zhuǎn)換為串行數(shù)據(jù)流，以傳輸?shù)剿龉饫w光學(xué)傳輸模塊；和物理層設(shè)備，其耦合至所述光學(xué)模塊，用于將SONET數(shù)據(jù)流傳輸?shù)剿龉鈱W(xué)模塊。
25.如權(quán)利要求24所述的網(wǎng)絡(luò)接口，其中所述物理層設(shè)備包括SONET成幀器和擾頻器組件，其耦合至所述光學(xué)模塊，用于將數(shù)據(jù)包轉(zhuǎn)換為SONET數(shù)據(jù)流，以傳輸?shù)剿龉鈱W(xué)模塊。
26.如權(quán)利要求24所述的網(wǎng)絡(luò)接口，還包括遵從IEEE 802.3的MAC設(shè)備，其耦合至所述物理層設(shè)備，并將MAC數(shù)據(jù)包傳輸?shù)剿鑫锢韺釉O(shè)備。
27.一種信息處理設(shè)備，包括交換結(jié)構(gòu)；MAC設(shè)備，其耦合至所述交換結(jié)構(gòu)，用于接收來(lái)自所述交換結(jié)構(gòu)的數(shù)據(jù)包；物理層設(shè)備，其耦合至所述MAC設(shè)備，用于接收來(lái)自所述MAC設(shè)備的數(shù)據(jù)包；光學(xué)模塊，其耦合至所述物理層設(shè)備，所述模塊包括耦合至所述物理層設(shè)備的邏輯，用于接收來(lái)自所述物理層設(shè)備的數(shù)據(jù)包，將所述數(shù)據(jù)包編碼為多個(gè)8B/10B編碼數(shù)據(jù)代碼組，并且一旦所述XAUI總線被初始化，就通過(guò)10Gb/s的XAUI總線僅傳輸所述編碼數(shù)據(jù)代碼組。
28.如權(quán)利要求27所述的設(shè)備，其中所述邏輯還耦合至遵從IEEE802.3的PMA組件，用于將在所述XAUI總線上傳輸?shù)乃龆鄠€(gè)8B/10B編碼數(shù)據(jù)代碼組轉(zhuǎn)換為未編碼的并行數(shù)據(jù)流，以傳輸?shù)剿鯬MA組件；并且所述PMA組件將所述未編碼的并行數(shù)據(jù)流轉(zhuǎn)換為串行數(shù)據(jù)流，以傳輸?shù)焦饫w光學(xué)傳輸模塊。
29.如權(quán)利要求28所述的設(shè)備，其中所述XAUI總線以3.11Gb/s的比特率運(yùn)行。
30.一種裝置，包括8B/10B PCS組件，其遵從IEEE 802.3，并通過(guò)10Gb/s的XAUI總線耦合至光學(xué)模塊，用于一旦所述XAUI總線被初始化，就通過(guò)所述XAUI總線僅傳輸多個(gè)8B/10B編碼數(shù)據(jù)代碼組。
31.如權(quán)利要求30所述的裝置，其中所述XAUI總線以3.125Gb/s的比特率運(yùn)行。
32.如權(quán)利要求31所述的裝置，其中所述光學(xué)模塊包括波分復(fù)用光學(xué)通信介質(zhì)組件。
33.一種系統(tǒng)，包括交換結(jié)構(gòu)；網(wǎng)絡(luò)接口，其耦合至所述交換結(jié)構(gòu)，用于與所述交換結(jié)構(gòu)交換數(shù)據(jù)包；所述網(wǎng)絡(luò)接口包括遵從IEEE 802.3的MAC設(shè)備，其耦合至物理層設(shè)備，所述物理層設(shè)備包括SONET成幀器和擾頻器組件，用于將數(shù)據(jù)包轉(zhuǎn)換為SONET數(shù)據(jù)流以傳輸?shù)焦鈱W(xué)模塊，所述物理層設(shè)備通過(guò)10Gb/s的XAUI總線耦合至所述光學(xué)模塊，以用于一旦所述XAUI總線被初始化，就通過(guò)所述XAUI總線僅傳輸多個(gè)8B/10B編碼數(shù)據(jù)代碼組。
34.如權(quán)利要求33所述的系統(tǒng)，其中所述XAUI總線以3.11Gb/s的比特率運(yùn)行。
35.如權(quán)利要求33所述的系統(tǒng)，其中所述光學(xué)模塊包括波分復(fù)用光學(xué)通信介質(zhì)組件。
全文摘要
根據(jù)本發(fā)明，可通過(guò)可擴(kuò)展的具有可變速度的串行總線而以與通信協(xié)議無(wú)關(guān)的方式傳輸數(shù)據(jù)。
文檔編號(hào)H04L12/46GK1522522SQ03800583
公開(kāi)日2004年8月18日 申請(qǐng)日期2003年5月1日 優(yōu)先權(quán)日2002年5月16日
發(fā)明者理查德·塔博爾克, 唐納德·奧爾德魯, 史蒂夫·德雷爾, 加里·拉拉, 奧爾德魯, 德雷爾, 拉拉, 理查德 塔博爾克 申請(qǐng)人:英特爾公司