一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法
【專利摘要】本發(fā)明屬于雷達(dá)射頻信號(hào)采集【技術(shù)領(lǐng)域】，公開(kāi)了一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法。其包括以下步驟：配置多通道模數(shù)轉(zhuǎn)換器工作于多通道測(cè)試模式；多通道模數(shù)轉(zhuǎn)換器生成數(shù)據(jù)差分對(duì)和隨路時(shí)鐘差分對(duì)，將每個(gè)通道的數(shù)據(jù)差分對(duì)和隨路時(shí)鐘差分對(duì)發(fā)送至FPGA芯片；FPGA芯片得出對(duì)應(yīng)的單端時(shí)鐘信號(hào)和單端數(shù)據(jù)信號(hào)；對(duì)每個(gè)通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，根據(jù)每個(gè)通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，將每個(gè)通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位的信號(hào)進(jìn)行延時(shí)處理；對(duì)延時(shí)處理后的每個(gè)通道單端數(shù)據(jù)信號(hào)進(jìn)行串并轉(zhuǎn)換，得到對(duì)應(yīng)的并行數(shù)據(jù)；根據(jù)每個(gè)通道并行數(shù)據(jù)之間的相位關(guān)系，將每個(gè)通道并行數(shù)據(jù)進(jìn)行相位對(duì)齊。
【專利說(shuō)明】一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于雷達(dá)射頻信號(hào)采集【技術(shù)領(lǐng)域】，特別涉及一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法，主要用于雷達(dá)射頻信號(hào)的模數(shù)轉(zhuǎn)換。

【背景技術(shù)】
[0002]由于雷達(dá)自身的優(yōu)勢(shì)所在(全天候、無(wú)環(huán)境要求等)，雷達(dá)成像技術(shù)得到了廣泛的關(guān)注與研究。雷達(dá)成像技術(shù)可應(yīng)用于黑夜、雨天等復(fù)雜條件下，彌補(bǔ)了光學(xué)成像的許多不足。
[0003]雷達(dá)信號(hào)的采集作為雷達(dá)成像技術(shù)的第一步，在整個(gè)成像工作中起著至關(guān)重要的作用。采集到的雷達(dá)回波信號(hào)質(zhì)量的好壞直接決定著最終成像結(jié)果的優(yōu)劣，更高的分辨率和更高的質(zhì)量需要更高的采樣精度、更快的采樣速度和更大的采樣帶寬。
[0004]雷達(dá)信號(hào)采集最重要的部分是A/D轉(zhuǎn)換芯片，即ADC(Analog to DigitalConverter) 0目前業(yè)內(nèi)采樣率較高的多通道高速ADC芯片普遍支持多種工作模式，并具有可編程接口，比如E2V公司的EV10AQ190/EV10AQ190A，支持I通道、2通道、4通道和測(cè)試模式，具有可配置的SPI接口。
[0005]對(duì)于多通道高速ADC，或同時(shí)使用多片單通道高速ADC，其通道之間的相位在ADC配置完成后可能會(huì)不同步，這將對(duì)成像結(jié)果產(chǎn)生很大的影響。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提出一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法。
[0007]為實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明采用如下技術(shù)方案予以實(shí)現(xiàn)。
[0008]一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法包括以下步驟:
[0009]步驟1，利用FPGA芯片配置多通道模數(shù)轉(zhuǎn)換器，使其工作于多通道測(cè)試模式；多通道模數(shù)轉(zhuǎn)換器的通道數(shù)為N，多通道模數(shù)轉(zhuǎn)換器的通道數(shù)的N個(gè)通道分別表示為第I通道至第N通道；
[0010]步驟2，多通道模數(shù)轉(zhuǎn)換器工作于多通道測(cè)試模式時(shí)，生成對(duì)應(yīng)的數(shù)據(jù)差分對(duì)和隨路時(shí)鐘差分對(duì)，多通道模數(shù)轉(zhuǎn)換器將每個(gè)通道的數(shù)據(jù)差分對(duì)和每個(gè)通道的隨路時(shí)鐘差分對(duì)發(fā)送至FPGA芯片；FPGA芯片將第i通道的隨路時(shí)鐘差分對(duì)轉(zhuǎn)換為第i通道單端時(shí)鐘信號(hào)，i取I至N ；FPGA芯片將第i通道的數(shù)據(jù)差分對(duì)轉(zhuǎn)換為第i通道單端數(shù)據(jù)信號(hào)；
[0011]步驟3，F(xiàn)PGA芯片對(duì)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，F(xiàn)PGA芯片根據(jù)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，將第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位的信號(hào)進(jìn)行延時(shí)處理；
[0012]步驟4，F(xiàn)PGA芯片對(duì)延時(shí)處理后的第i通道單端數(shù)據(jù)信號(hào)進(jìn)行串并轉(zhuǎn)換，得到第i通道并行數(shù)據(jù)；
[0013]步驟5，F(xiàn)PGA芯片根據(jù)每個(gè)通道并行數(shù)據(jù)之間的相位關(guān)系，將每個(gè)通道并行數(shù)據(jù)進(jìn)行相位對(duì)齊，得出相位對(duì)齊后的并行數(shù)據(jù)。
[0014]本發(fā)明的有益效果為:1)本發(fā)明利用FPGA芯片的10DELAYE模塊對(duì)多通道高速ADC(模數(shù)轉(zhuǎn)換器)的各通道內(nèi)數(shù)據(jù)進(jìn)行延時(shí)微調(diào)，避免各通道內(nèi)數(shù)據(jù)位未對(duì)齊而出現(xiàn)毛刺現(xiàn)象；2)本發(fā)明對(duì)多通道高速ADC(模數(shù)轉(zhuǎn)換器)的各通道之間數(shù)據(jù)進(jìn)行邏輯對(duì)齊操作，使各通道數(shù)據(jù)的相位同步，避免對(duì)雷達(dá)成像結(jié)果造成影響。

【專利附圖】

【附圖說(shuō)明】
[0015]圖1為本發(fā)明的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法的硬件實(shí)現(xiàn)結(jié)構(gòu)示意圖；
[0016]圖2為本發(fā)明的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法的硬件實(shí)現(xiàn)結(jié)構(gòu)中FPGA芯片的內(nèi)部結(jié)構(gòu)框圖；
[0017]圖3為每個(gè)通道ISERDES模塊中ISERDES_Master模塊和ISERDES_Slaver模塊的電連示意圖；
[0018]圖4為本發(fā)明的各通道間相位同步方法流程示意圖。

【具體實(shí)施方式】
[0019]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明:
[0020]結(jié)合圖1，為本發(fā)明的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法的硬件實(shí)現(xiàn)結(jié)構(gòu)示意圖。本發(fā)明實(shí)施例中，F(xiàn)PGA芯片電連接多通道模數(shù)轉(zhuǎn)換器(多通道高速ADC)的配置接口，用于配置多通道模數(shù)轉(zhuǎn)換器的工作模式，使其處于多通道測(cè)試模式、正常工作模式或其他模式。舉例來(lái)說(shuō)，配置接口為SPI接口。多通道模數(shù)轉(zhuǎn)換器的通道數(shù)表示為N，對(duì)于多通道模數(shù)轉(zhuǎn)換器的通道數(shù)的N個(gè)通道(對(duì)應(yīng)圖1中的通道I至通道N)，每個(gè)通道通過(guò)數(shù)據(jù)接口電連接FPGA芯片的數(shù)據(jù)接口，每個(gè)通道通過(guò)時(shí)鐘接口電連接FPGA芯片的時(shí)鐘接口，用于向FPGA芯片發(fā)送差分?jǐn)?shù)據(jù)對(duì)和差分時(shí)鐘對(duì)。
[0021]結(jié)合圖2，為本發(fā)明的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法的硬件實(shí)現(xiàn)結(jié)構(gòu)中FPGA芯片的內(nèi)部結(jié)構(gòu)框圖。本發(fā)明的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法包括以下步驟:
[0022]步驟1，利用FPGA芯片配置多通道模數(shù)轉(zhuǎn)換器，使其工作于多通道測(cè)試模式。多通道模數(shù)轉(zhuǎn)換器的通道數(shù)表示為N，多通道模數(shù)轉(zhuǎn)換器的通道數(shù)的N個(gè)通道分別表示為第I通道至第N通道。具體地說(shuō)，F(xiàn)PGA芯片向多通道模數(shù)轉(zhuǎn)換器的配置接口發(fā)送相應(yīng)的配置信號(hào)，使多通道模數(shù)轉(zhuǎn)換器工作于多通道測(cè)試模式。
[0023]步驟2，多通道模數(shù)轉(zhuǎn)換器工作于多通道測(cè)試模式時(shí)，生成對(duì)應(yīng)的數(shù)據(jù)差分對(duì)和隨路時(shí)鐘差分對(duì)。多通道模數(shù)轉(zhuǎn)換器根據(jù)隨路時(shí)鐘和數(shù)據(jù)的時(shí)序邏輯，通過(guò)每個(gè)通道將數(shù)據(jù)差分對(duì)和隨路時(shí)鐘差分對(duì)發(fā)送至FPGA芯片。FPGA芯片利用其內(nèi)部的邏輯資源，將來(lái)自多通道模數(shù)轉(zhuǎn)換器第i通道的隨路時(shí)鐘差分對(duì)轉(zhuǎn)換為第i通道單端時(shí)鐘信號(hào)，i取I至N。與此同時(shí)，F(xiàn)PGA芯片利用其內(nèi)部的邏輯資源，將來(lái)自多通道模數(shù)轉(zhuǎn)換器第i通道的數(shù)據(jù)差分對(duì)轉(zhuǎn)換為第i通道單端數(shù)據(jù)信號(hào)。本發(fā)明實(shí)施例中，隨路時(shí)鐘和數(shù)據(jù)均以LVDS邏輯電平的形式呈現(xiàn)。
[0024]舉例來(lái)說(shuō)，在FPGA芯片內(nèi)部設(shè)置有第i通道隨路時(shí)鐘差分轉(zhuǎn)單端模塊，第i通道隨路時(shí)鐘差分轉(zhuǎn)單端模塊電連接多通道模數(shù)轉(zhuǎn)換器的第i通道時(shí)鐘接口，用于將第i通道的隨路時(shí)鐘差分對(duì)轉(zhuǎn)換為第i通道單端時(shí)鐘信號(hào)。在FPGA芯片內(nèi)部設(shè)置有第i通道數(shù)據(jù)差分轉(zhuǎn)單端模塊，第i通道數(shù)據(jù)差分轉(zhuǎn)單端模塊電連接多通道模數(shù)轉(zhuǎn)換器的第i通道數(shù)據(jù)接口，用于將第i通道的數(shù)據(jù)差分對(duì)轉(zhuǎn)換為第i通道單端數(shù)據(jù)信號(hào)。
[0025]FPGA芯片再將隨路時(shí)鐘差分對(duì)轉(zhuǎn)換為第i通道單端時(shí)鐘信號(hào)之后，對(duì)第i通道單端時(shí)鐘信號(hào)進(jìn)行m分頻處理，得到第i通道分頻時(shí)鐘信號(hào)，l〈m〈8。
[0026]步驟3，F(xiàn)PGA芯片對(duì)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，F(xiàn)PGA芯片根據(jù)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，將第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位的信號(hào)進(jìn)行延時(shí)處理。
[0027]舉例來(lái)說(shuō)，F(xiàn)PGA芯片中設(shè)置有第i通道10DELAYE模塊，第i通道10DELAYE模塊的輸入端電連接第i通道數(shù)據(jù)差分轉(zhuǎn)單端模塊的輸出端，用于接收第i通道單端數(shù)據(jù)信號(hào)。第i通道10DELAYE模塊在接收第i通道單端數(shù)據(jù)信號(hào)的同時(shí)，接收第i通道分頻時(shí)鐘信號(hào)。
[0028]本發(fā)明實(shí)施例中，第i通道10DELAYE模塊的作用是微調(diào)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位之間的相位關(guān)系。第i通道10DELAYE模塊有三種工作模式:〃FIXED〃、"VARIABLE"和〃VAR_L0ADABLE〃，本發(fā)明中使用的是〃FIXED〃模式，在〃FIXED〃模式下，第i通道10DELAYE模塊的輸入與輸出之間的延時(shí)為固定值，該固定值由配置到第i通道10DELAYE模塊的對(duì)應(yīng)IDELAY_VALUE端口的延時(shí)值決定。
[0029]本發(fā)明實(shí)施例中，配置到第i通道10DELAYE模塊的對(duì)應(yīng)IDELAY_VALUE端口的延時(shí)值的單位為tap ;在使用時(shí)需要將延時(shí)的tap值(多少個(gè)tap)配置到10DELAYE的對(duì)應(yīng)IDELAY_VALUE端口，不同系列的FPGA芯片中，IDELAY_VALUE端口值的范圍是不同的，每I個(gè)tap與輸入第i通道10DELAYE模塊的參考時(shí)鐘頻率有關(guān)，具體關(guān)系如下:
[0030]Itap = I/ (32 X 2 X fref)
[0031]需要說(shuō)明的是，如果第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位之間已經(jīng)嚴(yán)格同步，則配置到第i通道10DELAYE模塊的每個(gè)IDELAY_VALUE端口延時(shí)值為Otap。
[0032]步驟4，F(xiàn)PGA芯片對(duì)延時(shí)處理后的第i通道單端數(shù)據(jù)信號(hào)(表現(xiàn)為串行數(shù)據(jù))進(jìn)行串并轉(zhuǎn)換，得到第i通道并行數(shù)據(jù)。
[0033]舉例來(lái)說(shuō)，結(jié)合圖2，F(xiàn)PGA芯片中設(shè)置有第i通道ISERDES模塊。第i通道ISERDES模塊的輸入端分別電連接第i通道10DELAYE模塊的輸出端和第i通道隨路時(shí)鐘差分轉(zhuǎn)單端模塊的輸出端，用于接收延時(shí)處理后的第i通道單端數(shù)據(jù)信號(hào)和第i通道單端時(shí)鐘信號(hào)。第i通道ISERDES模塊在接收延時(shí)處理后的第i通道單端數(shù)據(jù)信號(hào)和第i通道單端時(shí)鐘信號(hào)的同時(shí)，接收第i通道分頻時(shí)鐘信號(hào)。
[0034]本發(fā)明實(shí)施例中，第i通道ISERDES模塊根據(jù)串并轉(zhuǎn)換的實(shí)際需要決定例化一個(gè)或兩個(gè)ISERDES原語(yǔ)，每個(gè)ISERDES例化原語(yǔ)最多支持1:6的串并數(shù)據(jù)轉(zhuǎn)換。若實(shí)際要求轉(zhuǎn)換后的并行數(shù)據(jù)位寬更寬，則需要例化兩個(gè)ISERDES原語(yǔ)，并配置其中一個(gè)為ISERDES_Master模塊(Master模式)，另一個(gè)為ISERDES_Slaver模塊(Slave模式)。參照?qǐng)D3，為第i通道ISERDES模塊中ISERDES_Master模塊和ISERDES_Slaver模塊的電連示意圖。對(duì)于ISERDES_Master模塊和ISERDES_Slaver模塊，每個(gè)模塊中設(shè)有Ql端口至Q6端口，每個(gè)模塊中設(shè)有 D 端口、CLK 端口、CLKDIV 端口、SHIFTIN1 端口、SHIFTIN2 端口、SHIFT0UT1端口和 SHIFT0UT2 端口。ISERDES_Master 模塊的 CLK 端口 電連接 ISERDES_Slaver 模塊的CLK 端口，ISERDES_Master 模塊的 CLKDIV 端口 電連接 ISERDES_Slaver 模塊的 CLKDIV 端口，ISERDES_Master 模塊的 SHIFT0UT1 端口 電連接 ISERDES_Slaver 模塊的 SHIFTIN1 端口，ISERDES_Master 模塊的 SHIFT0UT2 端口 電連接 ISERDES_Slaver 模塊的 SHIFTIN2 端口。
[0035]例如，當(dāng)多通道模數(shù)轉(zhuǎn)換器的型號(hào)為EV10AQ190A時(shí)，該多通道模數(shù)轉(zhuǎn)換器的最高采樣時(shí)鐘頻率為2.5GHz,每個(gè)通道的采樣率可到1.25Gsps,該多通道模數(shù)轉(zhuǎn)換器的數(shù)據(jù)均以LVDS信號(hào)DDR模式傳輸?shù)紽PGA芯片，因此每通道的隨路時(shí)鐘頻率為625MHz，該時(shí)鐘頻率不利于數(shù)據(jù)在FPGA芯片中的處理，因此需要將隨路時(shí)鐘四分頻(m = 4)，并例化兩個(gè)ISERDES原語(yǔ)。將該時(shí)鐘和它的四分頻時(shí)鐘分別輸入ISERDES模塊的CLK端口和CLKDIV端口，將延時(shí)微調(diào)后的數(shù)據(jù)輸入ISERDES_Master的D端口，經(jīng)過(guò)1:8串并轉(zhuǎn)換后的數(shù)據(jù)從兩個(gè)ISERDES的Q端口輸出，從Q端口輸出的時(shí)鐘頻率為156.25MHz。
[0036]步驟5，F(xiàn)PGA芯片根據(jù)每個(gè)通道并行數(shù)據(jù)之間的相位關(guān)系，將每個(gè)通道并行數(shù)據(jù)進(jìn)行相位對(duì)齊，得出相位對(duì)齊后的并行數(shù)據(jù)。
[0037]具體地說(shuō)，多通道模數(shù)轉(zhuǎn)換器一般均支持測(cè)試模式，當(dāng)多通道模數(shù)轉(zhuǎn)換器工作于多通道測(cè)試模式時(shí)，多通道模數(shù)轉(zhuǎn)換器的每個(gè)通道不需要輸入模擬信號(hào)，并且循環(huán)輸出特定長(zhǎng)度的整數(shù)序列。例如，型號(hào)為EV10AQ190A的多通道模數(shù)轉(zhuǎn)換器自動(dòng)循環(huán)輸出O?1023。
[0038]參照?qǐng)D4，為本發(fā)明的各通道間相位同步方法流程示意圖。FPGA芯片將每個(gè)通道并行數(shù)據(jù)進(jìn)行相位對(duì)齊的過(guò)程包括以下子步驟:
[0039](5.DFPGA芯片將每個(gè)通道的并行數(shù)據(jù)轉(zhuǎn)換為對(duì)應(yīng)通道10進(jìn)制數(shù)，然后比較每個(gè)通道10進(jìn)制數(shù)的大小。若每個(gè)通道10進(jìn)制數(shù)相同，則認(rèn)為每個(gè)通道并行數(shù)據(jù)已經(jīng)對(duì)齊，執(zhí)行子步驟(5.4);否則，將數(shù)值最小(數(shù)值最小說(shuō)明前端路徑延時(shí)最長(zhǎng))的通道作為參考通道，其余通道以該參考通道為標(biāo)準(zhǔn)進(jìn)行相位對(duì)齊，此時(shí)，跳轉(zhuǎn)至子步驟(5.2)。
[0040](5.2)計(jì)算當(dāng)前時(shí)刻其余每一個(gè)通道10進(jìn)制數(shù)與參考通道10進(jìn)制數(shù)的差值，若其余任一通道10進(jìn)制數(shù)與參考通道10進(jìn)制數(shù)的差值的絕對(duì)值大于設(shè)定閾值，則返回至子步驟(5.1);否則，根據(jù)對(duì)應(yīng)通道10進(jìn)制數(shù)與參考通道10進(jìn)制數(shù)的差值，得出對(duì)應(yīng)通道與參考通道之間的相位關(guān)系，然后，跳轉(zhuǎn)至子步驟(5.3)。本發(fā)明實(shí)施例中，設(shè)定閾值為6至8。
[0041](5.3)根據(jù)子步驟(5.2)得出的對(duì)應(yīng)通道與參考通道之間的相位關(guān)系，將對(duì)應(yīng)通道的并行數(shù)據(jù)延時(shí)相應(yīng)時(shí)間后輸出，然后執(zhí)行子步驟(5.4)
[0042](5.4)將多通道模數(shù)轉(zhuǎn)換器配置到正常工作模式，多通道模數(shù)轉(zhuǎn)換器開(kāi)始對(duì)輸入的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，此時(shí)各通道數(shù)據(jù)之間的相位嚴(yán)格對(duì)齊。
[0043]下面舉例說(shuō)明步驟5的硬件具體實(shí)現(xiàn)方法，F(xiàn)PGA芯片中設(shè)置有數(shù)據(jù)對(duì)齊模塊，數(shù)據(jù)對(duì)齊模塊的輸入端分別電連接每個(gè)通道ISERDES模塊的并行數(shù)據(jù)輸出端(ISERDES_Master模塊和ISERDES_Slaver模塊的Q端口)，數(shù)據(jù)對(duì)齊模塊的輸入端分別電連接每個(gè)通道ISERDES模塊的分頻時(shí)鐘信號(hào)輸出端，數(shù)據(jù)對(duì)齊模塊用于接收每個(gè)通道ISERDES模塊的并行數(shù)據(jù)和每個(gè)通道ISERDES模塊的分頻時(shí)鐘信號(hào)。
[0044]數(shù)據(jù)對(duì)齊模塊根據(jù)每個(gè)通道并行數(shù)據(jù)之間的相位關(guān)系，將每個(gè)通道并行數(shù)據(jù)進(jìn)行相位對(duì)齊。數(shù)據(jù)對(duì)齊模塊電連接每個(gè)通道10DELAYE模塊的IDELAY_VALUE端口，在子步驟(5.3)中，數(shù)據(jù)對(duì)齊模塊根據(jù)子步驟(5.2)得出的對(duì)應(yīng)通道與參考通道之間的相位關(guān)系，配置每個(gè)通道10DELAYE模塊的IDELAY_VALUE端口的延時(shí)值，對(duì)應(yīng)通道10DELAYE模塊將輸入的單端數(shù)據(jù)信號(hào)進(jìn)行延時(shí)輸出。
[0045]步驟6，在步驟5之后，當(dāng)FPGA芯片接收到外部觸發(fā)信號(hào)(例如為雷達(dá)提供的重頻信號(hào))時(shí)，產(chǎn)生對(duì)應(yīng)的寫(xiě)時(shí)能信號(hào)，F(xiàn)PGA芯片根據(jù)寫(xiě)時(shí)能信號(hào)，對(duì)相位對(duì)齊后的并行數(shù)據(jù)進(jìn)行緩存。
[0046]舉例來(lái)說(shuō)，F(xiàn)PGA芯片設(shè)置有寫(xiě)時(shí)能產(chǎn)生模塊，寫(xiě)時(shí)能產(chǎn)生模塊用于接收外部觸發(fā)信號(hào)，用于根據(jù)外部觸發(fā)信號(hào)產(chǎn)生對(duì)應(yīng)的寫(xiě)時(shí)能信號(hào)。FPGA芯片設(shè)置有FIFO模塊，F(xiàn)IFO模塊分別電連接寫(xiě)時(shí)能產(chǎn)生模塊的輸出端和數(shù)據(jù)對(duì)齊模塊的輸出端，用于接收寫(xiě)時(shí)能信號(hào)、以及來(lái)自數(shù)據(jù)對(duì)齊模塊的分頻時(shí)鐘信號(hào)。FIFO模塊根據(jù)寫(xiě)時(shí)能信號(hào)，對(duì)相位對(duì)齊后的并行數(shù)據(jù)進(jìn)行緩存，F(xiàn)IFO模塊的寫(xiě)時(shí)鐘為相位對(duì)齊后的并行數(shù)據(jù)的時(shí)鐘頻率，讀時(shí)鐘則可以根據(jù)實(shí)際要求配置
[0047]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法，其特征在于，包括以下步驟: 步驟1，利用FPGA芯片配置多通道模數(shù)轉(zhuǎn)換器，使其工作于多通道測(cè)試模式；多通道模數(shù)轉(zhuǎn)換器的通道數(shù)為N，多通道模數(shù)轉(zhuǎn)換器的通道數(shù)的N個(gè)通道分別表示為第I通道至第N通道； 步驟2，多通道模數(shù)轉(zhuǎn)換器工作于多通道測(cè)試模式時(shí)，生成對(duì)應(yīng)的數(shù)據(jù)差分對(duì)和隨路時(shí)鐘差分對(duì)，多通道模數(shù)轉(zhuǎn)換器將每個(gè)通道的數(shù)據(jù)差分對(duì)和每個(gè)通道的隨路時(shí)鐘差分對(duì)發(fā)送至FPGA芯片；FPGA芯片將第i通道的隨路時(shí)鐘差分對(duì)轉(zhuǎn)換為第i通道單端時(shí)鐘信號(hào)，i取I至N ；FPGA芯片將第i通道的數(shù)據(jù)差分對(duì)轉(zhuǎn)換為第i通道單端數(shù)據(jù)信號(hào)； 步驟3，F(xiàn)PGA芯片對(duì)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，F(xiàn)PGA芯片根據(jù)第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位配置對(duì)應(yīng)的延時(shí)值，將第i通道單端數(shù)據(jù)信號(hào)的每個(gè)數(shù)據(jù)位的信號(hào)進(jìn)行延時(shí)處理； 步驟4，F(xiàn)PGA芯片對(duì)延時(shí)處理后的第i通道單端數(shù)據(jù)信號(hào)進(jìn)行串并轉(zhuǎn)換，得到第i通道并行數(shù)據(jù)； 步驟5，F(xiàn)PGA芯片根據(jù)每個(gè)通道并行數(shù)據(jù)之間的相位關(guān)系，將每個(gè)通道并行數(shù)據(jù)進(jìn)行相位對(duì)齊，得出相位對(duì)齊后的并行數(shù)據(jù)。
2.如權(quán)利要求1所述的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法，其特征在于，所述步驟5的具體子步驟為: (5.DFPGA芯片將每個(gè)通道的并行數(shù)據(jù)轉(zhuǎn)換為對(duì)應(yīng)通道10進(jìn)制數(shù)，然后比較每個(gè)通道10進(jìn)制數(shù)的大??；若每個(gè)通道10進(jìn)制數(shù)相同，則執(zhí)行子步驟(5.4);否則，將數(shù)值最小的通道作為參考通道，跳轉(zhuǎn)至子步驟(5.2)； (5.2)計(jì)算當(dāng)前時(shí)刻其余每一個(gè)通道10進(jìn)制數(shù)與參考通道10進(jìn)制數(shù)的差值，若其余任一通道10進(jìn)制數(shù)與參考通道10進(jìn)制數(shù)的差值的絕對(duì)值大于設(shè)定閾值，則返回至子步驟(5.1);否則，根據(jù)對(duì)應(yīng)通道10進(jìn)制數(shù)與參考通道10進(jìn)制數(shù)的差值，得出對(duì)應(yīng)通道與參考通道之間的相位關(guān)系，然后，跳轉(zhuǎn)至子步驟(5.3)； (5.3)根據(jù)子步驟(5.2)得出的對(duì)應(yīng)通道與參考通道之間的相位關(guān)系，將對(duì)應(yīng)通道的并行數(shù)據(jù)延時(shí)相應(yīng)時(shí)間后輸出，然后執(zhí)行子步驟(5.4) (5.4)將多通道模數(shù)轉(zhuǎn)換器配置到正常工作模式，多通道模數(shù)轉(zhuǎn)換器開(kāi)始對(duì)輸入的模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換。
3.如權(quán)利要求2所述的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法，其特征在于，在子步驟(5.2)中，所述設(shè)定閾值為6至8。
4.如權(quán)利要求1所述的一種實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換器同步的方法，其特征在于，在步驟5之后，當(dāng)FPGA芯片接收到外部觸發(fā)信號(hào)時(shí)，產(chǎn)生對(duì)應(yīng)的寫(xiě)時(shí)能信號(hào)，F(xiàn)PGA芯片根據(jù)寫(xiě)時(shí)能信號(hào)，對(duì)相位對(duì)齊后的并行數(shù)據(jù)進(jìn)行緩存。
【文檔編號(hào)】H03M1/12GK104378114SQ201410571383
【公開(kāi)日】2015年2月25日 申請(qǐng)日期:2014年10月23日 優(yōu)先權(quán)日:2014年10月23日
【發(fā)明者】全英匯, 王金龍, 李亞超, 崔俊鵬, 姚鑫東, 徐瑞 申請(qǐng)人:西安電子科技大學(xué)