一種延時時間調(diào)整電路、方法和集成電路的制作方法
【專利摘要】本發(fā)明公開了一種延時時間調(diào)整電路，延時時間調(diào)整電路中的參考信號電路產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路；輸入信號電路產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路，所述輸入信號的電壓由所需延時時間確定；模數(shù)轉(zhuǎn)換電路比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片；數(shù)字邏輯芯片根據(jù)所述數(shù)字信號確定延時時間，開始延時；本發(fā)明同時還公開了一種延時時間調(diào)整方法和集成電路，通過本發(fā)明的方案，能夠數(shù)字化的確定延時時間，提高了延時時間的調(diào)整精準度，并可以通過改變輸入信號的電壓調(diào)整延時時間，減小了電路損耗和成本開銷。
【專利說明】一種延時時間調(diào)整電路、方法和集成電路
【技術(shù)領域】
[0001]本發(fā)明涉及延時技術(shù)，尤其涉及一種延時時間調(diào)整電路、方法和集成電路。
【背景技術(shù)】
[0002]目前，延時電路的延時時間通?；趯﹄娙莸某潆姇r間，針對延時電路的延時時間的調(diào)整，需要調(diào)整延時電路的阻-容(RC)元件的參數(shù)，進而調(diào)整電容的充電時間。由于電容的充電時間取決于電容的容量和充電電流的大小，在充電電流很小時，需要較大容量的電容，這樣將增加電路損耗和成本開銷，不利于電路設計。
[0003]另外，由于電容的容量和充電電流的大小均容易受到外部電路干擾，會有較大誤差，將導致延時電路的延時時間精準度較低。

【發(fā)明內(nèi)容】

[0004]為解決現(xiàn)有技術(shù)中的問題，本發(fā)明提供一種延時時間調(diào)整電路、方法和集成電路。
[0005]為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:
[0006]本發(fā)明提供的一種延時時間調(diào)整電路，該電路包括:參考信號電路、輸入信號電路、模數(shù)轉(zhuǎn)換電路、數(shù)字邏輯芯片；其中，
[0007]所述參考信號電路，配置為產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路；
[0008]所述輸入信號電路，配置為產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路；
[0009]所述模數(shù)轉(zhuǎn)換電路，配置為比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片；
[0010]所述數(shù)字邏輯芯片，配置為根據(jù)所述數(shù)字信號確定延時時間。
[0011]本發(fā)明提供的一種延時時間調(diào)整方法，該方法包括:
[0012]根據(jù)所需延時時間確定輸入信號的電壓，將輸入信號和一個以上參考信號傳送給模數(shù)轉(zhuǎn)換電路；模數(shù)轉(zhuǎn)換電路比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號；根據(jù)所述數(shù)字信號確定延時時間。
[0013]本發(fā)明提供的一種集成電路，該集成電路包括:延時時間調(diào)整電路、延時電路、動作電路；其中，
[0014]所述延時時間調(diào)整電路，配置為比較輸入信號和一個以上參考信號的電壓，得到數(shù)字信號，根據(jù)所述數(shù)字信號確定延時時間，在延時電路被觸發(fā)時，向延時電路提供所述延時時間；
[0015]所述延時電路，配置為在被觸發(fā)時，按照延時時間調(diào)整電路提供的延時時間進行延時，在延時時間到時，向動作模塊輸出指不信號；
[0016]所述動作電路，配置為接收所述指示信號，根據(jù)所述指示信號執(zhí)行相應的動作。
[0017]本發(fā)明提供了一種延時時間調(diào)整電路、方法和集成電路,延時時間調(diào)整電路中的參考信號電路產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路；輸入信號電路產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路；模數(shù)轉(zhuǎn)換電路比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片；數(shù)字邏輯芯片根據(jù)所述數(shù)字信號確定延時時間；如此，能夠數(shù)字化的確定延時時間，提高延時時間的調(diào)整精準度；并且，可以通過改變輸入信號的電壓調(diào)整延時時間，減小電路損耗和成本開銷。
【專利附圖】

【附圖說明】
[0018]圖1為現(xiàn)有技術(shù)中一種延時電路的不意圖；
[0019]圖2為本發(fā)明實施例提供的延時時間調(diào)整電路不意圖；
[0020]圖3為本發(fā)明實施例提供的參考信號電路示意圖；
[0021]圖4為本發(fā)明實施例提供的參考信號電路、輸入信號電路、模數(shù)轉(zhuǎn)換電路之間的連接關系不意圖；
[0022]圖5為本發(fā)明實施例提供的開關電路不意圖；
[0023]圖6為本發(fā)明實施例提供的集成電路的結(jié)構(gòu)示意圖。
【具體實施方式】
[0024]現(xiàn)今的延時電路，如圖1所示，包括:電流源Q1、電容Cl、第一電阻R1、第二電阻R2、比較器Pl ；電流源Ql對電容Cl充電，第一電阻Rl和第二電阻R2對電池電壓進行分壓，并將第二電阻R2上的電壓輸入到比較器Pl的負極；當電容Cl上的電壓大于第二電阻R2上的電壓時，比較器Pl由輸出負信號變?yōu)檩敵稣盘?，其中，電容Cl上的電壓由O到大于第二電阻R2上的電壓的時間為延時電路的延時時間；
[0025]這里，在電流源Ql提供的充電電流小于等于IOOnA時，在需要相同的延時時間的情況下，需要較大容量的電容Cl，這樣將增加電路損耗和成本開銷，不利于電路設計；另夕卜，由于電容Cl的容量和充電電流的大小均會有較大誤差,不利于延時電路的延時時間調(diào)
難
IF.ο
[0026]本發(fā)明的基本思想是:由延時時間調(diào)整電路中的參考信號電路產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路；輸入信號電路產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路；模數(shù)轉(zhuǎn)換電路比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片；數(shù)字邏輯芯片根據(jù)所述數(shù)字信號確定延時時間。
[0027]下面通過附圖及具體實施例對本發(fā)明做進一步的詳細說明。
[0028]本發(fā)明實現(xiàn)一種延時時間調(diào)整電路，如圖2所示，該延時時間調(diào)整電路包括:參考信號電路21、輸入信號電路22、模數(shù)轉(zhuǎn)換電路23、數(shù)字邏輯芯片24 ;其中，
[0029]參考信號電路21，配置為產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路23 ；
[0030]輸入信號電路22,配置為產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路23 ；
[0031]其中，所述輸入信號的電壓由所需延時時間確定；
[0032]模數(shù)轉(zhuǎn)換電路23，配置為比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片24 ；
[0033]數(shù)字邏輯芯片24，配置為根據(jù)所述數(shù)字信號確定延時時間；
[0034]所述參考信號電路21，具體配置為通過一個以上電阻串聯(lián)、對電源信號進行分壓，產(chǎn)生一個以上參考信號，如圖3和4所不，電源信號的電壓為電池電壓Vbat,分壓精度為1%,產(chǎn)生六個參考信號，需要100個相同阻值的電阻串聯(lián)，相對于接地端(GND)最近的X個電阻產(chǎn)生第一參考信號Refl，最近的Y個電阻產(chǎn)生第二參考信號Ref2，最近的Z個電阻產(chǎn)生第三參考信號Ref3，最近的L個電阻產(chǎn)生第四參考信號Ref4，最近的M個電阻產(chǎn)生第五參考信號Ref5，最近的N個電阻產(chǎn)生第六參考信號Ref6，其中，X<Y<Z<L<M< N，N≤100;需要說明的是:上述產(chǎn)生六個參考信號的方案僅為具體實例，在需要產(chǎn)生其他數(shù)量參考信號時，如產(chǎn)生五個或七個參考信號時，與上述實例類似。
[0035]所述輸入信號電路22，如圖4所示，包括:開關電路SW1、內(nèi)部電阻R3和外部電阻R4 ;其中，開關電路SW1、內(nèi)部電阻R3和外部電阻R4串聯(lián)連接；
[0036]所述開關電路SW1，配置為在接收端OE接收到使能信號時，開關閉合，將電源信號輸入到內(nèi)部電阻R3和外部電阻R4的串聯(lián)線路上；
[0037]這里，所述電源信號的電壓為電池電壓Vbat ；
[0038]所述外部電阻R4，配置為對電源信號進行分壓后，產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路，外部電阻R4的阻值越大，產(chǎn)生輸入信號的電壓越高；
[0039]這樣，可以根據(jù)所需延時時間的不同，調(diào)整外部電阻R4的阻值，進而調(diào)整輸入信號的電壓；
[0040]所述開關電路SW1，如圖5所示，包括:第一 PMOS P1、第一 NMOS N1、第二 PMOS P2，其中，第一 PMOS Pl的源極連接電源信號，柵極連接接收端0E，漏極連接第一 NMOS NI的漏極；第一 NMOS NI的源極接地，柵極連接接收端0E，漏極連接第一 PMOS Pl的漏極；第一PMOS Pl與第一NMOS NI的漏極均連接到第二PMOS P2的柵極，第二PMOS P2的源極連接電源信號，漏極作為輸出端，連接內(nèi)部電阻R3;當接收端OE接收到使能信號、即高電平時，第一 PMOS Pl截止，第一 NMOS NI導通，第二 PMOS P2的柵極電壓被拉低，第二 PMOS P2導通，將電源信號輸入到內(nèi)部電阻R3。
[0041 ] 所述模數(shù)轉(zhuǎn)換電路23包括一個以上比較器，每個比較器對應接入一個參考信號，各比較器按照接入的參考信號的電壓高低，由高至低排列，并接入同一個輸入信號，各比較器比較自身輸入的參考信號與輸入信號的電壓，當輸入信號的電壓大于自身輸入的參考信號的電壓時，自身輸出高電平，即數(shù)字信號1，當輸入信號的電壓不大于自身輸入的參考信號的電壓時，自身輸出低電平，即數(shù)字信號0，各比較器將自身輸出的數(shù)字信號傳入數(shù)字邏輯芯片24 ；
[0042]如圖4所示，在有六個參考信號時，所述模數(shù)轉(zhuǎn)換電路23包括六個比較器，六個參考信號分別對應輸入到六個比較器中，其中，高三位的比較器的輸入MOS管為NM0S，低三位的比較器的輸入MOS管為PM0S，各比較器接收輸入信號，并比較自身輸入的參考信號與輸入信號的電壓，當輸入信號的電壓大于自身輸入的參考信號的電壓時，自身輸出高電平，即數(shù)字信號1，當輸入信號的電壓不大于自身輸入的參考信號的電壓時，自身輸出低電平，即數(shù)字信號O;這里，高三位的比較器的參考信號的電壓高于低三位的比較器的參考信號的電壓；
[0043]所述數(shù)字邏輯芯片24，具體配置為根據(jù)所述數(shù)字信號確定延時比例，將確定的延時比例乘以基準時間得到延時時間。
[0044]所述數(shù)字邏輯芯片24根據(jù)所述數(shù)字信號確定延時比例，一般可以是:預先將各數(shù)字信號與延時比例的對應關系存入數(shù)字邏輯芯片24，數(shù)字邏輯芯片24根據(jù)模數(shù)轉(zhuǎn)換電路23輸出的數(shù)字信號，按照所述對應關系查找出對應的延時比例。[0045]表1給出了圖4中內(nèi)部電阻R3、外部電阻R4的阻值，與模數(shù)轉(zhuǎn)換電路23輸出的數(shù)字信號、延時時間、延時比例的對應關系，其中，GND表示內(nèi)部電阻R3與外部電阻R4的公共端接地的情況、即輸入信號為地信號的情況，Vbat表示內(nèi)部電阻R3與外部電阻R4的公共端接電池電壓Vbat的情況、即輸入信號為電源信號的情況；可以看出，在內(nèi)部電阻R3與外部電阻R4的公共端接電池電壓Vbat的情況下，模數(shù)轉(zhuǎn)換電路中的六個比較器均輸出數(shù)字信號I，延時時間為7.5秒(s)，延時比例為I，也即基準時間為7.5秒；用戶可以根據(jù)所需的延時時間，參照表1調(diào)整外部電阻R4的阻值即可。
[0046]
【權(quán)利要求】
1.一種延時時間調(diào)整電路，其特征在于，該電路包括:參考信號電路、輸入信號電路、模數(shù)轉(zhuǎn)換電路、數(shù)字邏輯芯片；其中， 所述參考信號電路，配置為產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路； 所述輸入信號電路，配置為產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路； 所述模數(shù)轉(zhuǎn)換電路，配置為比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片； 所述數(shù)字邏輯芯片，配置為根據(jù)所述數(shù)字信號確定延時時間。
2.根據(jù)權(quán)利要求1所述的延時時間調(diào)整電路，其特征在于，所述參考信號電路，配置為通過一個以上電阻串聯(lián)、對電源信號進行分壓，產(chǎn)生一個以上參考信號。
3.根據(jù)權(quán)利要求1所述的延時時間調(diào)整電路，其特征在于，所述輸入信號電路包括:開關電路、內(nèi)部電阻和外部電阻；其中，開關電路、內(nèi)部電阻和外部電阻串聯(lián)連接； 所述開關電路，配置為在接收到使能信號時，開關閉合，將電源信號輸入到內(nèi)部電阻和外部電阻的串聯(lián)線路上； 所述外部電阻，配置為對電源信號進行分壓后，產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路，所述輸入信號的電壓由所需延時時間確定。
4.根據(jù)權(quán)利要求1所述的延時時間調(diào)整電路，其特征在于，所述模數(shù)轉(zhuǎn)換電路包括一個以上比較器，每個比較器對應接入一個參考信號，各比較器按照接入的參考信號的電壓高低，由高至低排列，并接入同一個輸入信號。
5.根據(jù)權(quán)利要求4所述的延時時間調(diào)整電路，其特征在于，所述各比較器，配置為比較自身輸入的參考信號與 輸入信號的電壓，當輸入信號的電壓大于自身輸入的參考信號的電壓時，自身輸出數(shù)字信號I，當輸入信號的電壓不大于自身輸入的參考信號的電壓時，自身輸出數(shù)字信號O。
6.根據(jù)權(quán)利要求1所述的延時時間調(diào)整電路，其特征在于，所述數(shù)字邏輯芯片，配置為根據(jù)所述數(shù)字信號確定延時比例，將確定的延時比例乘以基準時間得到延時時間。
7.根據(jù)權(quán)利要求3所述的延時時間調(diào)整電路，其特征在于，所述開關電路包括:第一P型金屬氧化物半導體場效應晶體管(PMOS)、第一 N型金屬氧化物半導體場效應晶體管(NMOS)、第二 PM0S，其中，第一 PMOS的源極連接電源信號，柵極連接接收端，漏極連接第一NMOS的漏極；第一 NMOS的源極接地，柵極連接接收端，漏極連接第一 PMOS的漏極；第一PMOS與第一 NMOS的漏極均連接到第二 PMOS的柵極，第二 PMOS的源極連接電源信號，漏極作為輸出端。
8.根據(jù)權(quán)利要求1所述的延時時間調(diào)整電路，其特征在于，所述輸入信號為地信號或電源信號。
9.一種延時時間調(diào)整方法，其特征在于，該方法包括: 根據(jù)所需延時時間確定輸入信號的電壓，將輸入信號和一個以上參考信號傳送給模數(shù)轉(zhuǎn)換電路；模數(shù)轉(zhuǎn)換電路比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號；根據(jù)所述數(shù)字信號確定延時時間。
10.根據(jù)權(quán)利要求9所述的延時時間調(diào)整方法，其特征在于，所述一個以上參考信號由一個以上電阻串聯(lián)、對電源信號進行分壓得到。
11.根據(jù)權(quán)利要求9所述的延時時間調(diào)整方法，其特征在于，所述輸入信號由外部電阻對電源信號進行分壓得到，或者所述輸入信號為地信號，或者所述輸入信號為電源信號。
12.根據(jù)權(quán)利要求9所述的延時時間調(diào)整方法，其特征在于，所述模數(shù)轉(zhuǎn)換電路比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號，為:所述模數(shù)轉(zhuǎn)換電路包括一個以上比較器，每個比較器對應接入一個參考信號，各比較器按照接入的參考信號的電壓高低，由高至低排列，并接入同一個輸入信號，各比較器比較自身輸入的參考信號與輸入信號的電壓，當輸入信號的電壓大于自身輸入的參考信號的電壓時，自身輸出數(shù)字信號1，當輸入信號的電壓不大于自身輸入的參考信號的電壓時，自身輸出數(shù)字信號O。
13.根據(jù)權(quán)利要求9所述的延時時間調(diào)整方法，其特征在于，所述根據(jù)所述數(shù)字信號確定延時時間為:根據(jù)所述數(shù)字信號確定延時比例，將確定的延時比例乘以基準時間得到延時時間。
14.一種集成電路，其特征在于，該集成電路包括:延時時間調(diào)整電路、延時電路、動作電路；其中， 所述延時時間調(diào)整電路，配置為比較輸入信號和一個以上參考信號的電壓，得到數(shù)字信號，根據(jù)所述數(shù)字信號確定延時時間，在延時電路被觸發(fā)時，向延時電路提供所述延時時間； 所述延時電路，配置為在被觸發(fā)時，按照延時時間調(diào)整電路提供的延時時間進行延時，在延時時間到時，向動作模塊輸出指不信號；所述動作電路，配置為接收所述指示信號，根據(jù)所述指示信號執(zhí)行相應的動作。
15.根據(jù)權(quán)利要求14所述的集成電路，其特征在于，所述延時時間調(diào)整電路包括:參考信號電路、輸入信號電路、模數(shù)轉(zhuǎn)換電路、數(shù)字邏輯芯片；其中， 所述參考信號電路，配置為產(chǎn)生一個以上參考信號給模數(shù)轉(zhuǎn)換電路； 所述輸入信號電路，配置為產(chǎn)生`輸入信號給模數(shù)轉(zhuǎn)換電路； 所述模數(shù)轉(zhuǎn)換電路，配置為比較所述輸入信號和一個以上參考信號的電壓，輸出數(shù)字信號到數(shù)字邏輯芯片； 所述數(shù)字邏輯芯片，配置為根據(jù)所述數(shù)字信號確定延時時間，在延時電路被觸發(fā)時，向延時電路提供所述延時時間。
16.根據(jù)權(quán)利要求15所述的集成電路，其特征在于，所述參考信號電路，配置為通過一個以上電阻串聯(lián)、對電源信號進行分壓，產(chǎn)生一個以上參考信號。
17.根據(jù)權(quán)利要求15所述的集成電路，其特征在于，所述輸入信號電路包括:開關電路、內(nèi)部電阻和外部電阻；其中，開關電路、內(nèi)部電阻和外部電阻串聯(lián)連接； 所述開關電路，配置為在接收到使能信號時，開關閉合，將電源信號輸入到內(nèi)部電阻和外部電阻的串聯(lián)線路上； 所述外部電阻，配置為對電源信號進行分壓后，產(chǎn)生輸入信號給模數(shù)轉(zhuǎn)換電路，所述輸入信號的電壓由所需延時時間確定。
18.根據(jù)權(quán)利要求15所述的集成電路，其特征在于，所述模數(shù)轉(zhuǎn)換電路包括一個以上比較器，每個比較器對應接入一個參考信號，各比較器按照接入的參考信號的電壓高低，由高至低排列，并接入同一個輸入信號。
19.根據(jù)權(quán)利要求18所述的集成電路，其特征在于，所述各比較器，配置為比較自身輸入的參考信號與輸入信號的電壓，當輸入信號的電壓大于自身輸入的參考信號的電壓時，自身輸出數(shù)字信號1，當輸入信號的電壓不大于自身輸入的參考信號的電壓時，自身輸出數(shù)字信號O。
20.根據(jù)權(quán)利要求15所述的集成電路，其特征在于，所述數(shù)字邏輯芯片，配置為根據(jù)所述數(shù)字信號確定延時比例，將確定的延時比例乘以基準時間得到延時時間。
21.根據(jù)權(quán)利要求17所述的集成電路，其特征在于，所述開關電路包括:第一PMOS、第一 NMOS、第二 PMOS，其中，第一 PMOS的源極連接電源信號，柵極連接接收端，漏極連接第一 NMOS的漏極；第一 NMOS的源極接地，柵極連接接收端，漏極連接第一 PMOS的漏極；第一PMOS與第一 NMOS的漏極均連接到第二 PMOS的柵極，第二 PMOS的源極連接電源信號，漏極作為輸出端。
22.根據(jù)權(quán)利要求15所述的集成電路，其特征在于，所述輸入信號為地信號或電源信號。`
【文檔編號】H03K17/28GK103873038SQ201210562265
【公開日】2014年6月18日 申請日期:2012年12月17日 優(yōu)先權(quán)日:2012年12月17日
【發(fā)明者】孫偉明, 林明泉, 黃雷, 王一, 祝鵬 申請人:快捷半導體(蘇州)有限公司