專利名稱：差動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有將輸入電壓與基準(zhǔn)電壓(參考電壓)進(jìn)行比較的差動對的差動電路。
背景技術(shù)：
圖1表示現(xiàn)有的振蕩電路的一個例子的電路結(jié)構(gòu)圖。圖1中，恒流電路101在一端連接電源Vdd，在另一端連接P溝道MOS晶體管MlOl、M103的源極。MOS晶體管MlOl的漏極連接到η溝道MOS晶體管Μ102的漏極，MOS晶體管Μ102的源極連接到電源Vss。此外，MOS晶體管Μ103的漏極連接到η溝道MOS晶體管Μ104的漏極，MOS晶體管Μ104的源極連接到電源Vss。MOS晶體管MlOl、Μ102的漏極連接到電容器ClOl的一端并且連接到比較器102的非反相輸入端子，電容器ClOl的另一端連接到電源Vss。MOS晶體管MlOl、Μ102的柵極連接到RS觸發(fā)器(flip-flop) 104的Q端子。此外，MOS晶體管M103、M104的漏極連接到電容器C102的一端并且連接到比較器103的非反相輸入端子，電容器C102的另一端連接到電源Vss。MOS晶體管M103、M104的柵極連接到RS觸發(fā)器104的QB端子。比較器102、103的反相輸入端子連接到恒壓電路105的一端從而被施加基準(zhǔn)電壓vth，恒壓電路105的另一端連接到電源Vss。比較器102將電流輸入端子連接到恒流電路106的一端，從而被供給工作電流，恒流電路106的另一端連接到電源Vss。比較器102生成在電容器ClOl的電壓超過了基準(zhǔn)電壓Vth時為高電平、當(dāng)電容器ClOl的電壓在基準(zhǔn)電壓Vth以下時為低電平的輸出信號，并將其供給到觸發(fā)器104的置位(set)端子S。比較器103將電流輸入端子連接到恒流電路107的一端，從而被供給工作電流，恒流電路107的另一端連接到電源Vss。比較器103生成在電容器C102的電壓超過了基準(zhǔn)電壓Vth時為高電平、當(dāng)電容器C102的電壓在基準(zhǔn)電壓Vth以下時為低電平的輸出信號，并將其供給到觸發(fā)器104的復(fù)位(reset)端子R。觸發(fā)器104在置位端子S被供給高電平信號時使Q端子輸出為高電平，使QB端子輸出為低電平。此外，觸發(fā)器104在復(fù)位端子R被供給高電平信號時使Q端子輸出為低電平，使QB端子輸出為高電平。觸發(fā)器104的Q端子輸出和QB端子輸出中的一方或雙方作為振蕩信號而被輸出?！磩幼鳌涤|發(fā)器104的Q端子輸出為低電平(圖2 (E))時MOS晶體管MlOl導(dǎo)通、MOS晶體管M102截止，由此電容器ClOl充電(圖2 (A))，同時QB端子輸出為高電平(圖2 (F))時MOS晶體管M103截止、MOS晶體管M104導(dǎo)通，由此電容器C102放電(圖2(C))。然后，當(dāng)電容器ClOl的電壓超過基準(zhǔn)電壓Vth時比較器102的輸出為高電平(圖2 (B))，觸發(fā)器104被置位，Q端子輸出為高電平，QB端子輸出為低電平。此時，MOS晶體管MlOl截止，MOS晶體管M102導(dǎo)通，電容器ClOl放電，同時QB端子輸出為低電平，MOS晶體管M103導(dǎo)通，MOS晶體管M104截止，由此電容器C102充電。然后，當(dāng)電容器C102的電壓超過基準(zhǔn)電壓Vth時比較器103的輸出為高電平(圖2(D))，觸發(fā)器104被復(fù)位，Q端子輸出為低電平，QB端子輸出為高電平。 此外，還已知有使用如下元件構(gòu)成振蕩電路的技術(shù)(例如參照專利文獻(xiàn)I )，所述元件包括放大器，其根據(jù)第一、第二輸入信號的高低生成電容器的充放電電流；分別比較電容器的端子電壓Va與上限電壓Vthl、下限電壓Vth2的兩個比較器；通過兩個比較器的各輸出信號而被復(fù)位/置位的觸發(fā)器；以及根據(jù)控制信號向兩個比較器中某一個供給驅(qū)動電流的開關(guān)?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1:日本公開專利公報(bào)第2009-159344號

發(fā)明內(nèi)容
發(fā)明要解決的課題然而，在以現(xiàn)有的差動電路結(jié)構(gòu)來實(shí)現(xiàn)將多個輸入電壓與同一基準(zhǔn)電壓進(jìn)行比較的電路時，如圖1的比較器102、103那樣，不得不設(shè)有多個差動電路。于是，會存在與差動電路相同數(shù)量的基準(zhǔn)電壓輸入部(圖1的情況下，為比較器102、103的反相輸入端子部)，所以導(dǎo)致電路規(guī)模變大。因此，本發(fā)明的目的在于提供一種差動電路，其能夠容易地實(shí)現(xiàn)將多個輸入電壓與同一基準(zhǔn)電壓進(jìn)行比較的電路的小面積化。用于解決課題的手段為了實(shí)現(xiàn)上述目的，本發(fā)明涉及的差動電路，其特征在于，具有第一輸入部，其輸入第一輸入電壓；第二輸入部，其輸入第二輸入電壓；共同的基準(zhǔn)電壓輸入部，其輸入基準(zhǔn)電壓，并與所述第一輸入部和所述第二輸入部分別成對地構(gòu)成差動對；電流源，其驅(qū)動所述差動對；電流鏡，其根據(jù)如下電流生成第一輸出電流以及第二輸出電流，該電流是根據(jù)所述第一輸入電壓與所述基準(zhǔn)電壓的第一電壓差以及所述第二輸入電壓與所述基準(zhǔn)電壓的第二電壓差中至少一個電壓差而流過所述基準(zhǔn)電壓輸入部的電流；第一輸出部，其對應(yīng)于根據(jù)所述第一電壓差而流過所述第一輸入部的電流、以及所述第一輸出電流，輸出對應(yīng)于所述第一電壓差的信號；以及第二輸出部，其對應(yīng)于根據(jù)所述第二電壓差而流過所述第二輸入部的電流、以及所述第二輸出電流，輸出對應(yīng)于所述第二電壓差的信號。發(fā)明效果根據(jù)本發(fā)明，能夠容易地實(shí)現(xiàn)將多個輸入電壓與同一基準(zhǔn)電壓進(jìn)行比較的電路的小面積化。


圖1是現(xiàn)有的振蕩電路的一個例子的電路結(jié)構(gòu)圖。圖2是圖1的電路各部分的信號波形圖(橫軸時間t)。圖3是將本發(fā)明的差動電路用作比較器112的振蕩電路的結(jié)構(gòu)圖。圖4A是電流電路116、117的一個實(shí)施方式的電路圖。圖4B是電流電路116、117的一個實(shí)施方式的電路圖。圖5是作為可用作比較器112的差動電路的一個例子的差動電路I的結(jié)構(gòu)圖。圖6是作為可用作比較器112的差動電路的一個例子的差動電路2的結(jié)構(gòu)圖。圖7是圖3的電路各部分的信號波形圖。圖8是將本發(fā)明的差動電路用作運(yùn)算放大器A1、A2的差動運(yùn)算放大電路100的結(jié)構(gòu)圖。圖9是將本發(fā)明的差動電路用作運(yùn)算放大器Al、A2的差動運(yùn)算放大電路200的結(jié)構(gòu)圖。圖10是可用作運(yùn)算放大器Al的差動電路的一個例子的結(jié)構(gòu)圖。圖11是可用作運(yùn)算放大器A2的差動電路的一個例子的結(jié)構(gòu)圖。圖12是偏置電路的結(jié)構(gòu)圖。圖13是可用作運(yùn)算放大器Al-1的差動電路的一個例子的結(jié)構(gòu)圖。圖14A是在兩個運(yùn)算放大電路100-1 (圖14A)、100-2 (圖14B)中共同使用了本發(fā)明涉及的運(yùn)算放大器Al-1 (圖14C)、A2-1 (圖14D)的結(jié)構(gòu)圖。圖14B是在兩個運(yùn)算放大電路100-1 (圖14A)、100-2 (圖14B)中共同使用了本發(fā)明涉及的運(yùn)算放大器Al-1 (圖14C)、A2-1 (圖14D)的結(jié)構(gòu)圖。圖14C是在兩個運(yùn)算放大電路100-1 (圖14A)、100-2 (圖14B)中共同使用了本發(fā)明涉及的運(yùn)算放大器Al-1 (圖14C)、A2-1 (圖14D)的結(jié)構(gòu)圖。圖14D是在兩個運(yùn)算放大電路100-1 (圖14A)、100-2 (圖14B)中共同使用了本發(fā)明涉及的運(yùn)算放大器Al-1 (圖14C)、A2-1 (圖14D)的結(jié)構(gòu)圖。圖15A是在四個串疊電流源(圖15A)中使用了本發(fā)明涉及的運(yùn)算放大器A2-1 (圖15B)的結(jié)構(gòu)圖。圖15B是在四個串疊電流源(圖15A)中使用了本發(fā)明涉及的運(yùn)算放大器A2-1 (圖15B)的結(jié)構(gòu)圖。圖16A是運(yùn)算放大電路的一個例子。圖16B是運(yùn)算放大電路的一個例子。圖16C是運(yùn)算放大電路的一個例子。圖16D是運(yùn)算放大電路的一個例子。圖16E是運(yùn)算放大電路的一個例子。圖17是套筒式串疊運(yùn)算放大電路的結(jié)構(gòu)圖。圖18是由差動對和電流鏡構(gòu)成的運(yùn)算放大電路的結(jié)構(gòu)圖。
具體實(shí)施例方式下面，參照附圖對實(shí)施本發(fā)明的方式進(jìn)行說明。此外，在各附圖中，對柵極標(biāo)注了圓圈的晶體管表示P溝道MOS晶體管,沒有對柵極標(biāo)注圓圈的晶體管表示N溝道MOS晶體管。<作為本發(fā)明的差動電路的第一實(shí)施例的振蕩電路的結(jié)構(gòu)圖>圖3是將本發(fā)明的差動電路用作比較器112的振蕩電路的結(jié)構(gòu)圖。該振蕩電路被半導(dǎo)體集成電路化。圖3的振蕩電路的特征在于，具有:根據(jù)控制信號來切換電容器的充放電的充放電部；將所述電容器的電壓與基準(zhǔn)電壓進(jìn)行比較并輸出比較結(jié)果信號的比較器；通過所述比較結(jié)果信號而被置位或者復(fù)位的觸發(fā)器，該觸發(fā)器將輸出信號作為控制信號供給到所述充放電部并且將輸出信號作為振蕩信號進(jìn)行輸出；以及根據(jù)所述電容器的電壓來控制所述比較器的工作電流的電流控制部。這里，優(yōu)選的是所述電流控制部具有:第一電流控制部，其在所述電容器的電壓在所述比較器的基準(zhǔn)電壓附近時使與所述電容器的電壓對應(yīng)的電流流過所述比較器；以及第二電流控制部，其使所述比較器穩(wěn)定地流過一定的工作電流。此外，還優(yōu)選的是具有:電平變更部，其根據(jù)將所述觸發(fā)器的輸出信號進(jìn)行延遲而得的信號將所述比較器的比較結(jié)果信號變更為預(yù)定電平。以下具體進(jìn)行說明。圖3中，恒流電路111在一端連接電源Vdd，在另一端連接P溝道MOS晶體管Ml 11、Ml 13的源極。MOS晶體管Mlll的漏極與η溝道MOS晶體管Ml 12的漏極連接，MOS晶體管Ml 12的源極與電源Vss連接。此外，MOS晶體管Ml 13的漏極與η溝道MOS晶體管Ml 14的漏極連接，MOS晶體管Μ114的源極與電源Vss連接。MOS晶體管Mill、M112的漏極與電容器Clll的一端連接，并且與比較器112的第一非反相輸入端子和電流電路116的控制端子124連接。電容器Clll的另一端與電源Vss連接。MOS晶體管Mill、M112的柵極與RS觸發(fā)器114的Q端子連接。此外，MOS晶體管M113、M114的漏極與電容器C112的一端連接，并且與比較器112的第二非反相輸入端子和電流電路116的控制端子125連接。電容器C112的另一端與電源Vss連接。MOS晶體管M113、M114的柵極與RS觸發(fā)器114的QB端子連接。 比較器112的反相輸入端子與恒壓電路115的一端連接從而被施加基準(zhǔn)電壓Vth，恒壓電路115的另一端與電源Vss連接。比較器112將電流輸入端子與電流電路116和117的一端連接從而被供給工作電流，電流電路116、117的另一端與電源Vss連接。電流電路116在控制端子124被供給電容器Clll的電壓，該電壓在基準(zhǔn)電壓Vth附近時，使與電容器Clll的電壓對應(yīng)的工作電流流過比較器112。此外，電流電路116在控制端子125被供給電容器Cl 12的電壓，該電壓在基準(zhǔn)電壓Vth附近時，使與電容器Cl 12的電壓對應(yīng)的工作電流流過比較器112。電流電路117使比較器112中穩(wěn)定地流過一定的工作電流。這里，電流電路117使比較器112中流過的工作電流12為能夠使比較器112維持內(nèi)部狀態(tài)的程度的較小值。電流電路116在基準(zhǔn)電壓Vth時與電流電路117 —起使比較器112中流過的最大的工作電流Il為使比較器112內(nèi)部狀態(tài)變化所需的程度的較大值。比較器112生成當(dāng)電容器Clll的電壓超過了基準(zhǔn)電壓Vth時為高電平、當(dāng)電容器Clll的電壓在基準(zhǔn)電壓Vth以下時為低電平的第一輸出信號，并將其從第一輸出端子供給到觸發(fā)器114的置位端子S。此外，比較器112還生成當(dāng)電容器C112的電壓超過了基準(zhǔn)電壓Vth時為高電平、當(dāng)電容器C112的電壓在基準(zhǔn)電壓Vth以下時為低電平的第二輸出信號，并將其從第二輸出端子供給到觸發(fā)器114的復(fù)位端子R。觸發(fā)器114在置位端子S被供給高電平信號時使Q端子輸出為高電平，使QB端子輸出為低電平。此外，觸發(fā)器114在復(fù)位端子R被供給高電平信號時使Q端子輸出為低電平，使QB端子輸出為高電平。觸發(fā)器114的Q端子輸出和QB端子輸出中的一方或雙方作為振蕩信號而被輸出。此外，觸發(fā)器114的Q端子經(jīng)延遲電路120與η溝道MOS晶體管Ml 15的柵極連接，MOS晶體管Ml 15的漏極與觸發(fā)器114的置位端子S連接，MOS晶體管Ml 15的源極與電源Vss連接。因此，觸發(fā)器114的Q端子輸出為高電平以后經(jīng)過了延遲電路120的延遲時間時，MOS晶體管Μ115導(dǎo)通，觸發(fā)器114的置位端子S被強(qiáng)制變更為低電平。同樣地，觸發(fā)器114的QB端子經(jīng)延遲電路121與η溝道MOS晶體管Μ116的柵極連接，MOS晶體管Ml 16的漏極與觸發(fā)器114的復(fù)位端子R連接，MOS晶體管Ml 16的源極與電源Vss連接。因此，觸發(fā)器114的QB端子輸出為高電平以后經(jīng)過了延遲電路121的延遲時間時，MOS晶體管Μ116導(dǎo)通，觸發(fā)器114的復(fù)位端子R被強(qiáng)制變更為低電平。這樣，通過設(shè)有延遲電路120、121、M0S晶體管M115、M116，即使在將振蕩頻率設(shè)定為了較大值時，也能夠避免觸發(fā)器114的置位端子S和復(fù)位端子R同時為高電平。圖4A、4B表示電流電路116、117的一個實(shí)施方式的電路圖。圖4A中，端子126與比較器112的電流輸入端子連接，在端子126上連接η溝道MOS晶體管Μ124、Μ125、Μ122的漏極，MOS晶體管Μ124、Μ125的源極與η溝道MOS晶體管Μ121的漏極連接，MOS晶體管M12UM122的源極與電源Vss連接。MOS晶體管Μ124的柵極經(jīng)控制端子124而與MOS晶體管Μ111、Μ112的漏極連接( 參照圖3)，MOS晶體管Μ125的柵極經(jīng)控制端子125與MOS晶體管Μ113、Μ114的漏極連接(參照圖3)。MOS晶體管Μ121、Μ122的柵極被從端子123供給偏壓Vbias。偏壓Vbias例如是從電源Vdd降壓生成而得的一定電壓。MOS晶體管M124流過與從控制端子124向柵極施加的電壓對應(yīng)的電流，MOS晶體管M125流過與從控制端子125向柵極施加的電壓對應(yīng)的電流。另外，圖4B中，代替將MOS晶體管M124、M125連接在端子126與MOS晶體管M121之間，而是MOS晶體管M124、M125連接在MOS晶體管M121與電源Vss之間。此外，在圖4A、4B中，也可以為刪除了 MOS晶體管M121的結(jié)構(gòu)。另外，在圖4A、4B中，用η溝道MOS晶體管來構(gòu)成了電流電路116、117，但是同樣也可以用P溝道MOS晶體管構(gòu)成。另外，η溝道MOS晶體管Μ124、Μ125、Μ121、Μ122的閾值電壓例如是0.6V左右。為了使MOS晶體管Μ124、Μ125進(jìn)行所期望的開關(guān)動作，將基準(zhǔn)電壓Vth設(shè)定為MOS晶體管Μ124、Μ125的閾值電壓以上例如1.0V左右的值。此外，為了使MOS晶體管Μ121、Μ122進(jìn)行所期望的開關(guān)動作，將偏置電壓Vbias設(shè)定為MOS晶體管Μ121、Μ122的閾值電壓以上基準(zhǔn)電壓Vth以下的例如0.8V左右的值。并且，在將由該振蕩電路產(chǎn)生的振蕩信號用作連續(xù)時間系△ Σ調(diào)制器的時鐘的情況下，要求時鐘的抖動低。在這樣的情況下，通過將基準(zhǔn)電壓Vth設(shè)定得較高、使SN比增高來實(shí)現(xiàn)低抖動。另一方面，在為了降低電流消耗而使用振蕩電路的情況下，將基準(zhǔn)電壓Vth設(shè)定得盡可能低來使消耗電流降低。圖5是作為能夠用作比較器112使用的差動電路的一例的差動電路I的結(jié)構(gòu)圖。差動電路I中，作為輸入第一輸入電壓的第一輸入部而具有MOS晶體管M138, MOS晶體管M138的柵極被施加從第一輸入端子131輸入的第一輸入電壓,并且,作為輸入第二輸入電壓的第二輸入部而具有MOS晶體管M144，MOS晶體管M144的柵極被施加從第二輸入端子132輸入的第二輸入電壓。在差動電路I作為比較器112使用的情況下,第一輸入端子131相當(dāng)于比較器112的第一非反相輸入端子，從第一輸入端子131輸入的第一輸入電壓相當(dāng)于電容器Clll的電壓a。同樣地，第二輸入端子132相當(dāng)于比較器112的第二非反相輸入端子，從第二輸入端子132輸入的第二輸入電壓相當(dāng)于電容器C112的電壓b。另外，差動電路I中，作為輸入基準(zhǔn)電壓的基準(zhǔn)電壓輸入部而具有MOS晶體管M133，該MOS晶體管M133的柵極被施加從第三輸入端子133輸入的基準(zhǔn)電壓。MOS晶體管M133與MOS晶體管M138和M144分別成對地構(gòu)成差動對，MOS晶體管M133是輸入與上述的第一輸入電壓和第二輸入電壓兩者進(jìn)行比較的共同的基準(zhǔn)電壓的基準(zhǔn)電壓輸入部。即，MOS晶體管M133是由MOS晶體管M133和M138構(gòu)成的第一差動對、以及由MOS晶體管M133和M144構(gòu)成的第二差動對共用的基準(zhǔn)電壓輸入部。MOS晶體管M133、M138、M144各自的源極相互連接。在差動電路I用作比較器112的時候，第三輸入端子133相當(dāng)于比較器112的反相輸入端子，從第三輸入端子133輸入的基準(zhǔn)電壓相當(dāng)于從恒壓電路115供給的基準(zhǔn)電壓 Vtii。另外，差動電路I具有MOS晶體管M135來作為驅(qū)動上述第一差動對和第二差動對的驅(qū)動源。MOS晶體管M135的漏極與MOS晶體管M133、M138、M144的源極連接，MOS晶體管M135的源極與電源Vss連接。在MOS晶體管M135的柵極施加一定的偏置電壓Vbias。在差動電路I是用于圖3的振蕩電路的情況下，MOS晶體管Ml35相當(dāng)于電流電路117的MOS晶體管M122 (參照圖4A、4B)，MOS晶體管M133、M138、M144各自的源極相互連接的節(jié)點(diǎn)相當(dāng)于端子126 (參照圖4A、4B)。另外，上述的驅(qū)動第一差動對和第二差動對的驅(qū)動源也可以具有MOS晶體管M135和MOS晶體管M140。圖5表示利用MOS晶體管M140、M139、M145構(gòu)成的電流可變部136。在將差動電路I使用于圖3的振蕩電路的情況下，MOS晶體管M140相當(dāng)于MOS晶體管M121，MOS晶體管M139相當(dāng)于MOS晶體管M124，MOS晶體管M145相當(dāng)于MOS晶體管M125。另外，差動電路I具有根據(jù)流向MOS晶體管M133的漏極的電流Ia來生成第一輸出電流Ie和第二輸出電流If的電流鏡電路。該電流鏡電路由MOS晶體管M132、M137、M143構(gòu)成。MOS晶體管M132、M137、M143的源極連接于電源Vdd。MOS晶體管M132、M137、M143的漏極分別連接于MOS晶體管M133、M138、M144的漏極。電流Ia是流向MOS晶體管M133的漏極的電流，第一輸出電流Ie是從MOS晶體管M137的漏極流出的電流，第二輸出電流If是從MOS晶體管M143的漏極流出的電流。電流Ia的電流值根據(jù)第一電壓差以及第二電壓差中的至少一個電壓差而變化，第一電壓差為輸入到MOS晶體管M138的柵極的電壓與輸入到MOS晶體管M133的柵極的電壓之差，第二電壓差為輸入到MOS晶體管M144的柵極的電壓與輸入到MOS晶體管M133的柵極的電壓之差。若沒有第一電壓差而有第二電壓差，則電流Ia為與第二電壓差相應(yīng)的電流值，若沒有第二電壓差而有第一電壓差，則電流Ia為與第一電壓差相應(yīng)的電流值，若第一電壓差和第二電壓差都存在，則電流Ia為與第一電壓差和第二電壓差兩個電壓差相應(yīng)的電流值。另外,差動電路I中，第一輸出部根據(jù)電流Ib和第一輸出電流Ie而輸出與第一電壓差相應(yīng)的第一輸出信號，所述電流Ib是根據(jù)第一電壓差而流過MOS晶體管M138的漏極的電流，作為該第一輸出部而具有輸出第一輸出電壓的第一輸出端子134。MOS晶體管M138的漏極同MOS晶體管M137的漏極相連接的節(jié)點(diǎn)與該第一輸出端子134連接。此外，差動電路I中，第二輸出部根據(jù)電流Ic和第二輸出電流If而輸出與第二電壓差相應(yīng)的第二輸出信號，所述電流Ic是根據(jù)第二電壓差而流過MOS晶體管M144的漏極的電流，作為該第二輸出部而具有輸出第二輸出電壓的第二輸出端子135。MOS晶體管M144的漏極同MOS晶體管M143的漏極相連接的節(jié)點(diǎn)與該第二輸出端子135連接。在差動電路I用作比較器112的情況下，第一輸出端子134相當(dāng)于比較器112的第一輸出端子，第二輸出端子135相當(dāng)于比較器112的第二輸出端子。因此，根據(jù)圖5的差動電路I的結(jié)構(gòu)，能夠?qū)D1的比較器102的反相輸入端子部與比較器103的反相輸入端子部歸于一個電路共有部137。這樣,能夠?qū)?輸入I輸出的兩個比較器歸為3輸入2輸出的一個比較器，因此能夠容易地實(shí)現(xiàn)使用元件削減而達(dá)成的小面積化。圖6是作為能夠用作比較器112使用的差動電路的一例的差動電路2的結(jié)構(gòu)圖。對于與圖5的差動電路I相同的結(jié)構(gòu)，省略或簡化其說明。差動電路2中，與圖5的差動電路I 一樣，作為第一輸入部而具有MOS晶體管M138，作為第二輸入部而具有MOS晶體管M144，作為兩個差動對共有的基準(zhǔn)電壓輸入部而具有MOS晶體管M133，作為兩個差動對的驅(qū)動源而具有MOS晶體管Ml35。另外，差動電路2具有根據(jù)流向MOS晶體管M133的漏極的電流Ia來生成第一輸出電流Ie和第二輸出電流If的電流鏡電路。該電流鏡電路具有由MOS晶體管Ml32、Ml31構(gòu)成的第一電流鏡電路；以及由MOS晶體管M134、M141、M146構(gòu)成的第二電流鏡電路。第一電流鏡電路以預(yù)定的電流比生成與電流Ia相應(yīng)的電流Id，第二電流鏡電路以預(yù)定的電流比生成與電流Id相應(yīng)的第一輸出電流Ie和第二輸出電流If。其中的預(yù)定的電流比可以是1:1。電流Id是從MOS晶體管M131的漏極流出的電流，第一輸出電流Ie是流向MOS晶體管M141的漏極的電流，第二輸出電流If是流向MOS晶體管M146的漏極的電流。MOS晶體管M132、M131的源極連接于電源Vdd。MOS晶體管M132的漏極連接于MOS晶體管M133的漏極。作為第一電流鏡電路的輸出部的MOS晶體管M131的漏極與作為第二電流鏡電路的輸入部的MOS晶體管M134的漏極連接。MOS晶體管M134、M141、M146的源極連接于電源Vss。另外，差動電路2中，作為第一輸出部而具有由MOS晶體管M136、M137構(gòu)成的第三電流鏡電路和第一輸出端子134。第三電流鏡電路生成根據(jù)電流Ib而流過的電流Ig。電流Ig是從MOS晶體管M137的漏極流出并根據(jù)電流Ib而以預(yù)定的電流比流過的電流。該預(yù)定的電流比可以是1:1。MOS晶體管M137的漏極同MOS晶體管M141的漏極相連接的節(jié)點(diǎn)與第一輸出端子134連接。另外，差動電路2中，作為第二輸出部而具有由MOS晶體管M142、M143構(gòu)成的第四電流鏡電路和第二輸出端子135。第四電流鏡電路生成根據(jù)電流Ic而流過的電流Ih。電流Ih是從MOS晶體管M143的漏極流出并根據(jù)電流Ic而以預(yù)定的電流比流過的電流。該預(yù)定的電流比可以是1:1。MOS晶體管M143的漏極同MOS晶體管M146的漏極相連接的節(jié)點(diǎn)與第二輸出端子135連接。因此，根據(jù)圖6的差動電路2的結(jié)構(gòu)，能夠?qū)D1的比較器102的反相輸入端子部與比較器103的反相輸入端子部歸于一個電路共有部138。這樣,能夠?qū)?輸入I輸出的兩個比較器歸為3輸入2輸出的一個比較器，因此能夠容易地實(shí)現(xiàn)使用元件削減而達(dá)成的小面積化。另外差動電路2中，由于構(gòu)成差動對的一方的電路的MOS晶體管M138、M144沒有構(gòu)成于輸出級，因此，能夠使從輸出端子134、135輸出的電壓的振幅為(Vss-Vdd)，與差動電路I相比能夠增大其振幅?！磮D3的振蕩電路的動作>當(dāng)觸發(fā)器114的Q端子輸出為低電平時，MOS晶體管Mlll導(dǎo)通、MOS晶體管Ml 12截止，從而電容器Clll充電(圖7(A))，同時，QB端子輸出為高電平，MOS晶體管M113截止、MOS晶體管Ml 14導(dǎo)通，從而電容器C112放電(圖7(C))。然后，當(dāng)電容器Cl 11的電壓超過基準(zhǔn)電壓Vth時，比較器112的第一輸出端子的輸出為高電平(圖7 (B))，觸發(fā)器114被置位，Q端子輸出為高電平，QB端子輸出為低電平。此時，MOS晶體管Mlll截止、MOS晶體管M112導(dǎo)通，電容器Clll放電，同時，QB端子輸出為低電平，MOS晶體管Ml 13導(dǎo)通、MOS晶體管Ml 14截止，從而電容器Cl 12充電。然后，當(dāng)電容器C112的電壓超過基準(zhǔn)電壓Vth時，比較器112的第二輸出端子的輸出為高電平(圖7 (D))，觸發(fā)器114被復(fù)位，Q端子的輸出為低電平，QB端子輸出為高電平。這里，圖7(E)，圖7 (F)、圖7 (G)中示出了比較器112的工作電流。電流電路117穩(wěn)定地流過值為12的電流，電流電路116在電容器Clll的電壓a或者電容器Cl 12的電壓b位于基準(zhǔn)電壓Vth附近時流過與電流12相加從而成為最大值為Il的鋸齒狀電流。具體來說在電容器Clll的電壓a處于MOS晶體管M124的閾值電壓以上時，或者在電容器C112的電壓b在MOS晶體管M125的閾值電壓以上時，在電流電路116流過電流。比較器112在用低電平/高電平來切換輸出值時需要較大的電流II，而在不進(jìn)行切換時只要流過較小的電流12就能夠維持內(nèi)部狀態(tài)。另外，現(xiàn)有的是在比較器2、3中分別穩(wěn)定地流過值為Il的電流，而在上述實(shí)施方式中能夠削減如圖7 (E)、圖7 (F)中以斜線所示部分的電流。電流的削減量根據(jù)電流12的值和流過電流Il的時間而浮動，但能夠削減至不足現(xiàn)有的二分之一。并且，通過如電路共有部137或者138那樣歸納構(gòu)成元件，能夠削減偏置電流，因此，與以往相比能夠削減比較器112的全工作期間中的消耗電流(參照圖7(G))。由此，流經(jīng)比較器112的總電流成為如圖7 (G)所示，與以往相比能夠大幅度削減斜線所示部分的電流。<作為本發(fā)明的差動電路的第二實(shí)施例的差動運(yùn)算放大電路的結(jié)構(gòu)圖>圖8是將本發(fā)明的差動電路用作運(yùn)算放大器Al、A2的差動運(yùn)算放大電路100的結(jié)構(gòu)圖。差動運(yùn)算放大電路100是差動輸入-差動輸出型的套筒式串疊運(yùn)算放大電路(telescopic cascode operational amplification circuit),其集成于包含CMOS工藝的半導(dǎo)體集成電路。差動運(yùn)算放大電路100的特征在于，具備差動輸入電路、多個串疊電路、增強(qiáng)所述多個串疊電路的輸出阻抗的運(yùn)算放大器，
所述運(yùn)算放大器具備:差動對，其由輸入所述多個串疊電路各自的反饋電壓的多個輸入部以及輸入所述反饋電壓分別共用的參考(reference)電壓的基準(zhǔn)電壓輸入部構(gòu)成；以及輸出電路，其針對所述多個串疊電路而分別設(shè)置輸出所述多個串疊電路的控制電壓的單端輸出部，該輸出電路將所述差動對中每個所述反饋電壓同所述參考電壓的比較結(jié)果作為所述多個串疊電路各自的控制電壓而輸出。這里，所述第二輸入部優(yōu)選在所述單端輸出部之間共同使用。以下進(jìn)行具體說明。差動運(yùn)算放大電路100具有P溝道型的差動輸入電路14、以及與差動輸入電路14連接的差動輸出電路16。差動輸入電路14具備:由晶體管Ml和M2構(gòu)成的偏置電流源；以及由一對晶體管M3和M4構(gòu)成的差動輸入對。偏置電流源與輸入正極側(cè)電源電壓VDD的端子連接，向由晶體管M3和M4構(gòu)成的差動輸入對供給偏置電流。晶體管Ml的柵極與輸入偏置電壓VBl的端子34連接。另一方面，有晶體管M3和M4構(gòu)成的差動輸入對與差動運(yùn)算放大電路100的差動輸入端子22、24連接。晶體管M3的柵極與輸入正輸入電壓VINP的差動輸入端子24連接，晶體管M4的柵極與輸入負(fù)輸入電壓VINN的差動輸入端子22連接。晶體管M3的漏極與運(yùn)算放大器A2的第一反相輸入端子連接，晶體管M4的漏極與運(yùn)算放大器A2的第二反相輸入端子連接。晶體管M3和M4的源極彼此連接，并與由晶體管Ml和M2構(gòu)成的偏置電流源連接。差動輸出電路16具備:P溝道型的PMOS串疊電流源20，其連接在輸入正極側(cè)電源電壓VDD的端子與差動運(yùn)算放大電路100的一對差動輸出端子28、28之間；以及N溝道型的NMOS串疊電流源18，其連接在輸入負(fù)極側(cè)電源電壓VSS的端子與差動運(yùn)算放大電路100的一對差動輸出端子26、28之間。PMOS串疊電流源20和NMOS串疊電流源18分別具有多個串疊電路，所述多個串疊電路分別由串疊連接的多個串疊元件構(gòu)成。PMOS串疊電流源20具備:由晶體管M5和M8構(gòu)成的第一串疊電路(M5、M8);以及由晶體管M6和M7構(gòu)成的第二串疊電路(M6、M7)，NM0S串疊電流源18具備:由晶體管MlO和Mll構(gòu)成的第三串疊電路(MlO、Ml I);以及由晶體管M9和Ml2構(gòu)成的第四串疊電路(M9、Ml2)。第一串疊電路(M5、M8)連接在輸入正極側(cè)電源電壓VDD的端子與差動運(yùn)算放大電路100的差動輸出端子26之間。第一串疊電路(M5、M8)在圖示結(jié)構(gòu)的情況下為偏置電流源(M1、M2)的鏡像電路(mirror circuit)。S卩，晶體管M5的柵極與晶體管Ml的柵極連接，晶體管M5的源極與正極側(cè)電源電壓VDD連接，晶體管M5的漏極與晶體管M8的源極連接。不限于圖示的結(jié)構(gòu)，晶體管Ml與晶體管M5之間的偏置也可以分離。晶體管M8的柵極相當(dāng)于第一串疊電路(M5、M8)的控制節(jié)點(diǎn)38，晶體管M5與M8的連接點(diǎn)相當(dāng)于第一串疊電路(M5、M8)的反饋節(jié)點(diǎn)36?？刂乒?jié)點(diǎn)38與PMOS串疊電流源20內(nèi)的運(yùn)算放大器Al的第一正側(cè)輸出端子連接，反饋節(jié)點(diǎn)36與運(yùn)算放大器Al的第一反相輸入端子連接。第二串疊電路(M6、M7)連接在輸入正極側(cè)電源電壓VDD的端子與差動運(yùn)算放大電路100的差動輸出端子28之間。第二串疊電路(M6、M7)在圖示結(jié)構(gòu)的情況下為偏置電流源(Ml、M2)的鏡像電路。即，晶體管M6的柵極與晶體管Ml的柵極連接，晶體管M6的源極與正極側(cè)電源電壓VDD連接，晶體管M6的漏極與晶體管M7的源極連接。不限于圖示的結(jié)構(gòu)，晶體管Ml與晶體管M6之間的偏置也可以分離。晶體管M7的柵極相當(dāng)于第二串疊電路(M6、M7)的控制節(jié)點(diǎn)42，晶體管M6與M7的連接點(diǎn)相當(dāng)于第二串疊電路(M6、M7)的反饋節(jié)點(diǎn)4?？刂乒?jié)點(diǎn)42與PMOS串疊電流源20內(nèi)的運(yùn)算放大器Al的第二正側(cè)輸出端子連接，反饋節(jié)點(diǎn)40與運(yùn)算放大器Al的第二反相輸入端子連接。另外，參考電壓VB2經(jīng)端子56而供給到運(yùn)算放大器Al的非反相輸入端子。參考電壓VB2是與反饋節(jié)點(diǎn)36和40兩者的電壓進(jìn)行比較的偏置電壓。第三串疊電路(M10、M11)連接在輸入負(fù)極側(cè)電源電壓VSS的端子與差動運(yùn)算放大電路100的差動輸出端子26之間。晶體管Mll的漏極與晶體管M3的漏極以及晶體管MlO的源極連接，向晶體管Mll的柵極-源極間，供給偏置電壓VB3，該偏置電壓VB3用于流過將來自偏置電流源(Ml、M2)的恒流被差動輸入對(M3、M4)分割成一半而得到的電流、與從第一串疊電路(M5、M8)供給的恒流合起來的電流。晶體管MlO的柵極相當(dāng)于第三串疊電路(M10、M11)的控制節(jié)點(diǎn)50，晶體管MlO與Mll的連接點(diǎn)相當(dāng)于第三串疊電路(M10、Mil)的反饋節(jié)點(diǎn)48?？刂乒?jié)點(diǎn)50與NMOS串疊電流源18內(nèi)的運(yùn)算放大器A2的第一正側(cè)輸出端子連接，反饋節(jié)點(diǎn)48與運(yùn)算放大器A2的第一反相輸入端子連接。第四串疊電路(M9、M12)連接在輸入負(fù)極側(cè)電源電壓VSS的端子與差動運(yùn)算放大電路100的差動輸出端子28之間。晶體管M12的漏極與晶體管M4的漏極以及晶體管M9的源極連接，向晶體管M12的柵極-源極間，供給偏置電壓VB3，該偏置電壓VB3用于流過將來自偏置電流源(Ml、M2)的恒流被差動輸入對(M3、M4)分割成一半而得到的電流、與從第二串疊電路(M6、M7)供給的恒流合起來的電流。晶體管M9的柵極相當(dāng)于第四串疊電路(M9、M12)控制節(jié)點(diǎn)54，晶體管M9與M12的連接點(diǎn)相當(dāng)于第四串疊電路(M9、M12)的反饋節(jié)點(diǎn)52?？刂乒?jié)點(diǎn)54與NMOS串疊電流源18內(nèi)的運(yùn)算放大器A2的第二正側(cè)輸出端子連接，反饋節(jié)點(diǎn)52與運(yùn)算放大器A2的第二反相輸入端子連接。另外，參考電壓VB5經(jīng)端子58而輸入到運(yùn)算放大器A2的非反相輸入端子。參考電壓VB5是與反饋節(jié)點(diǎn)48和52兩者的電壓進(jìn)行比較的偏置電壓。另外，差動運(yùn)算放大電路不限于圖8的方式。圖9是將本發(fā)明的差動電路用作運(yùn)算放大器A1、A2的差動運(yùn)算放大電路200的結(jié)構(gòu)圖。差動運(yùn)算放大電路200是差動輸入-單端輸出型的折疊式(folded)運(yùn)算放大電路，其集成于包含CMOS工藝的半導(dǎo)體集成電路。在圖9的結(jié)構(gòu)中，對于與圖8的結(jié)構(gòu)相同的結(jié)構(gòu)省略說明。在圖9中，通過將晶體管M8與MlO的連接點(diǎn)連接于晶體管M5的柵極來構(gòu)成電流鏡電路，所以晶體管Ml的柵極與晶體管M5和M6的柵極不連接。圖10是能夠作為圖8、圖9所示的運(yùn)算放大器Al使用的差動電路的一例的結(jié)構(gòu)圖。對圖8、圖9同圖10的對應(yīng)關(guān)系進(jìn)行說明，從第一串疊電路(M5、M8)經(jīng)反饋節(jié)點(diǎn)36供給到運(yùn)算放大器Al的第一反相輸入端子的反饋電壓，相當(dāng)于輸入到晶體管M72的柵極的第一反饋輸入電壓VINN1。從第二串疊電路(M6、M7)經(jīng)反饋節(jié)點(diǎn)40供給到運(yùn)算放大器Al的第二反相輸入端子的反饋電壓，相當(dāng)于輸入到晶體管M73的柵極的第二反饋輸入電壓VINN2。供給到運(yùn)算放大器Al的非反相輸入端子的參考電壓VB2相當(dāng)于輸入到晶體管M71的柵極的參考輸入電壓VINP。從運(yùn)算放大器Al的第一正側(cè)輸出端子供給到第一串疊電路(M5、M8)的控制節(jié)點(diǎn)38的控制電壓，相當(dāng)于從晶體管M32與M62的連接點(diǎn)輸出的第一控制輸出電壓V0UT1。從運(yùn)算放大器Al的第二正側(cè)輸出端子供給到第二串疊電路(M6、M7)的控制節(jié)點(diǎn)42的控制電壓，相當(dāng)于從晶體管M33與M63的連接點(diǎn)輸出的第二控制輸出電壓V0UT2。圖10所示的運(yùn)算放大器Al具有N溝道型的NMOS差動對，該NMOS差動對由輸入反饋輸入電壓VINNl的第一輸入部、輸入反饋輸入電壓VINN2的第二輸入部、以及輸入?yún)⒖驾斎腚妷篤INP的基準(zhǔn)電壓輸入部構(gòu)成。第一輸入部由晶體管M72構(gòu)成,第二輸入部由晶體管M73構(gòu)成?；鶞?zhǔn)電壓輸入部由晶體管M71與晶體管M21、M31、M61、M41構(gòu)成。該NMOS差動對與通過晶體管M50和M51構(gòu)成為串疊型的偏置電流源連接。而且，運(yùn)算放大器Al具備第一單端輸出部，其用于輸出對流經(jīng)第一串疊電路(M5、M8)的電流進(jìn)行控制的第一控制輸出電壓VOUTl ;以及第二單端輸出部，其用于輸出對流經(jīng)第二串疊電路(M6、M7 )的電流進(jìn)行控制的第二控制輸出電壓V0UT2。第一單端輸出部由晶體管M22、M32、M62、M42構(gòu)成。從第一單端輸出部輸出的第一控制輸出電壓VOUTl是利用由晶體管M22、M32、M62、M42構(gòu)成的第一低壓串疊型NMOS電流鏡對參考輸入電壓VINP與第一反饋輸入電壓VINNl的差電壓進(jìn)行放大而得到的電壓。第一低壓串疊型NMOS電流鏡與由晶體管M21、M22、M31、M32構(gòu)成的第一 PMOS偏置電流源連接。第二單端輸出部由晶體管M23、M33、M63、M43構(gòu)成。從第二單端輸出部輸出的第二控制輸出電壓V0UT2是利用由晶體管M61、M63、M41、M43構(gòu)成的第二低壓串疊型NMOS電流鏡對參考輸入電壓VINP與第二反饋輸入電壓VINN2的差電壓進(jìn)行放大而得到的電壓。第二低壓串疊型NMOS電流鏡與由晶體管M21、M23、M31、M33構(gòu)成的第一 PMOS偏置電流源連接。第一低壓串疊型NMOS電流鏡根據(jù)電流In生成第一輸出電流Io，所述電流In根據(jù)流入基準(zhǔn)電壓輸入部的晶體管M71的漏極的電流Ii而變化。第二低壓串疊型NMOS電流鏡，根據(jù)隨著流入基準(zhǔn)電壓輸入部的晶體管M71的漏極的電流Ii而變化的電流In，來生成第二輸出電流Ip。電流Ii的電流值根據(jù)第一電壓差以及第二電壓差中的至少一個電壓差而變化，所述第一電壓差是輸入到晶體管M72的柵極的電壓同輸入到晶體管M71的柵極的電壓之間的電壓差，所述第二電壓差是輸入到晶體管M73的柵極的電壓與輸入到晶體管M71的柵極的電壓之間的電壓差。若沒有第一電壓差而有第二電壓差，則電流Ii為與第二電壓差相應(yīng)的電流值，若沒有第二電壓差而有第一電壓差，則電流Ii為與第一電壓差相應(yīng)的電流值，若第一電壓差和第二電壓差都存在，則電流Ii為與第一電壓差和第二電壓差兩個電壓差相應(yīng)的電流值。電流In是從基準(zhǔn)電壓輸入部的晶體管M31的漏極流出的電流。第一輸出電流Io是電流值與電流In相等的、流入晶體管M62的漏極的電流。第二輸出電流Ip是電流值與電流In相等的、流入晶體管M63的漏極的電流。而且,運(yùn)算放大器Al根據(jù)電流Is和第一輸出電流Io而輸出第一控制輸出電壓VOUTI,電流Is的電流值根據(jù)流向晶體管M72的漏極的電流Ij而變化。電流Ij的電流值根據(jù)輸入到晶體管M72的柵極的電壓同輸入到晶體管M71的柵極的電壓之間的第一電壓差而變化。電流Is是從晶體管M32的漏極流出的電流。另外，運(yùn)算放大器Al根據(jù)電流It和第二輸出電流Ip而算出第二控制輸出電壓V0UT2，所述電流It的電流值根據(jù)流入晶體管M73的漏極的電流Ik而變化。電流Ik的電流值根據(jù)輸入到晶體管M73的柵極的電壓同輸入到晶體管M71的柵極的電壓之間的第二電壓差而變化。電流It是從晶體管M33的漏極流出的電流。因此，根據(jù)用作運(yùn)算放大器Al的圖10的差動電路的結(jié)構(gòu)，能夠?qū)F(xiàn)有的兩個運(yùn)算放大器各自的基準(zhǔn)電壓輸入端子部歸于一個電路共有部139。這樣,能夠?qū)?輸入I輸出的兩個運(yùn)算放大器歸于3輸入2輸出的一個運(yùn)算放大器，因此能夠容易地實(shí)現(xiàn)使用元件削減所達(dá)成的小面積化。圖11是能夠作為圖8、9所示的運(yùn)算放大器A2使用的差動電路的一例的結(jié)構(gòu)圖。圖11的結(jié)構(gòu)由于是將圖10的結(jié)構(gòu)翻轉(zhuǎn)，因此省略其詳細(xì)的說明。即，關(guān)于圖10的運(yùn)算放大器Al的差動對，由于與該差動對連接的串疊電路是P溝道型的，因此該差動對是N溝道型的，而關(guān)于圖11的運(yùn)算放大器A2的差動對，與該差動對連接的串疊電路是N溝道型的，因此該差動對是P溝道型的。對于單端輸出部也是同樣的。另外，在作為運(yùn)算放大器A2使用的圖11的差動電路的結(jié)構(gòu)中，與圖10的差動電路的結(jié)構(gòu)同樣地，能夠?qū)蓚€運(yùn)算放大器各自的基準(zhǔn)電壓輸入端子部歸于一個電路共有部140，因此能夠容易地實(shí)現(xiàn)使用元件削減達(dá)成的小面積化。圖12是生成施加于各圖所示的晶體管M*以及運(yùn)算放大器A1、A2的一定的偏置電壓VB*的偏置電路的一例。偏置電路的結(jié)構(gòu)不限于本例。圖12的偏置電路具有:生成偏置電流的前級電流鏡部；以及生成各偏置電壓VB*的后級電流鏡部。通過構(gòu)成為圖示的結(jié)構(gòu)，能夠生成具有以下大小關(guān)系的多個偏置電壓VB:VB5〈VB3 (VB8XVB4 (VB9)，以及VBl(VB7) <VB0 (VB6) <VB20因此，當(dāng)對各部施加這樣生成的各偏置電壓VB*時，通過圖8、圖9的運(yùn)算放大器Al的負(fù)反饋，反饋節(jié)點(diǎn)36與40的兩電壓調(diào)整成與共用的參考電壓VB2大致相等。其結(jié)果是，能夠通過運(yùn)算放大器Al的增益，將第一串疊電路(M5、M8)以及第二串疊電路(M6、M7)的輸出阻抗增強(qiáng)。對于運(yùn)算放大器A2也是一樣的。另外，如圖10、11所示,運(yùn)算放大器Al、A2不是差動輸出型,而是差動輸入_單端輸出型的運(yùn)算放大器的結(jié)構(gòu)，因此，不需要現(xiàn)有技術(shù)中所需要的共模反饋電路(commonmode feedback circuit)。S卩，如果是運(yùn)算放大器Al的情況,被反饋控制成參考電壓VB2與反饋節(jié)點(diǎn)36、40的電壓為相同的電壓，因此，即使在運(yùn)算放大器Al的輸出側(cè)不設(shè)置新的電路，僅通過調(diào)整輸入側(cè)的參考電壓VB2，就能夠?qū)⒖刂乒?jié)點(diǎn)38維持在穩(wěn)定的電壓。對于運(yùn)算放大器A2的情況也是一樣的。另外，運(yùn)算放大器Al、A2中，輸入?yún)⒖茧妷篤INP的基準(zhǔn)電壓輸入部(M71、M21、M31、M61、M41)歸于在第一單端輸出部與第二單端輸出部之間共同使用的一個電路，因此,與輸入?yún)⒖驾斎腚妷篤INP的輸入部針對每個輸出部而存在多個的結(jié)構(gòu)相比，能夠抑制電路面積和消耗電流。另外，在使運(yùn)算放大電路低壓工作時，工作電壓余量(margin)減小，因此，在增強(qiáng)串疊電路的輸出阻抗的差動輸出型的運(yùn)算放大器中所使用的共模反饋電路要求精度比較高的共模反饋控制，以避免擊潰晶體管M5、M6、M11、M12的漏極-源極間電壓使得串疊電路的輸出阻抗降低。與此相對，在單端輸出的運(yùn)算放大器Al、A2的情況下，以偏移(offset)誤差程度的精度確定反饋節(jié)點(diǎn)36、40、48、52的電位，因此無需充分確保低壓工作時的工作電壓余量，因此能夠使運(yùn)算放大器以更低的電源電壓進(jìn)行工作。
以上，對本發(fā)明的實(shí)施例進(jìn)行了詳細(xì)說明，但是本發(fā)明不限于上述的實(shí)施例，在不脫離本發(fā)明的范圍的情況下能夠?qū)ι鲜鰧?shí)施例加以各種變形和置換。例如，在圖11中，也可以構(gòu)成為，使晶體管M21的柵極與晶體管M31的漏極之間不連接并對晶體管M21、M22、M23的柵極施加偏置電壓VB6，并且將晶體管M41的柵極與晶體管M61 (M31)的漏極之間連接并且不施加偏置電壓VB9。而且，運(yùn)算放大器的結(jié)構(gòu)并不限于圖10、圖11所示的3輸入2輸出，也可以是N+1輸入N輸出(N為2以上的整數(shù))。圖13是能夠作為5輸入4輸出的運(yùn)算放大器Al-1使用的差動電路的一例的結(jié)構(gòu)圖。對圖10的運(yùn)算放大器Al的結(jié)構(gòu)進(jìn)行了擴(kuò)展的運(yùn)算放大器Al-1，基于對應(yīng)于四個反饋輸入電壓VINNl VINN4和一個參考輸入電壓VINP而流過的電流Ii Iv，來輸出四個控制輸出電壓VOUTl V0UT4。即，在希望使輸出阻抗增大的串疊電路的個數(shù)為3以上的情況下，在現(xiàn)有技術(shù)中是很難應(yīng)對的，而在本發(fā)明中，輸入反饋電壓的第一輸入部的個數(shù)和單端輸出部的個數(shù)可以增減成與串疊電路的數(shù)量相等，因此容易應(yīng)對。另外，在圖13中，也可以構(gòu)成為，使晶體管M41的柵極與晶體管M61的漏極之間不連接并對晶體管M41 M45的柵極施加偏置電壓VB9，并且將晶體管M21的柵極與晶體管M31 (M61)的漏極之間連接并且不施加偏置電壓VB6。在差動對為N溝道型的情況下，可以將N溝道型MOS晶體管的串疊元件的一部分或者全部刪除，在差動對為P溝道的情況下，可以將P溝道型MOS晶體管的串疊元件的一部分或者全部刪除。例如，在圖13中，偏置電壓VBlO被施加于晶體管M50以及晶體管M61 65，但是也可以僅施加于晶體管M50，而將M61 65刪除，也可以將晶體管M50刪除而僅施加于晶體管M61 65。另外，也可以刪除晶體管M50以及M61 65。在想要提升增益(gain boost)的運(yùn)算放大電路有多個的情況下，可以在所述多個運(yùn)算放大電路之間共同使用本發(fā)明的運(yùn)算放大器。圖14A、14B、14C、14D是兩個運(yùn)算放大電路100-1、200-1共同使用了本發(fā)明的運(yùn)算放大器Al-1、A2-1的結(jié)構(gòu)圖。為了附圖布圖的方便，將一個電路結(jié)構(gòu)分成了圖14A、14B、14C、14D四張圖。例如，運(yùn)算放大器Al-1的內(nèi)部結(jié)構(gòu)相當(dāng)于圖13的結(jié)構(gòu)，運(yùn)算放大器A2-1的內(nèi)部結(jié)構(gòu)相當(dāng)于將圖13的結(jié)構(gòu)翻轉(zhuǎn)的結(jié)構(gòu)。即，與圖10和圖11的上述的翻轉(zhuǎn)關(guān)系一樣，運(yùn)算放大器A2-1的差動對相當(dāng)于將圖13的運(yùn)算放大器Al-1的差動對變更為P溝道型的結(jié)構(gòu)。另外，在想要提升增益的串疊電路有多個的情況下，也可以在所述多個串疊電路之間共同使用本發(fā)明的運(yùn)算放大器。圖15A、15B是在四個串疊電流源使用了將圖13的結(jié)構(gòu)翻轉(zhuǎn)的運(yùn)算放大器A2-1翻轉(zhuǎn)結(jié)構(gòu)圖。為了附圖布圖的方便，將一個電路結(jié)構(gòu)分成了圖15A、15B兩張圖。作為增益提升以外的用途，根據(jù)本發(fā)明的差動電路，能夠?qū)⒁韵嗤膮⒖茧妷夯鶞?zhǔn)工作的多個運(yùn)算放大電路歸為一個。例如，能夠?qū)D16A的兩個運(yùn)算放大電路201在電阻負(fù)載的情況下歸為追加了輸出緩沖器的一個運(yùn)算放大電路(參照圖16B)，在具有電容負(fù)載的濾波電路的情況下，能夠歸于沒有輸出緩沖器的一個運(yùn)算放大電路(參照圖16C)。另夕卜，例如能夠?qū)D16D的兩個RC型積分器202歸于一個運(yùn)算放大電路(按照圖16E)。另外，運(yùn)算放大電路不需要限定為折疊串疊型，可以將本發(fā)明的差動電路應(yīng)用于圖17所例示的套筒式串疊運(yùn)算放大電路，也可以應(yīng)用于由差動對和電流鏡構(gòu)成的圖18所例示的運(yùn)算放大電路。本國際申請主張基于2010年9月15日提出的日本專利申請第2010-207235號的優(yōu)先權(quán)，并將日本專利申請第2010-207235號的全部內(nèi)容引用到本國際申請中。符號說明1、2:差動電路14:差動輸入電路16:差動輸出電路18:NM0S串疊電流源20:PM0S串疊電流源22,24 差動輸入端子26、28:差動輸出端子36、40、48、52 :反饋節(jié)點(diǎn)38、42、50、54 :控制節(jié)點(diǎn)80:電流源100、200 :差動運(yùn)算放大電路112:比較器114:RS 觸發(fā)器115:恒壓電路116、117:電流電路120、121:延遲電路124、125;控制端子131、132、133 :輸入端子134、135:輸出端子136:電流可變部137、138、139、140 :電路共有部201 一對運(yùn)算放大電路202 : 一對RC型積分器Al、A2 :運(yùn)算放大器(提升放大器)O:電容器(電容)M* =MOSFETVB*:偏置電壓* :數(shù)字
權(quán)利要求
1.一種差動電路，其具有: 第一輸入部，其輸入第一輸入電壓； 第二輸入部，其輸入第二輸入電壓； 共同的基準(zhǔn)電壓輸入部，其輸入基準(zhǔn)電壓，并與所述第一輸入部和所述第二輸入部分別成對地構(gòu)成差動對； 電流源，其驅(qū)動所述差動對； 電流鏡，其根據(jù)如下電流生成第一輸出電流以及第二輸出電流，該電流是根據(jù)所述第一輸入電壓與所述基準(zhǔn)電壓的第一電壓差以及所述第二輸入電壓與所述基準(zhǔn)電壓的第二電壓差中至少一個電壓差而流過所述基準(zhǔn)電壓輸入部的電流； 第一輸出部，其對應(yīng)于根據(jù)所述第一電壓差而流過所述第一輸入部的電流、以及所述第一輸出電流，輸出對應(yīng)于所述第一電壓差的信號；以及 第二輸出部，其對應(yīng)于根據(jù)所述第二電壓差而流過所述第二輸入部的電流、以及所述第二輸出電流，輸出對應(yīng)于所述第二電壓差的信號。
2.根據(jù)權(quán)利要求1所述的差動電路，其中， 所述差動電路被用作運(yùn)算放大器。
3.根據(jù)權(quán)利要求2所述的差動電路，其中， 所述差動電路被用作用于增強(qiáng)運(yùn)算放大電路的輸出級的多個串疊電路的輸出阻抗的運(yùn)算放大器。
4.根據(jù)權(quán)利要求2所述的差動電路，其中，所述差動電路具有: 第一負(fù)反饋電路，其設(shè)于所述第一輸出部與所述第一輸入部之間；以及 第二負(fù)反饋電路，其設(shè)于所述第二輸出部與所述第二輸入部之間。
5.根據(jù)權(quán)利要求1所述的差動電路，其中， 所述電流源具有串疊電流源。
6.根據(jù)權(quán)利要求1所述的差動電路，其中， 所述第一輸出部和所述第二輸出部具有串疊電流源。
7.根據(jù)權(quán)利要求2所述的差動電路，其中， 所述差動電路被用于積分電路。
8.根據(jù)權(quán)利要求2所述的差動電路，其中， 所述差動電路被用于放大電路。
9.根據(jù)權(quán)利要求2所述的差動電路，其中， 所述差動電路被用于濾波電路。
10.根據(jù)權(quán)利要求1所述的差動電路，其中， 所述差動電路被用作比較器。
全文摘要
一種差動電路，其具有第一輸入部，其輸入第一輸入電壓；第二輸入部，其輸入第二輸入電壓；共同的基準(zhǔn)電壓輸入部，其輸入基準(zhǔn)電壓，并與所述第一輸入部和所述第二輸入部分別成對地構(gòu)成差動對；電流源，其驅(qū)動所述差動對；電流鏡，其根據(jù)如下電流生成第一輸出電流以及第二輸出電流，該電流是根據(jù)所述第一輸入電壓與所述基準(zhǔn)電壓的第一電壓差以及所述第二輸入電壓與所述基準(zhǔn)電壓的第二電壓差中至少一個電壓差而流過所述基準(zhǔn)電壓輸入部的電流；第一輸出部，其對應(yīng)于根據(jù)所述第一電壓差而流過所述第一輸入部的電流、以及所述第一輸出電流，輸出對應(yīng)于所述第一電壓差的信號；以及第二輸出部，其對應(yīng)于根據(jù)所述第二電壓差而流過所述第二輸入部的電流、以及所述第二輸出電流，輸出對應(yīng)于所述第二電壓差的信號。
文檔編號H03F3/45GK103081359SQ20118004260
公開日2013年5月1日 申請日期2011年9月5日 優(yōu)先權(quán)日2010年9月15日
發(fā)明者井上文裕 申請人:三美電機(jī)株式會社