專利名稱：支持四進制加法器的查找表結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及一種支持四進制加法器的查找表結(jié)構(gòu)。
背景技術(shù)：
可編程芯片(比如可編程邏輯器件(PLD)、復(fù)雜PLD(CPLD)、可編程陣列邏輯(PAL)、可編程邏輯陣列(PLA)、現(xiàn)場PLA (FPLA)、可擦除PLD (EPLD)和現(xiàn)場可編程門陣列(FPGA))提供包括設(shè)計靈活性和可再配置性的多種益處。一些固定集成電路(包括專用集 成電路(ASIC))也可以包括可編程元件?？删幊绦酒梢耘渲贸蓪Χ鄠€輸入變量執(zhí)行邏輯函數(shù)的查找表(LUT)(比如自適應(yīng)LUT(ALUT))、邏輯陣列塊(LAB)、邏輯單元或者可配置邏輯塊(CLB)。在可編程芯片上包括用于比查找表允許的效率更高地執(zhí)行頻繁執(zhí)行的運算的邏輯有時是有益的。本發(fā)明的技術(shù)和機制提供一種允許在可編程芯片上高效實施四進制加法器的查找表結(jié)構(gòu)。


可以通過參照與圖示本發(fā)明具體實施例的附圖結(jié)合的下文描述最好地理解公開內(nèi)容。圖I圖示了三進制加法器的一個示例。圖2A-圖2B圖示了三進制加法和相關(guān)聯(lián)的比特位置。圖3圖示了四進制加法器的一個示例。圖4A-圖4B圖示了四進制加法和相關(guān)聯(lián)的比特位置。圖5圖示了四進制加法器框圖。圖6圖示了使用3:2壓縮器的四進制加法器。圖7圖示了四進制加法器的另一示例。圖8A-圖8B圖示了查找表結(jié)構(gòu)。圖9圖不了查找表的一個不例。圖10圖示了具有四進制加法器的查找表的一個示例。圖11圖示了用于實施根據(jù)各種實施例的器件的技術(shù)。圖12圖示了可以用來實施各種實施例的系統(tǒng)的示例。
具體實施方式
現(xiàn)在將具體參照本發(fā)明的一些具體示例(包括發(fā)明人設(shè)想的用于實現(xiàn)本發(fā)明的最佳模式)。在附圖中圖示了這些具體實施例的示例。盡管結(jié)合這些具體實施例描述本發(fā)明，但是將理解，并非旨在于使本發(fā)明限于描述的實施例。恰好相反，旨在于覆蓋如可以在如由所附權(quán)利要求限定的本發(fā)明的精神實質(zhì)和范圍內(nèi)包括的備選、修改和等效實施例。例如，將在特定查找表(比如在自適應(yīng)邏輯模塊(ALM)中的查找表)的上下文中描述本發(fā)明的技術(shù)。然而，應(yīng)當(dāng)注意，本發(fā)明的技術(shù)可以應(yīng)用于許多不同查找表架構(gòu)。在下文描述中，闡述諸多具體細(xì)節(jié)以便提供對本發(fā)明的透徹理解。沒有這些具體細(xì)節(jié)中的一些或者所有具體細(xì)節(jié)仍可實踐本發(fā)明。在其它實例中，尚未具體描述公知處理操作以免不必要地模糊本發(fā)明。有時將以單數(shù)形式描述本發(fā)明的各種技術(shù)和機制以求清楚。然而，應(yīng)當(dāng)注意，一些實施例除非另行指出否則包括技術(shù)的多次迭代或者機制的多次實例化。例如，在多種上下文中使用一個處理器。然而，將理解，除非另行指出否則也可以使用多個處理器而又仍在本發(fā)明的范圍內(nèi)。另外，本發(fā)明的技術(shù)和機制將有時描述兩個實體為連接。應(yīng)當(dāng)注意，在兩 個實體之間的連接未必意味著直接無阻礙連接，因為各種其它實體可以駐留于兩個實體之間。例如，處理器可以連接到存儲器，但是將理解，各種橋接器和控制器可以駐留于處理器與存儲器之間。因而，連接除非另行指出否則未必意味著直接無阻礙連接。概述具有多個查找表的查找表結(jié)構(gòu)被配置成包括四進制加法器。在特定示例中，包括可分割查找表(LUT)的自適應(yīng)邏輯模塊(ALM)被配置成包括四進制(4-1)加法器。在一些示例中，僅需XOR門、AND門、兩個單比特2-1復(fù)用器和對支持三進制(3-1)加法器的LUT結(jié)構(gòu)的少量連通性改變以支持4-1加法器。仍然使用原有信號流來支持二進制(2-1)和三進制加法器，因為可以容易復(fù)用出三進制加法器特征。示例實施例在可編程芯片上的查找表提供包括設(shè)計靈活性和可再配置性的廣泛益處。然而，在可編程芯片上包括硬編碼元件(比如加法器和復(fù)用器)以及提高性能和效率也可以是有益的。根據(jù)各種實施例，可以使用添加有最少邏輯的LUT結(jié)構(gòu)來高效地包括四進制(4-1)加法器。在特定實施例中，在已經(jīng)支持三進制(3-1)加法器的LUT中包括XOR門、AND門和兩個單比特2-1復(fù)用器以允許LUT結(jié)構(gòu)也支持4-1加法器。圖I圖示了使用ALM實施的三進制加法器的一個示例。根據(jù)各種實施例，可以在具有四個查找表的ALM中包括三進制加法器。三進制加法器支持三個同時輸入的加法。三進制加法器實施為跟隨有行波(ripple)進位加法器的3-2壓縮器。3_2壓縮器的兩個輸出是進位比特107以及求和比特。加法器的輸入生成求和比特105。求和以及進位矢量需要由進位傳播加法器(在這一情況下為LAB中的嵌入式行波進位加法器)相加。求和比特是使用查找表103確定的三個輸入的X0R。進位比特是使用查找表101確定的三個比特的多數(shù)解碼。如果在三個輸入比特中存在少于兩個‘I’比特則進位比特為‘O’。圖2A圖示了壓縮和加法運算。存在三個數(shù)A、B、C，每個數(shù)具有分別四個比特Al、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4。數(shù)字表示比特位置(等級)。求和以及進位矢量命名為SM和CY，這些矢量分別具有比特SMI、SM2、SM3、SM4、CY1、CY2、CY3和CY4。最終結(jié)果是具有比特Y1、Y2、Y3、Y4和Υ5的Y。
圖2B圖示了相同三進制加法，但是以實際數(shù)為例。輸入數(shù)是十進制的11、7和10或者二進制的1011、0111和1010。求和矢量產(chǎn)生0110而進位矢量產(chǎn)生1011。如預(yù)計的那樣，結(jié)果是二進制的11100或者十進制的28。三進制結(jié)果是對加法器樹的實現(xiàn)方式的顯著增強。例如，如果使用二進制加法器樹將64個數(shù)相加，則將存在6級加法器共計為63個加法器。在三進制樹中，這將減少至共計有32個個別加法器的5級加法器。對于四進制樹，這將僅需共計有21個加法器的3級加法器。根據(jù)各種實施例，三進制加法器樹是二進制加法器樹的1/2大小和2/3延時。四進制加法器是二進制加法器的1/3大小和1/2延時。四進制加法器無需與二進制加法器或者三進制加法器一樣多的邏輯級。在特定實施例中，四進制加法器允許多個輸入在相同時鐘周期期間的更多同時處理。圖3圖示了擴展LUT結(jié)構(gòu)以支持四進制加法器。根據(jù)各種實施例，LUT結(jié)構(gòu)使用 AML的一半中包括的ALUT。向支持三進制加法器的LUT結(jié)構(gòu)添加單個XOR門303和單個2輸入復(fù)用器301。使用ALM中的三個LUT 305、307和309。在特定實施例中，附加支持邏輯包括向XOR門303的“l(fā)ittlecarryin”輸入305，該輸入在未使用四進制模式時將與O相與?！發(fā)ittlecarryin”信號305是三個獨立輸入的與用于三進制情況的“carryout”信號相同的多數(shù)函數(shù)。求和函數(shù)的第一部分現(xiàn)在需要四個獨立輸入。雖然每個LUT支持四個邏輯輸入的函數(shù)，但是在現(xiàn)有架構(gòu)中的接線和復(fù)用器模式可能不支持一些模式并且可能需要附加輸入復(fù)用。圖4A示出了用于四進制加法的壓縮和加法運算。根據(jù)各種實施例，存在四個輸入數(shù) A、B、C 和 D，輸入數(shù)分別具有比特 Al、A2、A3、A4、BI、B2、B3、B4、Cl、C2、C3、C4、Dl、D2、D3和D4。前三個輸入將由3-2壓縮器壓縮成求和以及進位矢量SMA和CYA。SMA和CYA分別具有比特SMA1、SMA2、SMA3、SMA4、CYA1、CYA2、CYA3和CYA4。繼而，用D輸入進一步壓縮結(jié)果以生成分別具有比特SMB1、SMB2、SMB3、SMB4、CYB1、CYB2、CYB3和CYB4的求和以及進位矢量SMB和CMB。進位傳播最終結(jié)果是具有比特Yl、Y2、Y3、Y4和Y5的Y。圖4B圖示了相同四進制加法，但是以實際數(shù)為例。輸入數(shù)是十進制的3、7、9和10以及二進制的0011、0111、1001和1101。SMA和CYA矢量在3-2壓縮期間產(chǎn)生1101和0011。用值1010進一步壓縮結(jié)果以產(chǎn)生SMB和CYB矢量0001和1110。如預(yù)計的那樣，結(jié)果Y是二進制11101或者十進制29。雖然可以使用LUT結(jié)構(gòu)中的四個LUT中的僅三個LUT實施四進制加法器，但是也可以使用所有四個LUT。圖5示出了使用所有四個3-1輸入函數(shù)511、513、515和517以實施4-2壓縮器。雖然仍然需要XOR門503，但是不再需要向三進制加法器結(jié)構(gòu)添加的2-1復(fù)用器。雖然使用所有四個LUT，但是向查找表中復(fù)用的地址將效率低于圖3中的使用三個LUT的結(jié)構(gòu)。圖6和圖7指示如何實現(xiàn)從圖5變換成更可實施的圖3。當(dāng)前列SMA、先前列CYA和當(dāng)前列D的多數(shù)解碼器可以替換為如圖8A和圖8B中所示的由當(dāng)前列SMB控制的在先前列CYA與當(dāng)前列D之間的二進制選擇(2-1復(fù)用器701)。圖9圖示了支持三進制加法器的ALM的一個示例。圖10圖示了支持四進制加法器的ALM的一個示例。在特定實施例中，每個ALM包括四個3LUT。根據(jù)各種實施例，組成ALUT (半個ALM)的每個3LUT具有3個獨立輸入，但是這些輸入中的兩個輸入與ALM中的另一 ALUT相同。需要兩個2-1復(fù)用器以將ALUT尋址改變成真實3個獨立輸入。在3LUT之后的包括XOR門1003和1013的其它門如上文描述的那樣。CYA信號(little cout)是3LUT的結(jié)果，并且AND門1009和1019用來控制向下一 ALUT轉(zhuǎn)發(fā)CYA信號。應(yīng)當(dāng)注意，具有真實獨立輸入的一些LUT結(jié)構(gòu)無需附加復(fù)用器。使用復(fù)用器1005或者1015從向ALUT和先前ALUT的級聯(lián)輸出信號中的外部輸入信號之一選擇四進制級聯(lián)輸出信號。另一 2-1復(fù)用器1007或者1017在四進制級聯(lián)輸出與由3LUT之一生成的三進制級聯(lián)輸出之間選擇。圖11是示出了具有查找表結(jié)構(gòu)(該結(jié)構(gòu)包括四進制加法器解碼器)的電子器件的實現(xiàn)方式的圖解表示。雖然本發(fā)明的技術(shù)和機制可以實施于各種器件上，但是應(yīng)用在可編程邏輯的背景中特別有用。輸入級1101通常從用戶接收用于邏輯(比如處理器芯)以及將在電子器件上實施的其它部件的選擇信息。在一個示例中，接收的輸入是以高級語言程序的形式。生成器程序1105創(chuàng)建邏輯描述1103并且將邏輯描述與其它定制邏輯一起提供給各種合成工具、布局和布線程序以及邏輯配置工具中的任何工具以允許在電子器件上實施邏輯描述。 在一個示例中，輸入級1101經(jīng)常允許選擇和參數(shù)化將在電子器件上使用的部件。輸入級1101也允許配置可變或者固定延時支持。在一些示例中，向輸入級提供的部件包括知識產(chǎn)權(quán)功能、宏功能和知識產(chǎn)權(quán)芯。輸入級1101可以是用于允許高效或者方便錄入信息的使用向?qū)У膱D形用戶接口。輸入級也可以是用于獲取選擇信息的文本接口或者讀取數(shù)據(jù)文件(比如電子數(shù)據(jù)表、數(shù)據(jù)庫表或者語義)的程序。輸入級1101產(chǎn)生包含關(guān)于所選各種模塊的信息的輸出。在典型實現(xiàn)方式中，生成器程序1105可以標(biāo)識選擇并且生成具有用于實施各種模塊的信息的邏輯描述。生成器程序1105可以是根據(jù)用戶錄入的模塊信息創(chuàng)建HDL文件(比如Verilog、Abel、VHDL和AHDL文件)的Perl腳本。生成器程序1105也向綜合工具1107提供信息以允許自動綜合HDL文件。在一些示例中，邏輯描述由設(shè)計者直接提供。在用戶選擇的各種部件之間的掛鉤(hookup)也由生成器程序互連。一些可用綜合工具是可從 Wilsonville, Oregon 的 Mentor Graphics Corporation 獲得的 Leonardo Spectrum 和可從 Sunnyvale, California 的 Synplicity Corporation 獲得的 Synplify。HDL 文件可以包含僅可由綜合工具讀取的技術(shù)專屬代碼。在這一點也可以向仿真工具1109傳遞HDL文件。如本領(lǐng)域技術(shù)人員將理解的那樣，輸入級1101、生成器程序1105和綜合工具1107可以是單獨程序。在單獨程序之間的接口可以是數(shù)據(jù)庫文件、日志或者簡單地是在程序之間傳遞的消息。例如，輸入級1101可以向生成器程序1105直接發(fā)送消息以允許生成器程序創(chuàng)建邏輯描述而不是向儲存器寫入文件。類似地，生成器程序可以向綜合工具直接提供信息而不是寫入HDL文件。類似地，輸入級1101、生成器程序1105和綜合工具1107可以集成在單個程序中。用戶可以選擇各種模塊，并且集成程序繼而可以取得用戶選擇并且以綜合網(wǎng)表的形式輸出邏輯描述而無中間文件。任何用于描繪將在電子器件上實施的邏輯的機制這里將稱為邏輯描述。根據(jù)各種實施例，邏輯描述是HDL文件(比如VHDUAbel、AHDL或者Verilog文件)。邏輯描述可以是在用戶選擇部件和參數(shù)到最終配置器件之間的各種處理級中。根據(jù)其它實施例，邏輯描述是綜合網(wǎng)表(比如電子設(shè)計交換格式輸入文件(EDF文件))。EDF文件是綜合工具1107可以輸出的綜合網(wǎng)表文件的一個示例。綜合工具1107可以取得HDL文件并且輸出EDF文件。用于綜合的工具允許在電子器件上實施邏輯設(shè)計。一些可用綜合工具是可從Wilsonville,Oregon的Mentor GraphicsCorporation 獲得的 Leonardo Spectrum 和可從 Sunnyvale, California 的 SynplicityCorporation獲得的Synplify。本領(lǐng)域技術(shù)人員將理解各種綜合網(wǎng)表格式。驗證級1113通常跟隨綜合級1107。驗證級校驗設(shè)計的準(zhǔn)確性以保證中間或者最終設(shè)計實現(xiàn)預(yù)計要求。驗證級通常包括仿真工具和時序分析工具。用于仿真的工具允許應(yīng)用輸入和觀測輸出而無需實施物理器件。仿真工具向設(shè)計者提供用于設(shè)計的功能和時序驗證的成本有效和高效機制。功能驗證涉及到電路的與時序考慮獨立的邏輯運算。忽略比如門延遲之類的參數(shù)。時序驗證涉及到分析設(shè)計的具有時序延遲的運算。確認(rèn)針對依序器件(比如觸發(fā)器)的設(shè)置、保持和其它時序要求。一些可用仿真工具包括可從Sunnyvale,California 的 Synopsys Corporation 獲得的 Synopsys VCS、VSS 和 Scirocco 以及可從 San Jose,California 的 Cadence Design Systems 獲得的 Cadence NC-Verilog 和 NC-VHDL。在驗證級1113之后，可以向包括布局和布線以及配置工具的物理設(shè)計工具1119提供綜合網(wǎng)表文件。布局和布線工具通常根據(jù)為了實施電子設(shè)計而需要的邏輯將邏輯單元定位于目標(biāo)硬件器件的具體邏輯元件上并且在各種邏輯元件的輸入和輸出之間連接接線。也可以在1123物理測試器件。對于可編程邏輯器件，可編程邏輯配置級可以取得布局和布線工具的輸出以利用用戶選擇和參數(shù)化的模塊對邏輯器件編程。根據(jù)各種實施例，在可從San Jose,California的Altera Corporation獲得的Quartus Development Tool中提供布局和布線工具以及邏輯配置級。如本領(lǐng)域技術(shù)人員將理解的那樣，可以使用本發(fā)明的各種技術(shù)來測試各種綜合、布局和布線以及可編程邏輯配置工具。如上文所言，可以用各種方式集成不同級和程序。根據(jù)一個實施例,輸入級1101、生成器程序1105、綜合工具1107、驗證工具1113和物理設(shè)計工具1119集成在單個程序中。各種級自動運行并且對于用戶而言透明。程序可以接收用戶選擇的模塊、生成邏輯描述(該邏輯描述描繪用于實施各種所選模塊的邏輯)并且實施電子器件。如本領(lǐng)域技術(shù)人員將理解的那樣，HDL文件和EDF文件僅為邏輯描述的示例。其它文件格式以及內(nèi)部程序表示是邏輯描述的其它示例。圖12是示出了可以用來實施可編程芯片(該芯片具有支持四進制加法器的查找表結(jié)構(gòu))的典型計算機系統(tǒng)的圖解表示。計算機系統(tǒng)1200包括耦合到設(shè)備(包括存儲器1206 (通常為隨機存取存儲器或者“RAM”)、存儲器1204 (通常為只讀存儲器或者“ROM”))的任何數(shù)目的處理器1202(也稱為中央處理單元或者CPU)。處理器1202可以被配置成生成電子設(shè)計。如本領(lǐng)域中眾所周知的，存儲器1204作用于向CPU單向傳送數(shù)據(jù)和指令，而存儲器1206通常用來以雙向方式傳送數(shù)據(jù)和指令。這兩個存儲器設(shè)備可以包括上文描述的計算機可讀介質(zhì)中的任何適當(dāng)類型的計算機可讀介質(zhì)。大容量存儲設(shè)備1208也雙向耦合到CPU 1202并且提供附加數(shù)據(jù)存儲容量而且可以包括上文描述的計算機可讀介質(zhì)中的任何計算機可讀介質(zhì)。大容量存儲設(shè)備1208可以用來存儲程序、數(shù)據(jù)等并且通常是比存儲器更慢的次級存儲介質(zhì)(比如硬盤)。大容量存儲設(shè)備1208可以用來保持預(yù)封裝邏輯或者知識產(chǎn)權(quán)功能的庫或者數(shù)據(jù)庫以及關(guān)于生成特定配置的信息。將理解可以在適當(dāng)情況下用標(biāo)準(zhǔn)方式并入大容量存儲設(shè)備1208內(nèi)保持的信息作為存儲器1206的部分(作為虛擬存儲器)。具體大容量存儲設(shè)備(比如CD-ROM1214)也可以向CPU單向傳遞數(shù)據(jù)。CPU 1202也耦合到包括一個或者多個輸入/輸出設(shè)備(比如視頻監(jiān)視器、跟蹤球、鼠標(biāo)、鍵盤、麥克風(fēng)、觸敏顯示器、換能器讀卡器、磁或者紙帶讀取器、寫字板、觸筆、語音或者筆跡識別器或者其它公知輸入設(shè)備(當(dāng)然比如其它計算機))的接口 1210。CPU 1202可以是設(shè)計工具處理器。最后，CPU 1202可選地可以使用如在1212大體上所示的網(wǎng)絡(luò)連接耦合到計算機或者電信網(wǎng)絡(luò)。利用這樣的網(wǎng)絡(luò)連接，設(shè)想CPU在執(zhí)行上文描述的過程步驟的過程中可以從網(wǎng)絡(luò)接收信息或者可以向網(wǎng)絡(luò)輸出信息。應(yīng)當(dāng)注意，系統(tǒng)1200也可以與用于向可編程芯片上傳送完成的設(shè)計的設(shè)備相關(guān)聯(lián)。上文描述的設(shè)備和材料將為計算機硬件和軟件領(lǐng)域技術(shù)人員所熟悉。 雖然上文為了方便而以單數(shù)描述許多部件和過程，但是本領(lǐng)域技術(shù)人員將理解多個部件和重復(fù)過程也可以用來實踐本發(fā)明的技術(shù)。盡管已經(jīng)參照本發(fā)明的具體實施例具體示出和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將理解可以進行對公開的實施例在形式和細(xì)節(jié)上的改變而不脫離本發(fā)明的精神實質(zhì)或者范圍。例如，本發(fā)明的實施例可以與多種主控和從屬部件一起運用而不應(yīng)限于上文提到的部件。因此，旨在于將本發(fā)明解釋為包括落入本發(fā)明的真實精神實質(zhì)和范圍內(nèi)的所有變化和等效實施例。
權(quán)利要求
1.一種器件，包括 多個邏輯模塊，包括第一邏輯模塊和第二邏輯模塊，所述第一邏輯模塊包括第一查找表，配置成接收第一輸入比特、第二輸入比特和第三輸入比特并且輸出第一進位比特;第二查找表，配置成接收所述第一輸入比特、所述第二輸入比特和所述第三輸入比特并且輸出第一求和比特，其中所述第一查找表和所述第二查找表駐留于相同邏輯級上； 異或(XOR)電路，配置成接收第四輸入比特和所述第一求和比特以允許生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的四進制加法的結(jié)果比特。
2.根據(jù)權(quán)利要求I所述的器件，其中所述第一邏輯模塊還包括第三查找表，配置成接收所述第一求和比特、所述第四輸入比特和前級第一進位比特以生成第二進位比特。
3.根據(jù)權(quán)利要求2所述的器件，其中XOR電路是第四查找表，所述第四查找表被配置成接收所述第一求和比特、所述第四輸入比特和前級第一進位比特以用于與前級第二進位比特組合以生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的加法的結(jié)果比特。
4.根據(jù)權(quán)利要求2所述的器件，其中所述第一邏輯第一查找表、所述第二查找表和所述第三查找表駐留于自適應(yīng)邏輯模塊中。
5.根據(jù)權(quán)利要求I所述的器件，還包括復(fù)用器，配置成接收所述第四輸入比特和前級第一進位比特以選擇第二進位比特。
6.根據(jù)權(quán)利要求5所述的器件，其中XOR電路包括兩個XOR門，第一XOR門被配置成接收所述第四輸入比特和所述第一求和比特以生成用于控制所述復(fù)用器的選擇比特。
7.根據(jù)權(quán)利要求6所述的器件，其中第二XOR門被配置成接收所述前級第一進位比特和所述選擇比特以生成第二求和比特。
8.根據(jù)權(quán)利要求7所述的器件，其中所述第二求和比特與所述前級第二進位比特組合以生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的加法的結(jié)果比特。
9.根據(jù)權(quán)利要求8所述的器件，其中所述第二求和比特與所述前級第二進位比特和前級行波進位比特組合以生成行波進位比特。
10.根據(jù)權(quán)利要求I所述的器件，其中器件是可編程芯片。
11.一種包括四進制加法器的查找表(LUT)結(jié)構(gòu)，所述LUT結(jié)構(gòu)包括 第一查找表，配置成接收第一輸入比特、第二輸入比特和第三輸入比特并且輸出第一進位比特； 第二查找表，配置成接收所述第一輸入比特、所述第二輸入比特和所述第三輸入比特并且在與輸出所述第一進位比特相同的時鐘周期中輸出第一求和比特； 異或(XOR)電路，配置成接收第四輸入比特和所述第一求和比特以允許生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的加法的結(jié)果比特。
12.根據(jù)權(quán)利要求11所述的查找表(LUT)結(jié)構(gòu)，還包括第三查找表，配置成接收所述第一求和比特、所述第四輸入比特和前級第一進位比特以生成第二進位比特。
13.根據(jù)權(quán)利要求12所述的查找表(LUT)結(jié)構(gòu)，其中XOR電路是第四查找表，所述第四查找表被配置成接收所述第一求和比特、所述第四輸入比特和前級第一進位比特以用于與前級第二進位比特組合以生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的加法的結(jié)果比特。
14.根據(jù)權(quán)利要求12所述的查找表(LUT)結(jié)構(gòu)，其中所述第一查找表、所述第二查找表和所述第三查找表駐留于相同邏輯級上。
15.根據(jù)權(quán)利要求11所述的查找表(LUT)結(jié)構(gòu)，還包括復(fù)用器，配置成接收所述第四輸入比特和前級第一進位比特以選擇第二進位比特。
16.根據(jù)權(quán)利要求15所述的查找表(LUT)結(jié)構(gòu)，其中XOR電路包括兩個XOR門，第一XOR門被配置成接收所述第四輸入比特和所述第一求和比特以生成用于控制所述復(fù)用器的選擇比特。
17.根據(jù)權(quán)利要求16所述的查找表(LUT)結(jié)構(gòu)，其中第二XOR門被配置成接收所述前級第一進位比特和所述選擇比特以生成第二求和比特。
18.根據(jù)權(quán)利要求17所述的查找表(LUT)結(jié)構(gòu)，其中所述第二求和比特與所述前級第二進位比特組合以生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的加法的結(jié)果比特。
19.根據(jù)權(quán)利要求18所述的查找表(LUT)結(jié)構(gòu)，其中所述第二求和比特與所述前級第二進位比特和前級行波進位比特組合以生成行波進位比特。
20.根據(jù)權(quán)利要求11所述的查找表(LUT)結(jié)構(gòu)，其中所述查找表結(jié)構(gòu)使用自適應(yīng)邏輯模塊實施于可編程芯片上。
21.—種器件,包括 第一查找表裝置，配置成接收第一輸入比特、第二輸入比特和第三輸入比特并且輸出第一進位比特； 第二查找表裝置，配置成接收所述第一輸入比特、所述第二輸入比特和所述第三輸入比特并且在與輸出所述第一進位比特相同的時鐘周期中輸出第一求和比特； 異或(XOR)裝置，配置成接收第四輸入比特和所述第一求和比特以允許生成用于所述第一輸入比特、所述第二輸入比特、所述第三輸入比特和所述第四輸入比特的加法的結(jié)果比特。
全文摘要
一種具有多個查找表的查找表結(jié)構(gòu)被配置成包括四進制加法器。在具體示例中，包括可分割查找表(LUT)的自適應(yīng)邏輯模塊(ALM)被配置成包括四進制(4-1)加法器。在一些示例中，僅需XOR門、AND門、兩個單比特2-1復(fù)用器和對支持三進制(3-1)加法器的LUT結(jié)構(gòu)的少量連通性改變以支持4-1加法器。仍然使用原有信號流來支持二進制(2-1)加法器和三進制加法器，因為可以容易復(fù)用出三進制加法器特征。
文檔編號H03K19/21GK102812433SQ201180015726
公開日2012年12月5日 申請日期2011年3月22日 優(yōu)先權(quán)日2010年3月25日
發(fā)明者M·蘭格哈默 申請人:阿爾特拉公司