專利名稱：晶體振蕩電路及使用其的電子裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種晶體振蕩電路及使用其的電子裝置。
背景技術(shù)：
通常，電子裝置利用晶體振蕩電路產(chǎn)生的精確諧振頻率信號(hào)來提供穩(wěn)定的時(shí)鐘信號(hào)，因 此其對振蕩頻率的精確度要求也非常高。晶體振蕩電路具有一個(gè)重要的參數(shù)，那就是晶體的 標(biāo)準(zhǔn)負(fù)載電容值，只有電路中外接在晶體兩端的實(shí)際負(fù)載電容值與標(biāo)準(zhǔn)負(fù)載電容值相等時(shí)， 才可以得到精確的諧振頻率。如諧振頻率為320KHZ，負(fù)載電容為6PF的晶體，當(dāng)外接的實(shí)際 負(fù)載電容值等于6PF，該晶體才可提供320KHZ的諧振頻率；當(dāng)外接的實(shí)際負(fù)載電容值小于或 大于6PF時(shí)，將會(huì)造成諧振頻率的偏移。因此，外接的實(shí)際負(fù)載電容值的變化將直接影響晶 體振蕩電路的諧振頻率。
現(xiàn)有的晶體振蕩電路一般通過在芯片的兩個(gè)振蕩引腳之間接入晶體，再將兩個(gè)電容分別 接到晶體的兩端，每個(gè)電容的另一端接地，由于芯片兩個(gè)振蕩引腳間串聯(lián)一個(gè)或者奇數(shù)個(gè)反 相放大器，與上述兩個(gè)外接電容形成一個(gè)等效的并聯(lián)諧振回路，構(gòu)成晶體振蕩電路。而上述 兩個(gè)外接電容即為晶體的實(shí)際負(fù)載電容，其等效電容值即為兩個(gè)外接電容串聯(lián)的電容值。但 在實(shí)際電路中，芯片振蕩引腳具有一定的寄生電容，且在高頻情況下，寄生電容的等效電容 值將增大。因此實(shí)際負(fù)載電容值應(yīng)為兩個(gè)外接電容串聯(lián)的電容值與芯片振蕩引腳寄生電容的 等效電容值之和。因此，芯片振蕩引腳寄生電容將影響實(shí)際負(fù)載電容值，造成晶體諧振蕩頻 率的偏移，影響晶體振蕩電路的精度。

實(shí)用新型內(nèi)容
有鑒于此，需提供一種晶體振蕩電路，減少芯片振蕩引腳寄生電容所造成的晶體諧振頻 率偏移，提高晶體振蕩電路的精度。
然，還需提供一種使用所述晶體振蕩電路的電子裝置。
本實(shí)用新型實(shí)施方式中的晶體振蕩電路，與芯片的第一振蕩引腳及第二振蕩引腳相連， 用于為所述芯片提供時(shí)鐘信號(hào)，其包括晶體、第一電容、第二電容、第三電容。其中，第一 電容接于第一振蕩引腳與第二振蕩引腳之間。第二電容接于第一振蕩引腳與地之間。第三電 容一端與第二振蕩引腳相連，另一端通過晶體接地。
優(yōu)選地，所述晶體包括石英晶體或陶瓷諧振槽路。
3優(yōu)選地，所述晶體是等效諧振電路。
優(yōu)選地，所述等效諧振電路包括電感、電阻、第四電容及第五電容，其中，所述電感、 電阻及第四電容串聯(lián)后與所述第五電容并聯(lián)接于所述第三電容與地之間。
本實(shí)用新型實(shí)施方式中的電子裝置，包括芯片與所述晶體振蕩電路。其中，芯片具有第 一振蕩引腳及第二振蕩引腳。所述晶體振蕩電路，用于為所述芯片提供時(shí)鐘信號(hào)，其包括晶 體、第一電容、第二電容、第三電容。其中，第一電容接于第一振蕩引腳與第二振蕩引腳之 間。第二電容接于第一振蕩引腳與地之間。第三電容一端與第二振蕩引腳相連，另一端通過 晶體接地。優(yōu)選地，所述晶體包括石英晶體或陶瓷諧振槽路。
優(yōu)選地，所述晶體是等效諧振電路。
優(yōu)選地，所述等效諧振電路包括電感、電阻、第四電容及第五電容，其中，所述電感、 電阻及第四電容串聯(lián)后與所述第五電容并聯(lián)接于所述第三電容與地之間。
本實(shí)用新型提出的晶體振蕩電路及使用其的電子裝置通過改善晶體兩端外接電容的布局 ，從而降低芯片振蕩引腳寄生電容對晶體實(shí)際負(fù)載電容值的影響，減少了晶體諧振蕩頻率的 偏移，提高了晶體振蕩電路的精度。


圖l為本實(shí)用新型電子裝置的一種實(shí)施方式的電路圖； 圖2為圖1中的晶體振蕩電路實(shí)際負(fù)載電容的等效電路圖3描述了圖1中的晶體振蕩電路中芯片振蕩引腳總寄生電容的變化對實(shí)際負(fù)載電容的影
響；
圖4描述了本實(shí)用新型提出的晶體振蕩電路中晶體等效諧振電路的一種實(shí)施方式。
具體實(shí)施方式

圖l為本實(shí)用新型提出的電子裝置l的一種實(shí)施方式的電路圖。如圖1所示，電子裝置l包 括芯片10及晶體振蕩電路20。其中，晶體振蕩電路20用于為電子裝置1中的芯片10提供時(shí)鐘 信號(hào)，其包括晶體200、第一電容d、第二電容C2及第三電容C3。
本實(shí)施方式中，芯片10具有第一振蕩引腳pinl、第二振蕩引腳pin2及接于第一振蕩引腳 pinl及第二振蕩引腳pin2之間的反相放大器100。其中，電容Cpim及電容Cpin2分別為第一振蕩 引腳pinl及第二振蕩引腳pin2的寄生電容，所述寄生電容實(shí)體上并不存在，僅是所述第一振 蕩引腳pinl及第二振蕩引腳pin2對地所產(chǎn)生的一種電容效應(yīng)。第一電容d、第二電容(]2及第 三電容C3為晶體200的外接電容。本實(shí)施方式中，第一電容Ci連接于第一振蕩引腳pinl及第 二振蕩引腳pin2之間。第二電容C2的連接于第一振蕩引腳pinl與地之間。第三電容C3—端與第二振蕩引腳pin2相連，另一端通過晶體200接地。
圖2為圖1中的晶體振蕩電路20中實(shí)際負(fù)載電容CL的等效電路圖。如圖2所示，電容Cpin為 芯片10第一振蕩引腳pinl及第二振蕩引腳pin2的總寄生電容，等效于電容Cpim與電容Cpin2串 聯(lián)，其電容值為
Cpin = (Cpinl+Cpin2) / (Cpinl ^ Cpin2)
由圖2可以看出，總寄生電容Cpin與第一電容d為并聯(lián)關(guān)系，再與第二電容C2及第一電容 C3串聯(lián)構(gòu)成晶體振蕩電路20的實(shí)際負(fù)載電容CL，其電容值為
Cl = [(C!+Cpin) XC2XC3]/[(C!+Cpin) XC2+(C!+Cpin+C2) XC3]
本實(shí)用新型中，第一電容Cl、第二電容C2及第三電容C3的電容值均大于總寄生電容Cpin， 且，晶體振蕩電路20通過改善晶體200外接電容的布局，使得總寄生電容Cpin具有上述公式中 的位置關(guān)系，從而有效降低總的寄生電容Cpin對總負(fù)載電容Ct的影響。換言之，無論總的寄 生電容Cpin如何變化，其變化量相對于總負(fù)載電容Ct的改變不大。
圖3描述了本實(shí)用新型提出的晶體振蕩電路20中芯片10振蕩引腳總寄生電容Cpin的變化對 實(shí)際負(fù)載電容CL的影響。如圖3所示，當(dāng)?shù)谝浑娙?^及第二電容C3電容值為51PF，第二電容 C2電容值為56PF時(shí)，芯片lO中振蕩引腳總寄生電容Cpin的電容值從O. 1PF增大到2PF時(shí)，實(shí)際 負(fù)載電容CL的電容值僅增加了O. 27PF，明顯降低了芯片10中振蕩引腳總寄生電容Cpin的變化 對實(shí)際負(fù)載電容CL的影響，可以有效減少了晶體200諧振頻率的偏移。
本實(shí)用新型提出的晶體振蕩電路20中的晶體200可以是石英晶體、陶瓷諧振槽路等機(jī)械 諧振器件，也可由具同樣作用的等效諧振電路代替。
圖4描述了本實(shí)用新型提出的晶體振蕩電路20中晶體200的一種等效諧振電路。如圖4所 示，等效諧振電路包括電感k、電阻&、第四電容C4及第五電容C5。其中電感k、電阻&及第 四電容C4串聯(lián)后與第五電容C5并聯(lián)接于晶體振蕩電路20中的第三電容C3與地之間。
需明確的是，所述多個(gè)電容(如第一電容Ch第二電容C2及第三電容C3等)的個(gè)數(shù)及電 容值可以根據(jù)實(shí)際電路進(jìn)行設(shè)定。
本實(shí)用新型提出的晶體振蕩電路20通過改善晶體200兩端外接電容的布局，從而降低芯 片振蕩引腳寄生電容Cpin對晶體200的實(shí)際負(fù)載電容CL的影響，減少了晶體200諧振頻率的偏 移，提高了晶體振蕩電路20精度。
權(quán)利要求1.一種晶體振蕩電路，與芯片的第一振蕩引腳及第二振蕩引腳相連，用于為所述芯片提供時(shí)鐘信號(hào)，其特征在于，包括晶體；第一電容，接于所述第一振蕩引腳與所述第二振蕩引腳之間；第二電容，接于所述第一振蕩引腳與地之間；及第三電容，一端與所述第二振蕩引腳相連，另一端通過所述晶體接地。
2 如權(quán)利要求l所述的晶體振蕩電路，其特征在于，所述晶體包括石 英晶體或陶瓷諧振槽路。
3 如權(quán)利要求l所述的晶體振蕩電路，其特征在于，所述晶體是等效諧振電路。
4 如權(quán)利要求3所述的晶體振蕩電路，其特征在于，所述等效諧振電 路包括電感、電阻、第四電容及第五電容，其中，所述電感、電阻及第四電容串聯(lián)后與所述 第五電容并聯(lián)接于所述第三電容與地之間。
5 一種電子裝置，其特征在于，包括 芯片，具有第一振蕩引腳及第二振蕩引腳；及如權(quán)利要求1至4任一項(xiàng)所述的晶體振蕩電路，用于為所述芯片提供時(shí)鐘信號(hào)。
專利摘要一種晶體振蕩電路，與芯片的第一及第二振蕩引腳相連，用于為所述芯片提供時(shí)鐘信號(hào)。所述晶體振蕩電路包括晶體、第一電容、第二電容、第三電容。第一電容接于第一振蕩引腳與第二振蕩引腳之間。第二電容接于第一振蕩引腳與地之間。第三電容一端與第二振蕩引腳相連，另一端通過晶體接地。本實(shí)用新型還提供了一種使用所述晶體振蕩電路的電子裝置。本實(shí)用新型提出的晶體振蕩電路及電子裝置通過改善晶體兩端外接電容的布局，從而降低芯片振蕩引腳寄生電容對晶體負(fù)載電容的影響，減少了晶體諧振蕩頻率的偏移，提高了晶體振蕩電路的精度。
文檔編號(hào)H03B5/04GK201422100SQ200920302589
公開日2010年3月10日 申請日期2009年4月25日 優(yōu)先權(quán)日2009年4月25日
發(fā)明者吳正宇 申請人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司