專利名稱：半導(dǎo)體電路裝置及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能使驅(qū)動(dòng)能力及電力消耗最優(yōu)化的半導(dǎo)體電路裝置及半導(dǎo)體裝置，尤其是涉及用于SiP(System in a Package組件式系統(tǒng)，以下，簡(jiǎn)稱為SiP)的半導(dǎo)體電路裝置及半導(dǎo)體裝置。
背景技術(shù)：


圖11是表示現(xiàn)有的SiP的結(jié)構(gòu)的局部斷面圖。參照?qǐng)D11，SiP1100，在墊板3000上例如設(shè)置形成有邏輯電路的芯片(以下，簡(jiǎn)稱為邏輯芯片)2000。
另外，在邏輯芯片2000上，例如，安裝著形成有DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)等存儲(chǔ)器的芯片(以下，簡(jiǎn)稱為存儲(chǔ)器芯片)1000。
另外，存儲(chǔ)器芯片1000及邏輯芯片2000，分別設(shè)有與芯片上所形成的輸入輸出電路連接的焊點(diǎn)(圖中未示出)。
進(jìn)一步，為使存儲(chǔ)器芯片1000及邏輯芯片2000在電氣上導(dǎo)通，用導(dǎo)線5000b將其各自所設(shè)有的焊點(diǎn)連接在一起。
另外，為了與SiP1100的外部(圖中未示出)在電氣上導(dǎo)通，用導(dǎo)線5000a將邏輯芯片2000上所設(shè)有的焊點(diǎn)與內(nèi)部引線7000連接。
即，存儲(chǔ)器芯片1000的輸入輸出信號(hào)，經(jīng)由邏輯芯片2000而從導(dǎo)線5000a輸入輸出，而不是直接從組件輸入輸出。
另外，當(dāng)按晶片狀態(tài)分別對(duì)存儲(chǔ)器芯片1000及邏輯芯片2000進(jìn)行測(cè)試時(shí)，存儲(chǔ)器芯片1000及邏輯芯片2000的輸入輸出信號(hào)，直接從各自的焊點(diǎn)對(duì)測(cè)試裝置進(jìn)行輸入輸出，因此負(fù)載很大，所以必須確保輸入輸出的驅(qū)動(dòng)能力能夠承受得起測(cè)試。
另外，在將存儲(chǔ)器芯片1000及邏輯芯片2000組裝成僅如SiP1100所示的一個(gè)組件時(shí)，在各芯片的各自的輸入輸出電路中將存在著對(duì)芯片外部進(jìn)行驅(qū)動(dòng)的多余的驅(qū)動(dòng)能力。
但是，在SiP1100的通常使用中，芯片間的導(dǎo)線5000b的負(fù)載很小，因此，只需具有可以驅(qū)動(dòng)從存儲(chǔ)器芯片1000到邏輯芯片2000或從邏輯芯片2000到存儲(chǔ)器芯片1000的負(fù)載的驅(qū)動(dòng)能力即可。
在如上所述的現(xiàn)有的SiP1100中，存在著可以不用來對(duì)組件外部進(jìn)行驅(qū)動(dòng)的輸入輸出電路，驅(qū)動(dòng)組件外部負(fù)載的這一部分驅(qū)動(dòng)能力，是不需要的。反過來說，當(dāng)具有這些不需要的驅(qū)動(dòng)能力時(shí)，將使電力消耗增加。
另外，如確保了測(cè)試時(shí)所需要的驅(qū)動(dòng)能力，則存在著比通常使用時(shí)所需的驅(qū)動(dòng)能力大因而使電力消耗增加的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供一種在測(cè)試時(shí)及通常使用時(shí)改變輸入輸出電路的驅(qū)動(dòng)能力從而能使驅(qū)動(dòng)能力及電力消耗達(dá)到最優(yōu)化的半導(dǎo)體電路裝置及半導(dǎo)體裝置。
本發(fā)明的半導(dǎo)體電路裝置及半導(dǎo)體裝置，備有緩沖電路及輸入輸出電路，該緩沖電路，具有輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及在測(cè)試模式下切換的第2信號(hào)并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)及第2信號(hào)的反相信號(hào)并輸出第4信號(hào)的第2控制部，該輸入輸出電路，具有輸入第3信號(hào)的第1驅(qū)動(dòng)器、輸入第4信號(hào)的第2驅(qū)動(dòng)器、輸入端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸出端子連接而輸出端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸入端子連接的第3驅(qū)動(dòng)器。
另外，在本發(fā)明的第1部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及控制寄存器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)及控制器的輸出的反相信號(hào)并輸出第4信號(hào)的第2控制部。
另外，在本發(fā)明的第1部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入在測(cè)試模式下切換的第2信號(hào)、控制寄存器的輸出及從內(nèi)部電路輸出的第5信號(hào)的選擇器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及選擇器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)及選擇器的輸出的反相信號(hào)并輸出第4信號(hào)的第2控制部。
另外，在本發(fā)明的第1至第3部分的任何部分所述的半導(dǎo)體電路裝置中，第1控制部及第2控制部，是AND(“與”)電路。
另外，還備有緩沖電路及輸入輸出電路，該緩沖電路，具有輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及在測(cè)試模式下切換的第2信號(hào)并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)并輸出第4信號(hào)的第2控制部，該輸入輸出電路，具有輸入第3信號(hào)的第1驅(qū)動(dòng)器、輸入第4信號(hào)的第2驅(qū)動(dòng)器、輸入端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸出端子連接而輸出端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸入端子連接的第3驅(qū)動(dòng)器。
另外，在本發(fā)明的第5部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及控制寄存器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)并輸出第4信號(hào)的第2控制部。
另外，在本發(fā)明的第5部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入在測(cè)試模式下切換的第2信號(hào)、控制寄存器的輸出及從內(nèi)部電路輸出的第5信號(hào)的選擇器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及選擇器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)并輸出第4信號(hào)的第2控制部。
另外，在本發(fā)明的第5至第7部分的任何部分所述的半導(dǎo)體電路裝置中，第1控制部是與電路，第2控制部是反相電路。
另外，在通過使形成有邏輯電路的半導(dǎo)體電路裝置與形成有存儲(chǔ)器的半導(dǎo)體電路裝置在電氣上相互導(dǎo)通而形成的半導(dǎo)體裝置中，形成有邏輯電路的半導(dǎo)體電路裝置或形成有存儲(chǔ)器的半導(dǎo)體電路裝置，采用第1至第8部分的任何部分所述的半導(dǎo)體電路裝置。
另外，在第9部分所述的半導(dǎo)體裝置中，將形成有存儲(chǔ)器的半導(dǎo)體電路裝置安裝在形成有邏輯電路的半導(dǎo)體電路裝置上，并使其在電氣上相互導(dǎo)通。
另外，在第9或第10部分所述的半導(dǎo)體裝置中，采用形成有邏輯電路的半導(dǎo)體電路裝置代替形成有存儲(chǔ)器的半導(dǎo)體電路裝置。
進(jìn)一步，在通過使多個(gè)半導(dǎo)體電路裝置在電氣上導(dǎo)通而形成的半導(dǎo)體裝置中，上述半導(dǎo)體電路裝置，采用第1至第8部分的任何部分所述的半導(dǎo)體電路裝置。
附圖的簡(jiǎn)單說明圖1是表示本發(fā)明實(shí)施形態(tài)1的SiP的結(jié)構(gòu)的局部平面圖。
圖2是本發(fā)明實(shí)施形態(tài)1的輸入輸出電路圖。
圖3是本發(fā)明實(shí)施形態(tài)1的緩沖電路的電路圖。
圖4是本發(fā)明實(shí)施形態(tài)2的緩沖電路的電路圖。
圖5是本發(fā)明實(shí)施形態(tài)3的緩沖電路的電路圖。
圖6是本發(fā)明實(shí)施形態(tài)4的輸入輸出電路圖。
圖7是本發(fā)明實(shí)施形態(tài)4的緩沖電路的電路圖。
圖8是本發(fā)明實(shí)施形態(tài)5的緩沖電路的電路圖。
圖9是本發(fā)明實(shí)施形態(tài)6的緩沖電路的電路圖。
圖10是表示本發(fā)明實(shí)施形態(tài)7的SiP的結(jié)構(gòu)的局部平面圖。
圖11是表示現(xiàn)有的SiP的結(jié)構(gòu)的局部斷面圖。
發(fā)明的具體實(shí)施形態(tài)實(shí)施形態(tài)1以下，對(duì)本發(fā)明進(jìn)行說明。圖1是表示實(shí)施形態(tài)1的SiP的結(jié)構(gòu)的局部平面圖。參照?qǐng)D1，該SiP10，在墊板3上，設(shè)置邏輯芯片2，在其上安裝存儲(chǔ)器芯片1。
另外，在存儲(chǔ)器芯片1上，形成輸入輸出電路13a，并設(shè)有與輸入輸出電路13a連接的焊點(diǎn)11a。
另外，焊點(diǎn)11a及輸入輸出電路13a，在該輸入輸出電路13a上當(dāng)然可以設(shè)置一個(gè)或多個(gè)。
另外，在邏輯芯片2上，形成輸入輸出電路23a，并設(shè)有與輸入輸出電路23a連接的焊點(diǎn)21a、22a。
另外，焊點(diǎn)21a、22a等，在邏輯芯片2上當(dāng)然可以存在多個(gè)，輸入輸出電路23a可以設(shè)置一個(gè)或多個(gè)，這一點(diǎn)就不用說了。
進(jìn)一步，為使存儲(chǔ)器芯片1及邏輯芯片2在電氣上導(dǎo)通，例如，用導(dǎo)線5b將其各自所設(shè)有的焊點(diǎn)11a和22a連接在一起。
另外，為了與SiP10的外部(圖中未示出)在電氣上導(dǎo)通，例如，用導(dǎo)線5a將邏輯芯片2上所設(shè)有的焊點(diǎn)21a與內(nèi)部引線7a連接。
另外，圖2是實(shí)施形態(tài)1的輸入輸出電路圖。參照?qǐng)D2，該輸入輸出電路，用于存儲(chǔ)器芯片1的輸入輸出電路13a或邏輯芯片2的輸入輸出電路23a。
另外，輸入輸出電路13a、23a，設(shè)有輸入信號(hào)E1的驅(qū)動(dòng)器D1及輸入信號(hào)E2的驅(qū)動(dòng)器D2。
另外，還設(shè)有輸入端子與驅(qū)動(dòng)器D1及驅(qū)動(dòng)器D2的輸出端子連接而輸出端子與驅(qū)動(dòng)器D1及驅(qū)動(dòng)器D2的輸入端子連接的驅(qū)動(dòng)器D3。
進(jìn)一步，在驅(qū)動(dòng)能力上，將驅(qū)動(dòng)器D1設(shè)定為大于驅(qū)動(dòng)器D2。此外，驅(qū)動(dòng)器D1的能力，具有足以驅(qū)動(dòng)測(cè)試器(圖中未示出)的能力，驅(qū)動(dòng)器D2的能力，具有足以驅(qū)動(dòng)輸入輸出電路的能力，但不具備驅(qū)動(dòng)測(cè)試器的能力。
另外，圖3是實(shí)施形態(tài)1的緩沖電路的電路圖。參照?qǐng)D3，該緩沖電路，設(shè)有輸入從存儲(chǔ)器芯片1及邏輯芯片2所分別設(shè)有的內(nèi)部電路(圖中未示出)輸出的允許輸出1及MODE1的與電路30。
另外，允許輸出1，是從輸入輸出電路13a、23a輸出數(shù)據(jù)時(shí)變?yōu)樵试S而不輸出時(shí)變?yōu)榻沟男盘?hào)，MODE1是在測(cè)試模式下切換的信號(hào)。
另外，還設(shè)有輸入分別從存儲(chǔ)器芯片1及邏輯芯片2上所設(shè)有的內(nèi)部電路輸出的允許輸出1及MODE1的反相信號(hào)的與電路31。
另外，上述緩沖電路，當(dāng)然，并不限于與電路30、31，只要設(shè)置具有同等功能的控制部即可。
以下，說明圖2和圖3的動(dòng)作。首先，測(cè)試時(shí)，在圖3中，在MODE1為“H”(高電平)、允許輸出1為“H”的情況下，從與電路30輸出“H”的信號(hào)E1并從與電路31輸出“L”(低電平)的信號(hào)E2。
另外，在MODE1為“H”、允許輸出1為“L”的情況下，從與電路30輸出“L”的信號(hào)E1并從與電路31輸出“L”的信號(hào)E2。
這時(shí)，在圖2中，響應(yīng)“H”的信號(hào)E1，使驅(qū)動(dòng)器D1驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D1的驅(qū)動(dòng)，驅(qū)動(dòng)測(cè)試器。
接著，在通常使用時(shí)，在圖3中，在MODE1為“L”、允許輸出1為“H”的情況下，從與電路30輸出“L”的信號(hào)E1并從與電路31輸出“H”的信號(hào)E2。
另外，在MODE1為“L”、允許輸出1為“L”的情況下，從與電路30輸出“L”的信號(hào)E1并從與電路31輸出“L”的信號(hào)E2。
這時(shí)，在圖2中，響應(yīng)“H”的信號(hào)E2，使驅(qū)動(dòng)器D2驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D2的驅(qū)動(dòng)，驅(qū)動(dòng)輸入輸出電路13a、23a，但不驅(qū)動(dòng)測(cè)試器。
另外，驅(qū)動(dòng)器D3，起著將從芯片外部輸入到輸入輸出電路13a、23a的信號(hào)從輸入輸出電路13a、23a直接輸入到內(nèi)部的作用。
另外，在本實(shí)施形態(tài)中，將存儲(chǔ)器芯片1安裝在邏輯芯片2上，但當(dāng)然可以并列設(shè)置在墊板3上。
進(jìn)一步，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)1，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE1的電平而切換輸入輸出電路13a、23a的驅(qū)動(dòng)器D1、D2的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)2圖4是實(shí)施形態(tài)2的緩沖電路的電路圖。參照?qǐng)D4，該緩沖電路，設(shè)有與和圖1相同的存儲(chǔ)器芯片及邏輯芯片(圖中未示出)所分別設(shè)有的內(nèi)部電路(圖中未示出)連接的控制寄存器53。
另外，還設(shè)有輸入從上述內(nèi)部電路輸出的允許輸出2及控制寄存器53的輸出并輸出信號(hào)E1的與電路50。
另外，還設(shè)有輸入允許輸出2及控制寄存器53的輸出的反相信號(hào)并輸出信號(hào)E2的與電路51。
另外，允許輸出2，是從和圖2相同的輸入輸出電路輸出數(shù)據(jù)時(shí)變?yōu)樵试S而不輸出時(shí)變?yōu)榻沟男盘?hào)。
另外，信號(hào)E1、E2，輸入到上述輸入輸出電路的驅(qū)動(dòng)器。
另外，上述緩沖電路，當(dāng)然，并不限于與電路50、51，只要設(shè)置具有同等功能的控制部即可。
以下，說明上述輸入輸出電路及圖4的動(dòng)作。首先，測(cè)試時(shí)，在圖4中，在控制寄存器53的輸出為“H”、允許輸出2為“H”的情況下，從與電路50輸出“H”的信號(hào)E1并從與電路51輸出“L”的信號(hào)E2。
另外，在控制寄存器53的輸出為“H”、允許輸出2為“L”的情況下，從與電路50輸出“L”的信號(hào)E1并從與電路51輸出“L”的信號(hào)E2。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E1，使驅(qū)動(dòng)器D1驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D1的驅(qū)動(dòng)，驅(qū)動(dòng)測(cè)試器。
接著，在通常使用時(shí)，在圖4中，在控制寄存器53的輸出為“L”、允許輸出2為“H”的情況下，從與電路50輸出“L”的信號(hào)E1并從與電路51輸出“H“的信號(hào)E2。
另外，在控制寄存器53的輸出為“L”、允許輸出2為“L”的情況下，從與電路50輸出“L”的信號(hào)E1并從與電路51輸出“L”的信號(hào)E2。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E2，使驅(qū)動(dòng)器D2驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D2的驅(qū)動(dòng)，驅(qū)動(dòng)輸入輸出電路，但不驅(qū)動(dòng)測(cè)試器。
另外，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)2，在測(cè)試時(shí)和通常使用時(shí)通過切換控制寄存器53的輸出電平而切換輸入輸出電路的驅(qū)動(dòng)器D1、D2的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)3圖5是實(shí)施形態(tài)3的緩沖電路的電路圖。參照?qǐng)D3，該緩沖電路，設(shè)有與和圖1相同的存儲(chǔ)器芯片及邏輯芯片(圖中未示出)所分別設(shè)有的內(nèi)部電路(圖中未示出)連接的控制寄存器57。
另外，還設(shè)有輸入控制寄存器57的輸出、從上述內(nèi)部電路輸出的MODE3及CNT1的選擇器58。
另外，還設(shè)有輸入從上述內(nèi)部電路輸出的允許輸出3及選擇器58的輸出并輸出信號(hào)E1的與電路55。
另外，還設(shè)有輸入允許輸出3及選擇器58的輸出的反相信號(hào)并輸出信號(hào)E2的與電路56。
允許輸出3，是從和圖2相同的輸入輸出電路輸出數(shù)據(jù)時(shí)變?yōu)樵试S而不輸出時(shí)變?yōu)榻沟男盘?hào)，MODE3是在測(cè)試模式下切換的信號(hào)。
另外，MODE3及控制寄存器57的輸出，由CNT1進(jìn)行選擇輸出。例如，當(dāng)CNT1為“H”時(shí)，選擇MODE3，當(dāng)CNT1為“L”時(shí)，選擇控制寄存器57。在本實(shí)施形態(tài)的情況下，假定CNT1為“H”。即，選擇MODE3。
另外，信號(hào)E1、E2，輸入到上述輸入輸出電路的驅(qū)動(dòng)器。
另外，上述緩沖電路，當(dāng)然，并不限于與電路55、56，只要設(shè)置具有同等功能的控制部即可。
以下，說明圖5及上述輸入輸出電路的動(dòng)作。首先，測(cè)試時(shí)，在圖5中，在MODE3為“H”、允許輸出3為“H”的情況下，從與電路55輸出“H”的信號(hào)E1并從與電路56輸出“L”的信號(hào)E2。
另外，在MODE3為“H”、允許輸出3為“L”的情況下，從與電路55輸出“L”的信號(hào)E1并從與電路56輸出“L”的信號(hào)E2。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E1，使驅(qū)動(dòng)器D1驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D1的驅(qū)動(dòng)，驅(qū)動(dòng)測(cè)試器。
接著，在通常使用時(shí)，在圖5中，在MODE3為“L”、允許輸出3為“H”的情況下，從與電路55輸出“L”的信號(hào)E1并從與電路56輸出“H”的信號(hào)E2。
另外，在MODE3為“L”、允許輸出3為“L”的情況下，從與電路55輸出“L”的信號(hào)E1并從與電路56輸出“L”的信號(hào)E2。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E2，使驅(qū)動(dòng)器D2驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D2的驅(qū)動(dòng)，驅(qū)動(dòng)輸入輸出電路，但不驅(qū)動(dòng)測(cè)試器。
另外，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)3，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE3的電平而切換輸入輸出電路的驅(qū)動(dòng)器D1、D2的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)4另外，圖6是實(shí)施形態(tài)4的輸入輸出電路圖。參照?qǐng)D6，該輸入輸出電路，用于和圖1相同的存儲(chǔ)器芯片及邏輯芯片(圖中未示出)。
另外，上述輸入輸出電路，設(shè)有輸入信號(hào)E5的驅(qū)動(dòng)器D5及輸入信號(hào)E7的驅(qū)動(dòng)器D7。
另外，還設(shè)有輸入端子與驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的輸出端子連接而輸出端子與驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的輸入端子連接的驅(qū)動(dòng)器D8。
進(jìn)一步，在驅(qū)動(dòng)能力上，將驅(qū)動(dòng)器D5設(shè)定為大于驅(qū)動(dòng)器D7。此外，將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)能力，具有驅(qū)動(dòng)測(cè)試器(圖中未示出)的能力。
另外，驅(qū)動(dòng)器D7的能力，具有足以驅(qū)動(dòng)上述輸入輸出電路的能力，但不具備驅(qū)動(dòng)測(cè)試器的能力。
另外，圖7是實(shí)施形態(tài)1的緩沖電路的電路圖。參照?qǐng)D7，該緩沖電路，設(shè)有輸入從和圖1相同的存儲(chǔ)器芯片及邏輯芯片所分別設(shè)有的內(nèi)部電路(圖中未示出)輸出的允許輸出5及MODE5并輸出信號(hào)E5的與電路70。
另外，還設(shè)有輸入允許輸出5并輸出信號(hào)E7的反相電路71。
另外，允許輸出5，是從輸入輸出電路輸出數(shù)據(jù)時(shí)變?yōu)樵试S而不輸出時(shí)變?yōu)榻沟男盘?hào)，MODE5是在測(cè)試模式下切換的信號(hào)。
另外，上述緩沖電路，當(dāng)然，并不限于與電路70或反相電路71，只要設(shè)置具有同等功能的控制部即可。
以下，說明圖6和圖7的動(dòng)作。首先，測(cè)試時(shí)，在圖7中，在MODE5為“H”、允許輸出5為“H”的情況下，從與電路70輸出“H”的信號(hào)E5并從反相電路71輸出“L”的信號(hào)E7。
另外，在MODE5為“H”、允許輸出5為“L”的情況下，從與電路70輸出“L”的信號(hào)E5并從反相電路71輸出“H”的信號(hào)E7。
這時(shí)，在圖6中，響應(yīng)“H”的信號(hào)E5、E7，輸出將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)能力。
即，通過將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)，驅(qū)動(dòng)測(cè)試器。
接著，在通常使用時(shí)，在圖7中，在MODE5為“L”、允許輸出5為“H”的情況下，從與電路70輸出“L”的信號(hào)E5并從反相電路71輸出“L”的信號(hào)E7。
另外，在MODE5為“L”、允許輸出5為“L”的情況下，從與電路70輸出“L”的信號(hào)E5并從反相電路71輸出“H”的信號(hào)E7。
這時(shí)，在圖6中，響應(yīng)“H”的信號(hào)E7，使驅(qū)動(dòng)器D7驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D7的驅(qū)動(dòng)，驅(qū)動(dòng)上述輸入輸出電路，但不驅(qū)動(dòng)測(cè)試器。
另外，驅(qū)動(dòng)器D8，起著將從芯片外部輸入到上述輸入輸出電路的信號(hào)從上述輸入輸出電路直接輸入到內(nèi)部的作用。
另外，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)4，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE5的電平而切換上述輸入輸出電路的驅(qū)動(dòng)器D5、D7的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)5圖8是實(shí)施形態(tài)5的緩沖電路的電路圖。參照?qǐng)D8，該緩沖電路，設(shè)有與和圖1相同的存儲(chǔ)器芯片及邏輯芯片(圖中未示出)所分別設(shè)有的內(nèi)部電路(圖中未示出)連接的控制寄存器77。
另外，還設(shè)有輸入從上述內(nèi)部電路輸出的允許輸出7及控制寄存器77的輸出并輸出信號(hào)E5的與電路73。
另外，還設(shè)有輸入允許輸出7并輸出信號(hào)E7的反相電路75。
另外，允許輸出7，是從和圖6相同的輸入輸出電路輸出數(shù)據(jù)時(shí)變?yōu)樵试S而不輸出時(shí)變?yōu)榻沟男盘?hào)。
另外，信號(hào)E5、E7，輸入到上述輸入輸出電路的驅(qū)動(dòng)器。
另外，上述緩沖電路，當(dāng)然，并不限于與電路73或反相電路75，只要設(shè)置具有同等功能的控制部即可。
以下，說明圖8和上述輸入輸出電路的動(dòng)作。首先，測(cè)試時(shí)，在圖8中，在控制寄存器77的輸出為“H”、允許輸出7為“H”的情況下，從與電路73輸出“H”的信號(hào)E5并從反相電路75輸出“L”的信號(hào)E7。
另外，在控制寄存器77的輸出為“H”、允許輸出7為“L”的情況下，從與電路73輸出“L”的信號(hào)E5并從反相電路75輸出“H”的信號(hào)E7。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E5、E7，輸出將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)能力。
即，通過將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)，驅(qū)動(dòng)測(cè)試器。
接著，在通常使用時(shí)，在圖8中，在控制寄存器77的輸出為“L”、允許輸出7為“H”的情況下，從與電路73輸出“L”的信號(hào)E5并從反相電路75輸出“L”的信號(hào)E7。
另外，在控制寄存器77的輸出為“L”、允許輸出7為“L”的情況下，從與電路73輸出“L”的信號(hào)E5并從反相電路75輸出“H”的信號(hào)E7。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E7，使驅(qū)動(dòng)器D7驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D7的驅(qū)動(dòng)，驅(qū)動(dòng)輸入輸出電路。
另外，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)5，在測(cè)試時(shí)和通常使用時(shí)通過切換允許輸出7的電平而切換輸入輸出電路的驅(qū)動(dòng)器D5、D7的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)6圖9是實(shí)施形態(tài)6的緩沖電路的電路圖。參照?qǐng)D9，該緩沖電路，設(shè)有與和圖1相同的存儲(chǔ)器芯片及邏輯芯片(圖中未示出)所分別設(shè)有的內(nèi)部電路(圖中未示出)連接的控制寄存器83。
另外，還設(shè)有輸入控制寄存器83的輸出、從上述內(nèi)部電路輸出的MODE8及CNT2的選擇器85。
另外，還設(shè)有輸入從上述內(nèi)部電路輸出的允許輸出8及選擇器85的輸出并輸出信號(hào)E5的與電路80。
另外，還設(shè)有輸入允許輸出8并輸出信號(hào)E7的反相電路81。
允許輸出8，是從和圖6相同的輸入輸出電路輸出數(shù)據(jù)時(shí)變?yōu)樵试S而不輸出時(shí)變?yōu)榻沟男盘?hào)，MODE8是在測(cè)試模式下切換的信號(hào)。
另外，MODE8及控制寄存器83的輸出，由CNT2進(jìn)行選擇輸出。例如，當(dāng)CNT2為“H”時(shí)，選擇MODE8，當(dāng)CNT2為“L”時(shí)，選擇控制寄存器83。在本實(shí)施形態(tài)的情況下，假定CNT2為“H”。即，選擇MODE8。
另外，信號(hào)E5、E7，輸入到上述輸入輸出電路的驅(qū)動(dòng)器。
另外，上述緩沖電路，當(dāng)然，并不限于與電路80或反相電路81，只要設(shè)置具有同等功能的控制部即可。
以下，說明圖9及上述輸入輸出電路的動(dòng)作。首先，測(cè)試時(shí)，在圖9中，在MODE8為“H”、允許輸出8為“H”的情況下，從與電路80輸出“H”的信號(hào)E5并從反相電路81輸出“L”的信號(hào)E7。
另外，在MODE8為“H”、允許輸出8為“L”的情況下，從與電路80輸出“L”的信號(hào)E5并從反相電路81輸出“H”的信號(hào)E7。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E5、E7，輸出將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)能力。
即，通過將驅(qū)動(dòng)器D5及驅(qū)動(dòng)器D7的驅(qū)動(dòng)能力相加后的驅(qū)動(dòng)，驅(qū)動(dòng)測(cè)試器。
接著，在通常使用時(shí)，在圖9中，在MODE8為“L”、允許輸出8為“H”的情況下，從與電路80輸出“L”的信號(hào)E5并從反相電路81輸出“L”的信號(hào)E7。
另外，在MODE8為“L”、允許輸出8為“L”的情況下，從與電路80輸出“L”的信號(hào)E5并從反相電路81輸出“H”的信號(hào)E7。
這時(shí)，在上述輸入輸出電路中，響應(yīng)“H”的信號(hào)E7，使驅(qū)動(dòng)器D7驅(qū)動(dòng)并輸出OUT。
即，通過驅(qū)動(dòng)器D7的驅(qū)動(dòng)，驅(qū)動(dòng)輸入輸出電路。
另外，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)6，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE8的電平而切換輸入輸出電路的驅(qū)動(dòng)器D5、D7的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)7圖10是表示實(shí)施形態(tài)7的SiP的結(jié)構(gòu)的局部平面圖。參照?qǐng)D10，該SiP101，在墊板300上，設(shè)置邏輯芯片200，在其上安裝存儲(chǔ)器芯片100。
另外，存儲(chǔ)器芯片100，采用設(shè)有焊點(diǎn)110a的現(xiàn)有的芯片。
另外，焊點(diǎn)110a，在存儲(chǔ)器芯片100上當(dāng)然可以設(shè)置一個(gè)或多個(gè)。
另外，在邏輯芯片200上，形成輸入輸出電路230a，并設(shè)有與輸入輸出電路230a連接的焊點(diǎn)210a、220a。
另外，焊點(diǎn)210a、220a等，在邏輯芯片200上當(dāng)然可以存在多個(gè)，輸入輸出電路230a可以設(shè)置一個(gè)或多個(gè)，這一點(diǎn)就不用說了。
進(jìn)一步，為使存儲(chǔ)器芯片100及邏輯芯片200在電氣上導(dǎo)通，例如，用導(dǎo)線500b將其各自所設(shè)有的焊點(diǎn)110a和220a連接在一起。
另外，為了與SiP101的外部(圖中未示出)在電氣上導(dǎo)通，例如，用導(dǎo)線500a將邏輯芯片200上所設(shè)有的焊點(diǎn)210a與內(nèi)部引線700a連接。
另外，輸入輸出電路230a的結(jié)構(gòu)，采用和實(shí)施形態(tài)1～6相同的結(jié)構(gòu)。
另外，在本實(shí)施形態(tài)中，將存儲(chǔ)器芯片100安裝在邏輯芯片200上，但當(dāng)然可以并列設(shè)置在墊板300上。
另外，在本實(shí)施形態(tài)中，示出了通過引線焊接將2個(gè)芯片連接的情況，但并不限定于此，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)7，可以采用現(xiàn)有的存儲(chǔ)器芯片，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)邏輯芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，即可在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)8其次，在實(shí)施形態(tài)8中，也可以用邏輯芯片代替實(shí)施形態(tài)1～7中示出的存儲(chǔ)器芯片而構(gòu)成SiP(圖中來示出)。即，也可以只用邏輯芯片構(gòu)成，而并不局限于存儲(chǔ)器芯片。
另外，當(dāng)然可以將各邏輯芯片并列安裝在墊板300上。
另外，在本實(shí)施形態(tài)中，并不限定于引線焊接方式，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)8，由于只用邏輯芯片構(gòu)成SiP，所以擴(kuò)展了作為系統(tǒng)的結(jié)構(gòu)變化，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)邏輯芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，即可在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
實(shí)施形態(tài)9在實(shí)施形態(tài)9中，也可以采用多個(gè)設(shè)有實(shí)施形態(tài)1～7中示出的緩沖電路或輸入輸出電路的芯片構(gòu)成SiP(圖中未示出)。即，也可以采用例如模擬芯片之類的設(shè)有上述緩沖電路或輸入輸出電路的芯片構(gòu)成，而并不局限于存儲(chǔ)器芯片或邏輯芯片。
另外，當(dāng)然可以將多個(gè)芯片并列設(shè)置在墊板上。
另外，在本實(shí)施形態(tài)中，并不限定于引線焊接方式，當(dāng)然也可以用倒裝芯片法進(jìn)行補(bǔ)片式連接。
按照本實(shí)施形態(tài)9，進(jìn)一步擴(kuò)展了作為系統(tǒng)的結(jié)構(gòu)變化，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，即可在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
發(fā)明的效果本發(fā)明的半導(dǎo)體電路裝置及半導(dǎo)體裝置，備有緩沖電路及輸入輸出電路，該緩沖電路，具有輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及在測(cè)試模式下切換的第2信號(hào)并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)及第2信號(hào)的反相信號(hào)并輸出第4信號(hào)的第2控制部，該輸入輸出電路，具有輸入第3信號(hào)的第1驅(qū)動(dòng)器、輸入第4信號(hào)的第2驅(qū)動(dòng)器、輸入端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸出端子連接而輸出端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸入端子連接的第3驅(qū)動(dòng)器，因此，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE1的電平而切換輸入輸出電路13a、23a的驅(qū)動(dòng)器D1、D2的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在本發(fā)明的第1部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及控制寄存器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)及控制器的輸出的反相信號(hào)并輸出第4信號(hào)的第2控制部，因此，在測(cè)試時(shí)和通常使用時(shí)通過切換控制寄存器53的輸出電平而切換輸入輸出電路的驅(qū)動(dòng)器D1、D2的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在本發(fā)明的第1部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入在測(cè)試模式下切換的第2信號(hào)、控制寄存器的輸出及從內(nèi)部電路輸出的第5信號(hào)的選擇器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及選擇器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)及選擇器的輸出的反相信號(hào)并輸出第4信號(hào)的第2控制部，因此，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE3的電平而切換上述輸入輸出電路的驅(qū)動(dòng)器D1、D2的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在本發(fā)明的第1至第3部分的任何部分所述的半導(dǎo)體電路裝置中，第1控制部及第2控制部，是與電路，因此，可以加快存取速度，并可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，還備有緩沖電路及輸入輸出電路，該緩沖電路，具有輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及在測(cè)試模式下切換的第2信號(hào)并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)并輸出第4信號(hào)的第2控制部，該輸入輸出電路，具有輸入第3信號(hào)的第1驅(qū)動(dòng)器、輸入第4信號(hào)的第2驅(qū)動(dòng)器、輸入端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸出端子連接而輸出端子與第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸入端子連接的第3驅(qū)動(dòng)器，因此，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE5的電平而切換上述輸入輸出電路的驅(qū)動(dòng)器D5、D7的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在本發(fā)明的第5部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及控制寄存器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)并輸出第4信號(hào)的第2控制部，因此，在測(cè)試時(shí)和通常使用時(shí)通過切換允許輸出7的電平而切換輸入輸出電路的驅(qū)動(dòng)器D5、D7的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在本發(fā)明的第5部分所述的半導(dǎo)體電路裝置中，備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入在測(cè)試模式下切換的第2信號(hào)、控制寄存器的輸出及從內(nèi)部電路輸出的第5信號(hào)的選擇器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及選擇器的輸出并輸出第3信號(hào)的第1控制部、輸入第1信號(hào)并輸出第4信號(hào)的第2控制部，因此，在測(cè)試時(shí)和通常使用時(shí)通過切換MODE8的電平而切換輸入輸出電路的驅(qū)動(dòng)器D5、D7的驅(qū)動(dòng)，所以，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在本發(fā)明的第5至第7部分的任何部分所述的半導(dǎo)體電路裝置中，第1控制部是與電路，第2控制部是反相電路，因此，可以加快存取速度，并可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在通過使形成有邏輯電路的半導(dǎo)體電路裝置與形成有存儲(chǔ)器的半導(dǎo)體電路裝置在電氣上相互導(dǎo)通而形成的半導(dǎo)體裝置中，形成有邏輯電路的半導(dǎo)體電路裝置或形成有存儲(chǔ)器的半導(dǎo)體電路裝置，采用第1至第6部分的任何部分所述的半導(dǎo)體電路裝置，因此，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)邏輯芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，即可在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在第9部分所述的半導(dǎo)體裝置中，將形成有存儲(chǔ)器的半導(dǎo)體電路裝置安裝在形成有邏輯電路的半導(dǎo)體電路裝置上，并使其電氣上相互導(dǎo)通，因此，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)邏輯芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在第9或第10部分所述的半導(dǎo)體裝置中，采用形成有邏輯電路的半導(dǎo)體電路裝置代替形成有存儲(chǔ)器的半導(dǎo)體電路裝置，因此，擴(kuò)展了作為系統(tǒng)的結(jié)構(gòu)變化，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)邏輯芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
另外，在通過使多個(gè)半導(dǎo)體電路裝置在電氣上導(dǎo)通而形成的半導(dǎo)體裝置中，上述半導(dǎo)體電路裝置，采用第1至第8部分的任何部分所述的半導(dǎo)體電路裝置，因此，進(jìn)一步擴(kuò)展了作為系統(tǒng)的結(jié)構(gòu)變化，在測(cè)試時(shí)和通常使用時(shí)，只需對(duì)芯片上所設(shè)有的輸入輸出電路的驅(qū)動(dòng)器的驅(qū)動(dòng)進(jìn)行切換，即可在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力，因而在通常使用時(shí)可以降低電力消耗。
權(quán)利要求
1.一種半導(dǎo)體電路裝置，備有緩沖電路及輸入輸出電路，該緩沖電路，具有輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及在測(cè)試模式下切換的第2信號(hào)并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)及上述第2信號(hào)的反相信號(hào)并輸出第4信號(hào)的第2控制部，該輸入輸出電路，具有輸入上述第3信號(hào)的第1驅(qū)動(dòng)器、輸入上述第4信號(hào)的第2驅(qū)動(dòng)器、輸入端子與上述第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸出端子連接而輸出端子與上述第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸入端子連接的第3驅(qū)動(dòng)器。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路裝置，其特征在于備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及上述控制寄存器的輸出并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)及上述控制器的輸出的反相信號(hào)并輸出第4信號(hào)的第2控制部。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路裝置，其特征在于備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入在測(cè)試模式下切換的第2信號(hào)、上述控制寄存器的輸出及從上述內(nèi)部電路輸出的第5信號(hào)的選擇器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及上述選擇器的輸出并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)及上述選擇器的輸出的反相信號(hào)并輸出第4信號(hào)的第2控制部。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路裝置，其特征在于第1控制部及第2控制部，是與電路。
5.一種半導(dǎo)體電路裝置，備有緩沖電路及輸入輸出電路，該緩沖電路，具有輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及在測(cè)試模式下切換的第2信號(hào)并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)并輸出第4信號(hào)的第2控制部，該輸入輸出電路，具有輸入上述第3信號(hào)的第1驅(qū)動(dòng)器、輸入上述第4信號(hào)的第2驅(qū)動(dòng)器、輸入端子與上述第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸出端子連接而輸出端子與上述第1驅(qū)動(dòng)器及第2驅(qū)動(dòng)器的輸入端子連接的第3驅(qū)動(dòng)器。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體電路裝置，其特征在于備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及上述控制寄存器的輸出并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)并輸出第4信號(hào)的第2控制部。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體電路裝置，其特征在于備有緩沖電路，該緩沖電路，具有與內(nèi)部電路連接的控制寄存器、輸入在測(cè)試模式下切換的第2信號(hào)、上述控制寄存器的輸出及從上述內(nèi)部電路輸出的第5信號(hào)的選擇器、輸入當(dāng)輸出數(shù)據(jù)時(shí)變?yōu)樵试S而輸入時(shí)變?yōu)榻沟牡?信號(hào)及上述選擇器的輸出并輸出第3信號(hào)的第1控制部、輸入上述第1信號(hào)并輸出第4信號(hào)的第2控制部。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體電路裝置，其特征在于第1控制部是與電路，第2控制部是反相電路。
9.一種半導(dǎo)體裝置，通過使形成有邏輯電路的半導(dǎo)體電路裝置與形成有存儲(chǔ)器的半導(dǎo)體電路裝置在電氣上相互導(dǎo)通而形成，該半導(dǎo)體裝置的特征在于形成有邏輯電路的半導(dǎo)體電路裝置或形成有存儲(chǔ)器的半導(dǎo)體電路裝置，采用權(quán)利要求1或5所述的半導(dǎo)體電路裝置。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于將形成有存儲(chǔ)器的半導(dǎo)體電路裝置安裝在形成有邏輯電路的半導(dǎo)體電路裝置上，并使其在電氣上相互導(dǎo)通。
11.根據(jù)權(quán)利要求9或10所述的半導(dǎo)體裝置，其特征在于采用形成有邏輯電路的半導(dǎo)體電路裝置代替形成有存儲(chǔ)器的半導(dǎo)體電路裝置。
12.一種半導(dǎo)體裝置，通過使多個(gè)半導(dǎo)體電路裝置在電氣上導(dǎo)通而形成，該半導(dǎo)體裝置的特征在于上述半導(dǎo)體電路裝置，采用權(quán)利要求1或5所述的半導(dǎo)體電路裝置。
全文摘要
提供一種可以在測(cè)試時(shí)和通常使用時(shí)選擇最佳的驅(qū)動(dòng)能力因而在通常使用時(shí)可以降低電力消耗的半導(dǎo)體裝置。由輸入信號(hào)E1的驅(qū)動(dòng)器D1、輸入信號(hào)E2的驅(qū)動(dòng)器D2、及輸入端子與驅(qū)動(dòng)器D1、D2的輸出端子連接而輸出端子與驅(qū)動(dòng)器D1、D2的輸入端子連接的驅(qū)動(dòng)器D3構(gòu)成。
文檔編號(hào)H03K19/0175GK1419274SQ02140658
公開日2003年5月21日 申請(qǐng)日期2002年7月12日 優(yōu)先權(quán)日2001年11月12日
發(fā)明者辰巳隆, 森順二, 菅野弘樹 申請(qǐng)人:三菱電機(jī)株式會(huì)社