半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置制造方法
【專利摘要】一種半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置，以較高的成品率制造高性能的結(jié)FET。該方法包括如下工序：（a）在形成于n+型SiC基板的上部的n-型漂移層的表面形成n+型源極層；（b）在（a）工序之后，將在n-型漂移層的上部形成的氧化硅膜（21）作為掩模，對(duì)n-型漂移層的表面進(jìn)行蝕刻，由此形成按照預(yù)定的間隔配置的多個(gè)淺槽；（c）在（b）工序之后，使用垂直離子注入法在多個(gè)淺槽各自的下部的n-型漂移層中摻雜氮，由此形成n型反摻雜層；（d）在（c）工序之后，在氧化硅膜及淺槽各自的側(cè)壁形成側(cè)阱間隔物；（e）在（d）工序之后，使用垂直離子注入法在多個(gè)淺槽各自的下部的n-型漂移層中摻雜鋁，由此形成p型柵極層。
【專利說明】半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置，尤其涉及有效地應(yīng)用于在Sic (碳化娃)基板上形成結(jié)型場(chǎng)效應(yīng)晶體管（Junction Field Effect Transistor :JFET)的半 導(dǎo)體裝置的技術(shù)。

【背景技術(shù)】
[0002] 作為大功率半導(dǎo)體元件的一種有將pn結(jié)作為柵極來控制溝道的結(jié)型場(chǎng)效應(yīng)晶體 管（下面稱為結(jié)FET)。尤其是基板材料使用SiC的結(jié)FET，由于SiC的絕緣破壞電場(chǎng)比Si 大，因而耐壓特性良好，而且pn結(jié)的擴(kuò)散電位高，因而能夠?qū)崿F(xiàn)即使對(duì)柵極施加負(fù)電壓時(shí) 也能夠使溝道完全耗盡的所謂常閉型的FET。
[0003] 專利文獻(xiàn)1和專利文獻(xiàn)2公開了隧道型結(jié)FET。在這些文獻(xiàn)中記載的結(jié)FET，在通 過在SiC基板上外延生長(zhǎng)的ιΓ型漂移層上形成隧道，并結(jié)合傾斜離子注入法和垂直離子注 入法在隧道的側(cè)壁及底面摻雜Α1 (鋁）等ρ型雜質(zhì)，由此形成ρ型柵極區(qū)域。
[0004] 作為表示結(jié)FET的性能的重要特性之一的導(dǎo)通電阻，能夠通過擴(kuò)大相鄰的柵極區(qū) 域的間隔而降低，但是這樣也導(dǎo)致逆偏置時(shí)的源極、漏極耐壓降低。即，導(dǎo)通電阻與源極、漏 極耐壓存在以柵極區(qū)域的間隔為參數(shù)的取舍關(guān)系。因此，為了使結(jié)FET高性能化，該參數(shù)的 控制非常重要。
[0005] 在非專利文獻(xiàn)1中報(bào)告了通過使ρ型柵極區(qū)域的雜質(zhì)濃度屬性變陡峻，能夠改善 上述導(dǎo)通電阻與源極、漏極耐壓的取舍關(guān)系。雖然該文獻(xiàn)沒有記載使雜質(zhì)濃度屬性變陡峻 的方法，但是可以考慮例如使用傾斜離子注入法在隧道的側(cè)壁摻雜η型雜質(zhì)(例如氮)，來補(bǔ) 償Ρ型柵極區(qū)域的端部的雜質(zhì)濃度的方法(該文獻(xiàn)，圖3)。
[0006] 專利文獻(xiàn)3涉及平面型結(jié)FET，通過將ρ型柵極區(qū)域的寬度設(shè)為在漏極側(cè)比在源極 側(cè)寬的逆向（retrograde)屬性，能夠使結(jié)FET進(jìn)一步高性能化。在此，根據(jù)雜質(zhì)的離子注 入能量及投配量調(diào)整P型柵極區(qū)域的寬度。
[0007] 另一方面，涉及隧道型結(jié)FET的專利文獻(xiàn)4公開了這樣的方法，通過使在隧道的側(cè) 壁進(jìn)行離子注入時(shí)的加速電壓小于在隧道的底面離子注入雜質(zhì)時(shí)的加速電壓，使P型柵極 區(qū)域的寬度在漏極側(cè)比在源極側(cè)寬(該文獻(xiàn)，圖5)。
[0008] 【現(xiàn)有技術(shù)文獻(xiàn)】
[0009] 【專利文獻(xiàn)】
[0010] 【專利文獻(xiàn)1】日本特開2007 - 128965號(hào)公報(bào)
[0011] 【專利文獻(xiàn)2】日本特開2011 - 171421號(hào)公報(bào)
[0012] 【專利文獻(xiàn)3】日本特開平10 - 294471號(hào)公報(bào)
[0013] 【專利文獻(xiàn)4】日本特開2004 - 134547號(hào)公報(bào)
[0014] 【非專利文獻(xiàn)】
[0015] 【非專利文獻(xiàn) 1 】Mater. Sci, Forum600-603. 1059 (2009)


【發(fā)明內(nèi)容】

[0016] 在上述現(xiàn)有的隧道型結(jié)FET中，為了高精度地控制相鄰的p型柵極區(qū)域彼此的間 隔以及P型柵極區(qū)域的雜質(zhì)濃度屬性，不僅控制隧道的加工尺寸，而且應(yīng)該控制隧道的錐 部角度、被用作隧道的蝕刻掩模的氧化膜的膜厚和形狀、離子注入裝置的角度精度等，控制 參數(shù)比較多。因此，在考慮到批量生產(chǎn)的情況下，將難以確保用于得到穩(wěn)定的較高的成品率 的工藝余量。
[0017] 另外，為了結(jié)FET的性能提高、尤其是降低導(dǎo)通電阻，要求增加源極在有源區(qū)域中 占據(jù)的面積比率，但為此將需要縮小柵極區(qū)域的寬度。然而，在現(xiàn)有技術(shù)中，由于利用傾斜 離子注入法在隧道的側(cè)壁摻雜雜質(zhì)來形成柵極區(qū)域，因而隧道的寬度變狹窄，隧道的深度 與寬度之比(縱橫尺寸比)增大，導(dǎo)致難以在隧道的側(cè)壁摻雜雜質(zhì)。即，在利用傾斜離子注入 法在隧道的側(cè)壁摻雜雜質(zhì)來形成柵極區(qū)域的現(xiàn)有方法中，將難以縮小柵極區(qū)域的寬度。
[0018] 關(guān)于其它的課題和新的特征，根據(jù)本說明書的記述以及附圖即可明確。
[0019] 本申請(qǐng)的一個(gè)實(shí)施方式是在第1導(dǎo)電型的半導(dǎo)體基板的主面形成結(jié)型場(chǎng)效應(yīng)晶 體管的半導(dǎo)體裝置的制造方法，包括：
[0020] (a)在形成于所述半導(dǎo)體基板的上部的第1導(dǎo)電型的漂移層的表面形成第1導(dǎo)電 型的源極層的工序；
[0021] (b)在所述（a)工序之后，將在所述漂移層的上部形成的第1絕緣膜作為掩模，對(duì) 所述漂移層的所述表面進(jìn)行蝕刻，由此形成按照預(yù)定的間隔配置的多個(gè)槽的工序；
[0022] (c)在所述（b)工序之后，使用垂直離子注入法在所述多個(gè)槽各自的下部的所述漂 移層中摻雜雜質(zhì)，由此形成第1導(dǎo)電型的反摻雜層的工序；
[0023] (d)在所述（c)工序之后，在所述第1絕緣膜及所述槽各自的側(cè)壁形成側(cè)阱間隔物 的工序；
[0024] (e)在所述（d)工序之后，使用垂直離子注入法在所述多個(gè)槽各自的下部的所述漂 移層中摻雜雜質(zhì)，由此形成第2導(dǎo)電型的柵極層的工序。
[0025] 根據(jù)上述一個(gè)實(shí)施方式，能夠以較高的成品率制造高性能的結(jié)FET。

【專利附圖】

【附圖說明】
[0026] 圖1是表示形成有實(shí)施方式1的縱型結(jié)FET的SiC基板的有源區(qū)域的一部分的剖 視圖。
[0027] 圖2是表示實(shí)施方式1的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0028] 圖3是表示實(shí)施方式1的縱型結(jié)FET的制造方法的SiC基板的主要部分俯視圖。
[0029] 圖4是表示承接圖2的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0030] 圖5是表示承接圖2的縱型結(jié)FET的制造方法的SiC基板的主要部分俯視圖。
[0031] 圖6是表示承接圖4的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0032] 圖7是表示承接圖6的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0033] 圖8是表示承接圖7的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0034] 圖9是表示承接圖8的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0035] 圖10是表示實(shí)施方式1的變形例的縱型結(jié)FET的制造方法的SiC基板的主要部 分剖視圖。
[0036] 圖11是表示承接圖10的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0037] 圖12是表示承接圖11的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0038] 圖13是表示形成有實(shí)施方式1的變形例的縱型結(jié)FET的SiC基板的有源區(qū)域的 一部分的剖視圖。
[0039] 圖14是表示實(shí)施方式2的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0040] 圖15是表示承接圖14的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0041] 圖16是表示形成有實(shí)施方式2的縱型結(jié)FET的SiC基板的有源區(qū)域的一部分的 首1J視圖。
[0042] 圖17是表示形成有實(shí)施方式3的縱型結(jié)FET的SiC基板的有源區(qū)域的一部分的 首1J視圖。
[0043] 圖18是表示形成有實(shí)施方式3的縱型結(jié)FET的SiC基板的主要部分剖視圖。
[0044] 圖19是表示承接圖18的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0045] 圖20是表示承接圖19的縱型結(jié)FET的制造方法的SiC基板的主要部分剖視圖。
[0046] 圖21是表示形成有另一個(gè)實(shí)施方式的縱型結(jié)FET的SiC基板的有源區(qū)域的一部 分的剖視圖。

【具體實(shí)施方式】
[0047] 下面，根據(jù)附圖詳細(xì)說明實(shí)施方式。另外，在用于說明實(shí)施方式的所有附圖中，對(duì) 具有相同功能的部件標(biāo)注相同的標(biāo)號(hào)，并省略其重復(fù)說明。并且，在實(shí)施方式中，除特殊需 要時(shí)之外，原則上不重復(fù)相同或者同樣的部分的說明。另外，在用于說明實(shí)施方式的附圖 中，為了容易理解結(jié)構(gòu)，存在即使是俯視圖也附加陰影的情況、和即使是剖視圖也省略陰影 的情況。
[0048] (實(shí)施方式1)
[0049] 圖1是表示形成有本實(shí)施方式1的縱型結(jié)FET的SiC基板的有源區(qū)域的一部分的 首1J視圖。
[0050] 在作為縱型結(jié)FET的漏極區(qū)域的n+型SiC基板1的主面上形成有雜質(zhì)濃度比n+ 型SiC基板1低的ιΓ型漂移層2,在ιΓ型漂移層2的表面上，按照預(yù)定的間隔形成有雜質(zhì) 濃度比η+型SiC基板1高的多個(gè)η+型源極層3。這些η+型源極層3沿著η+型SiC基板1 的主面的第一方向（與紙面垂直的方向）呈條帶狀地延伸。
[0051] 在n+型源極層3的表面形成有由Ni (鎳）硅化物膜構(gòu)成的源極接觸層11。源極 接觸層11通過在覆蓋n+型源極層3的層間絕緣膜28上形成的接觸孔15與源極電極16電 連接。層間絕緣膜28由氧化硅膜構(gòu)成，源極電極16由以A1 (鋁）為主體的金屬膜構(gòu)成。
[0052] 在ιΓ型漂移層2的表面上，在相鄰的n+型源極層3之間沿著n+型源極層3的延伸 方向(第一方向)形成有淺槽4,在這些淺槽4的下部的ιΓ型漂移層2形成有p型柵極層7。 并且，在淺槽4的側(cè)壁形成有由氧化硅膜構(gòu)成的側(cè)阱間隔物14。另外，在側(cè)阱間隔物14的 下部的rT型漂移層2上，與ρ型柵極層7相鄰地形成有η型反摻雜（counter dope)層5。
[0053] 本實(shí)施方式1的縱型結(jié)FET的特征之一在于，如圖1所示，淺槽4的底面位于比n+ 型源極層3靠下方的位置，而且在淺槽4的側(cè)壁形成有由絕緣材料(氧化硅）構(gòu)成的側(cè)阱間 隔物14,因而n+型源極層3和ρ型柵極層7處于不接觸狀態(tài)。
[0054] 另外，本實(shí)施方式1的縱型結(jié)FET的另一個(gè)特征在于，如后面所述，通過使用垂直 離子注入法在淺槽4的下部的ιΓ型漂移層2中摻雜雜質(zhì)，形成η型反摻雜層5和p型柵極 層7。
[0055] 在形成于淺槽4的下部的ιΓ型漂移層2的ρ型柵極層7的表面，形成有由Ni硅 化物膜構(gòu)成的柵極接觸層12。柵極接觸層12在未圖示的有源區(qū)域的端部通過形成于層間 絕緣膜28的接觸孔，與和源極電極16為相同層的由金屬膜構(gòu)成的柵極電極(后述的柵極電 極17)電連接。
[0056] 在n+型SiC基板1的主面的最上部形成有由聚酰亞胺樹脂膜構(gòu)成的表面保護(hù)膜 19。如圖1所示，在表面保護(hù)膜19形成有開口 29,由露出于該開口 29的底部的源極電極 16構(gòu)成源極焊盤。在表面保護(hù)膜19還形成有另一個(gè)開口，由露出于該開口的底部的柵極電 極17構(gòu)成柵極焊盤，但省略了圖示。
[0057] 圖1僅示出了 n+型SiC基板1的有源區(qū)域的一部分，但在該圖中未示出的有源區(qū) 域的周圍，形成有以有源區(qū)域的電場(chǎng)緩解為目的的終結(jié)層(后述的P_型終結(jié)層8)。f型終 結(jié)層8是通過在有源區(qū)域的周圍的ιΓ型漂移層2中離子注入雜質(zhì)而形成的ρ型半導(dǎo)體區(qū) 域。并且，在終結(jié)層的外側(cè)即η+型SiC基板1的外周部形成有保護(hù)環(huán)(后述的η+型保護(hù)環(huán) 層3G和保護(hù)環(huán)配線18)。η+型保護(hù)環(huán)層3G是通過在η+型SiC基板1的外周部的ιΓ型漂 移層2中離子注入雜質(zhì)而形成的η型半導(dǎo)體區(qū)域，保護(hù)環(huán)配線18由與源極電極16及柵極 電極17為相同層的金屬膜構(gòu)成。
[0058] 另一方面，在η+型SiC基板1的背面形成有漏極電極30。漏極電極30由以Ni (鎳)硅化物為主體的導(dǎo)電膜構(gòu)成。這樣，本實(shí)施方式1的縱型結(jié)FET形成為3端子構(gòu)造，即 具有：在n+型SiC基板1的主面?zhèn)仍O(shè)置的源極焊盤及柵極焊盤、和在n+型SiC基板1的背 面?zhèn)仍O(shè)置的漏極電極30。
[0059] 本實(shí)施方式1的縱型結(jié)FET的動(dòng)作基本上與現(xiàn)有的縱型結(jié)FET的動(dòng)作相同，通過 控制從P型柵極層7延伸到溝道（n+型源極層3的下方的ιΓ型漂移層2)的耗盡層的寬度， 切換在源極、漏極之間流過的電流的導(dǎo)通、截止。即，在截止?fàn)顟B(tài)下，通過對(duì)柵極（Ρ型柵極 層7)施加負(fù)電壓、并使耗盡層從柵極延伸到溝道，使載流子（電子）不在源極、漏極之間流 動(dòng)。并且，在導(dǎo)通狀態(tài)下，通過對(duì)柵極和漏極施加正電壓，使耗盡層縮小，使載流子（電子)從 源極流向漏極。
[0060] 下面，關(guān)于本實(shí)施方式1的縱型結(jié)FET的制造方法，參照附圖并按照工序順序進(jìn)行 說明。另外，在此假設(shè)是耐壓600V以上的縱型結(jié)FET。
[0061] 首先，如圖2 (a)所示，在高濃度地?fù)诫s了 η型雜質(zhì)(氮)的η+型SiC基板1的主面 上，使用外延生長(zhǎng)法形成ιΓ型漂移層2。ιΓ型漂移層2的雜質(zhì)(氮）濃度約為2 X 1016atom/ cm3。并且，ιΓ型漂移層2的厚度約為6 μ m。
[0062] 然后，如圖2 (b)所示，使用CVD法在n+型SiC基板1的主面上堆積氧化硅膜(第 1絕緣膜)20,然后通過以光致抗蝕劑膜(未圖示)為掩模的干式蝕刻，對(duì)氧化硅膜20進(jìn)行圖 案加工。然后，以該氧化硅膜20為掩模在ιΓ型漂移層2中離子注入η型雜質(zhì)(氮)，由此形 成η+型源極層3。此時(shí)，也在η+型SiC基板1的外周部的ιΓ型漂移層2中離子注入η型雜 質(zhì)，形成包圍有源區(qū)域的η+型保護(hù)環(huán)層3G。η+型源極層3和η+型保護(hù)環(huán)層3G的雜質(zhì)濃度 約為 lX102Clatom/cm3。
[0063] 然后，在去除氧化硅膜20后，如圖2 (c)所示，使用CVD法在n+型SiC基板1的 主面上堆積氧化硅膜21，通過以光致抗蝕劑膜為掩模的干式蝕刻，對(duì)氧化硅膜21進(jìn)行圖案 加工。然后，以該氧化硅膜21為掩模對(duì)n+型源極層3及其下方的ιΓ型漂移層2進(jìn)行干式 蝕刻，由此形成多個(gè)淺槽4。此時(shí)，也對(duì)有源區(qū)域的端部的ιΓ型漂移層2進(jìn)行干式蝕刻，形 成寬度比淺槽4寬的淺槽4C。
[0064] 如圖2 (c)所示，淺槽4、4C形成為其底面位于比η+型源極層3靠下方的位置。從 ιΓ型漂移層2的表面到淺槽4、4C的底面的深度約為0. 5 μ m。并且，通過在有源區(qū)域的ιΓ型 漂移層2形成多個(gè)淺槽4, η+型源極層3通過淺槽4被相互分離。η+型源極層3的寬度（S)、 換言之相鄰的淺槽4彼此的間隔約為0. 1 μ m。并且，淺槽4的寬度（W)約為1.0 μ m。
[0065] 如圖3所示，在有源區(qū)域的ιΓ型漂移層2形成的淺槽4沿著n+型SiC基板1的主 面的一個(gè)方向呈條帶狀地延伸。
[0066] 在ιΓ型漂移層2形成淺槽4、4C的目的之一在于，在后面的離子注入工序中將雜 質(zhì)(用于形成η型反摻雜層5的雜質(zhì)和用于形成p型柵極層7的雜質(zhì)）摻雜到ιΓ型漂移層 2的較深的區(qū)域中。因此，在使用加速電壓較高的能量離子注入裝置摻雜雜質(zhì)的情況下，也 可以使淺槽4、4C的深度比η+型源極層3的深度淺。
[0067] 然后，如圖4 (a)所示，以氧化硅膜21為掩模，在淺槽4、4C的下部的ιΓ型漂移層 2中離子注入η型雜質(zhì)(氮)，由此形成η型反摻雜層5。利用垂直離子注入法進(jìn)行η型雜質(zhì) 的離子注入，使η型反摻雜層5的雜質(zhì)(氮）濃度約為1 X 1017atom/cm3。并且，通過改變加 速電壓的多階段注入來進(jìn)行η型雜質(zhì)的離子注入，使η型反摻雜層5的深度相對(duì)于ιΓ型漂 移層2的表面約為0. 8?1 μ m。
[0068] η型反摻雜層5是基于如下目的而形成的，即對(duì)在后面的工序中形成的p+型柵極 層7的雜質(zhì)(錯(cuò)）向橫方向(溝道方向)上的擴(kuò)散進(jìn)行補(bǔ)償，使p+型柵極層7的雜質(zhì)濃度屬性 變陡峻。
[0069] 然后，如圖4 (b)和圖5所示，在氧化硅膜21及淺槽4、4C的側(cè)壁形成側(cè)阱間隔物 6。 使用CVD法在n+型SiC基板1的主面上堆積氧化硅膜，然后對(duì)該氧化硅膜進(jìn)行各向異 性蝕刻，由此形成側(cè)阱間隔物6。
[0070] 然后，如圖6 (a)所示，以氧化硅膜21和側(cè)阱間隔物6為掩模，在淺槽4的下部的 ιΓ型漂移層2中離子注入p型雜質(zhì)(鋁或硼)，由此形成自適應(yīng)側(cè)阱間隔物6的p型柵極層 7。 此時(shí)，也在有源區(qū)域的端部的ιΓ型漂移層2中離子注入ρ型雜質(zhì)，形成寬度比ρ型柵極 層7寬的ρ型柵極層7C。
[0071] 利用垂直離子注入法進(jìn)行ρ型雜質(zhì)的離子注入，使ρ型柵極層7、7C的雜質(zhì)濃度約 為1 X 1018cnT3。并且，通過改變加速電壓的多階段注入來進(jìn)行ρ型雜質(zhì)的離子注入，使ρ型 柵極層7、7C的深度與η型反摻雜層5的深度大致相同（相對(duì)于ιΓ型漂移層2的表面約為 0· 8 ?1 μ m)〇
[0072] 這樣，在本實(shí)施方式1中，在淺槽4的側(cè)壁形成側(cè)阱間隔物6,然后使用垂直離子注 入法在淺槽4的下部的ιΓ型漂移層2中離子注入ρ型雜質(zhì)，由此形成自適應(yīng)側(cè)阱間隔物6 的Ρ型柵極層7。
[0073] 由此，能夠使ρ型柵極層7的寬度（G)比淺槽4的寬度（W)狹窄。S卩，在使淺槽4 的寬度（W)狹窄至加工臨界的情況下，能夠使ρ型柵極層7的寬度（G)比該加工臨界還狹 窄。并且，通過規(guī)定作為側(cè)阱間隔物6的材料的氧化硅膜的膜厚，能夠高精度地控制在淺槽 4的側(cè)壁形成的側(cè)阱間隔物6的寬度，因而也能夠高精度地控制p型柵極層7的寬度（G)。 另外，通過以在淺槽4的側(cè)壁形成側(cè)阱間隔物6的狀態(tài)形成p型柵極層7,能夠使n+型源極 層3和p型柵極層7不接觸。尤其是在本實(shí)施方式1中，由于使淺槽4形成為比n+型源極 層3深，因而能夠更加可靠地使n+型源極層3和p型柵極層7不接觸。
[0074] 然后，在去除氧化硅膜21和側(cè)阱間隔物6后，如圖6 (b)所示，使用CVD法在n+型 SiC基板1的主面上堆積氧化硅膜22,通過以光致抗蝕劑膜為掩模的干式蝕刻對(duì)氧化硅膜 22進(jìn)行圖案加工。然后，以該氧化硅膜22為掩模，在有源區(qū)域的周圍的ιΓ型漂移層2中離 子注入Ρ型雜質(zhì)(鋁或硼)，由此形成Ρ_型終結(jié)層8。f型終結(jié)層8是以有源區(qū)域的電場(chǎng)緩 解為目的的半導(dǎo)體區(qū)域，形成于比Ρ型柵極層7C深的區(qū)域中。并且，f型終結(jié)層8的雜質(zhì) 濃度約為 1 X l〇17atom/cm3。
[0075] 然后，在去除氧化硅膜21和側(cè)阱間隔物6后，對(duì)n+型SiC基板1進(jìn)行退火，由此 將在截止到此的工序中被摻雜于ιΓ型漂移層2中的η型雜質(zhì)(氮）和p型雜質(zhì)(鋁或硼）激 活。在此，η+型SiC基板1的退火溫度為約1700?約1800°C。在對(duì)η+型SiC基板1進(jìn)行 退火時(shí)，如圖6 (c)所示用碳層9覆蓋n+型SiC基板1的主面?zhèn)群捅趁鎮(zhèn)?，以防止?gòu)成n+ 型SiC基板1的Si的氣化。
[0076] 然后，在去除碳層9后，如圖7 (a)所示，使用CVD法在n+型SiC基板1的主面上 堆積氧化硅膜23,然后使用濺射法在氧化硅膜23的上部堆積由TiN (氮化鈦）膜構(gòu)成的屏 蔽金屬膜24。
[0077] 然后，如圖7 (b)所示，通過對(duì)有源區(qū)域的屏蔽金屬膜24及氧化硅膜23進(jìn)行各向 異性蝕刻，在淺槽4的側(cè)壁形成由屏蔽金屬膜24和氧化硅膜23的層壓膜構(gòu)成的側(cè)阱間隔 物10。此時(shí)，有源區(qū)域的外側(cè)被在n+型保護(hù)環(huán)層3G的上部設(shè)置開口 25的光致抗蝕劑膜26 覆蓋，通過對(duì)開口 25的底部的屏蔽金屬膜24和氧化硅膜23進(jìn)行蝕刻，使n+型保護(hù)環(huán)層3G 的表面露出。
[0078] 然后，在去除光致抗蝕劑膜26后，如圖7 (c)所示，使用濺射法在n+型SiC基板1 的主面上堆積Ni膜27。然后，對(duì)n+型SiC基板1進(jìn)行退火，由此使n+型源極層3和p型 柵極層7、7C分別與Ni膜27反應(yīng)(硅化反應(yīng))。
[0079] 然后，去除未反應(yīng)的Ni膜27和屏蔽金屬膜24。由此，如圖8 (a)所示，在n+型源 極層3的表面形成有由Ni硅化物膜構(gòu)成的源極接觸層11，在p型柵極層7、7C各自的表面 形成有由Ni硅化物膜構(gòu)成的柵極接觸層12。并且，在n+型保護(hù)環(huán)層3G的表面形成有由Ni 硅化物膜構(gòu)成的保護(hù)環(huán)接觸層13。
[0080] 源極接觸層11是用于將n+型源極層3和在后面的工序中形成的源極電極16歐 姆連接的導(dǎo)電層，柵極接觸層12是用于將p型柵極層7、7C和在后面的工序中形成的柵極 電極歐姆連接的導(dǎo)電層。并且，保護(hù)環(huán)接觸層13是用于將n+型保護(hù)環(huán)層3G和在后面的工 序中形成的保護(hù)環(huán)配線18歐姆連接的導(dǎo)電層。
[0081] 另外，通過去除構(gòu)成側(cè)阱間隔物10的一部分的屏蔽金屬膜24,在淺槽4、4C的側(cè)壁 形成由氧化硅膜23構(gòu)成的側(cè)阱間隔物14。
[0082] 然后，如圖8 (b)所示，使用CVD法在n+型SiC基板1的主面上堆積由氧化硅膜 構(gòu)成的層間絕緣膜28,然后通過以光致抗蝕劑膜為掩模的干式蝕刻對(duì)層間絕緣膜28進(jìn)行 圖案加工，在n+型源極層3、p型柵極層7C及n+型保護(hù)環(huán)層3G各自的上部形成接觸孔15。 并且，在未圖示的區(qū)域中，在P型柵極層7的上部的氧化硅膜28也形成接觸孔。
[0083] 然后，如圖8 (c)所示，使用濺射法在n+型SiC基板1的主面上堆積以A1為主體 的金屬膜，然后通過以光致抗蝕劑膜為掩模的干式蝕刻對(duì)該金屬膜進(jìn)行圖案加工。由此，形 成與n+型源極層3的表面的源極接觸層11電連接的源極電極16、與p型柵極層7C的柵極 接觸層12電連接的柵極電極17、以及與n+型保護(hù)環(huán)層3G的表面的保護(hù)環(huán)接觸層13電連 接的保護(hù)環(huán)配線18。柵極電極17也在未圖示的區(qū)域中與p型柵極層7的表面的柵極接觸 層12電連接。
[0084] 然后，如圖9 (a)所示，在n+型SiC基板1的主面的最上部形成由聚酰亞胺樹脂 膜構(gòu)成的表面保護(hù)膜19,然后在源極電極16的上部的表面保護(hù)膜19形成開口 29。由露出 于該開口 29的底部的源極電極16構(gòu)成源極焊盤。并且，在未圖示的區(qū)域中，在柵極電極17 的上部的表面保護(hù)膜19形成開口 29,由此形成柵極焊盤。
[0085] 然后，如圖9 (b)所示，在n+型SiC基板1的背面整體形成漏極電極30,由此完成 圖1所示的本實(shí)施方式1的縱型結(jié)FET。漏極電極30由Ni硅化物膜構(gòu)成，其表面被實(shí)施鍍 金（Au)。
[0086] 根據(jù)如上所述構(gòu)成的本實(shí)施方式1的縱型結(jié)FET，能夠得到如下所述的效果。
[0087] 由于使用垂直離子注入法在ιΓ型漂移層2形成η型反摻雜層5和p型柵極層7， 因而與結(jié)合傾斜離子注入法和垂直離子注入法在隧道的側(cè)壁及底面摻雜Ρ型雜質(zhì)來形成Ρ 型柵極區(qū)域的現(xiàn)有的隧道型結(jié)FET的制造方法相比，能夠高精度地控制ρ型柵極層7的雜 質(zhì)濃度屬性。
[0088]另外，由于不需要考慮根據(jù)傾斜離子注入法而產(chǎn)生的雜質(zhì)向橫方向的擴(kuò)散偏差， 因而能夠提高Ρ型柵極層7的寬度（G)的尺寸精度。這意味著容易確保用于得到穩(wěn)定的高 成品率的工藝余量，并確保耐壓余量，而且能夠?qū)崿F(xiàn)更加嚴(yán)格的導(dǎo)通電阻設(shè)計(jì)。
[0089] 另外，通過形成自適應(yīng)在淺槽4的側(cè)壁形成的側(cè)阱間隔物6的ρ型柵極層7,能夠 使Ρ型柵極層7的寬度（G)狹窄至加工臨界以下。由此，能夠增加作為電流路徑的η+型源 極層3在有源區(qū)域中占據(jù)的面積比率，因而能夠提高在源極、漏極之間流過的電流的密度， 作為芯片整體能夠降低導(dǎo)通電阻。換言之，能夠在不降低電流密度的情況下縮小芯片尺寸。
[0090] 在η+型源極層3和ρ型柵極層7接觸的構(gòu)造中，擔(dān)心在兩者的結(jié)部產(chǎn)生泄露電流 (參照專利文獻(xiàn)2)，然而通過使η+型源極層3和ρ型柵極層7不接觸，能夠抑制泄露電流。
[0091] (實(shí)施方式1的變形例）
[0092] 在前述的實(shí)施方式1中，在ιΓ型漂移層2形成淺槽4,然后在淺槽4的下部的ιΓ型 漂移層2中離子注入雜質(zhì)來形成η型反摻雜層5和ρ型柵極層7C，然而也可以省略淺槽4， 利用如下所述的方法形成η型反摻雜層5和ρ型柵極層7C。
[0093] 首先，如圖10 (a)所示，利用與實(shí)施方式1相同的方法在η+型SiC基板1的主面 上形成ιΓ型漂移層2,然后如圖10 (b)所示，使用CVD法在n+型SiC基板1的主面上堆積 氧化硅膜31，通過以光致抗蝕劑膜為掩模的干式蝕刻對(duì)氧化硅膜31進(jìn)行圖案加工。然后， 以該氧化硅膜31為掩模在ιΓ型漂移層2中離子注入η型雜質(zhì)(氮)，由此形成n+型源極層 3 〇
[0094] 然后，如圖10(c)所示，使用CVD法在n+型SiC基板1的主面上堆積氮化硅膜32， 然后使用化學(xué)機(jī)械研磨法對(duì)氮化硅膜32進(jìn)行研磨，使氮化硅膜32后退直到露出氧化硅膜 31的表面。
[0095] 然后，如圖11 (a)所示，利用氧化硅膜31與氮化硅膜32的蝕刻速度之差，有選擇 地對(duì)氧化硅膜31進(jìn)行蝕刻，由此使氮化硅膜32殘留在n+型源極層3的上部。
[0096] 然后，如圖11 (b)所示，以氮化硅膜32為掩模在ιΓ型漂移層2中離子注入η型 雜質(zhì)(氮)，由此形成η型反摻雜層5。與實(shí)施方式1相同地，使用垂直離子注入法，通過改變 加速電壓的η型雜質(zhì)的多階段注入，進(jìn)行η型反摻雜層5的形成。
[0097] 然后，如圖12 (a)所示，使用CVD法在η+型SiC基板1的主面上堆積氮化硅膜， 然后對(duì)該氮化硅膜進(jìn)行各向異性蝕刻，由此在氮化硅膜32的側(cè)壁形成側(cè)阱間隔物33。
[0098] 然后，如圖12 (b)所示，以氮化硅膜32和側(cè)阱間隔物33為掩模在ιΓ型漂移層2 中離子注入Ρ型雜質(zhì)(鋁或硼)，由此形成自適應(yīng)側(cè)阱間隔物33的ρ型柵極層7。使用垂直 離子注入法，通過改變加速電壓的Ρ型雜質(zhì)的多階段注入，進(jìn)行Ρ型柵極層7的形成。
[0099] 以后的工序與實(shí)施方式1大致相同，因而省略說明。圖13是表示形成有本實(shí)施方 式2的縱型結(jié)FET的SiC基板的有源區(qū)域的一部分的剖視圖。
[0100] 在本變形例中，通過使用垂直離子注入法的雜質(zhì)摻雜來形成η型反摻雜層5和ρ 型柵極層7,因而與現(xiàn)有的隧道型結(jié)FET的制造方法相比，能夠提高ρ型柵極層7的寬度（G) 的尺寸精度。
[0101] 另外，由于能夠增加 η+型源極層3在有源區(qū)域中占據(jù)的面積比率，因而能夠提高 在源極、漏極之間流過的電流的密度，作為芯片整體能夠降低導(dǎo)通電阻。
[0102] 另外，由于隔著η型反摻雜層5使η+型源極層3和ρ型柵極層7不接觸，因而也 能夠抑制泄露電流。
[0103] (實(shí)施方式2)
[0104] 關(guān)于本實(shí)施方式2的縱型結(jié)FET的制造方法，參照附圖并按照工序順序進(jìn)行說明。
[0105] 首先，如圖14 (a)所示，在η+型SiC基板1的主面上形成ιΓ型漂移層2,然后在有 源區(qū)域的ιΓ型漂移層2中離子注入η型雜質(zhì)(氮)，由此形成η+型源極層3。然后，如圖14 (b)所示，對(duì)在η+型SiC基板1的主面上堆積形成的氧化硅膜21進(jìn)行圖案加工，然后以該 氧化硅膜21為掩模對(duì)n+型源極層3及其下部的ιΓ型漂移層2進(jìn)行干式蝕刻，由此形成多 個(gè)淺槽4。截止到此的工序與實(shí)施方式1的圖2 (a)?圖2 (c)所示的工序相同。
[0106] 然后，如圖15 (a)所示，以該氧化硅膜21為掩模在淺槽4的下部的ιΓ型漂移層2 中離子注入Ρ型雜質(zhì)(鋁或硼)，由此形成Ρ型柵極層(第1柵極層）35。此時(shí)，與實(shí)施方式1 的Ρ型柵極層7相同地，利用垂直離子注入法進(jìn)行ρ型雜質(zhì)的離子注入，然而是在高達(dá)大約 200?600keV的加速電壓下進(jìn)行的，使ρ型柵極層35形成于ιΓ型漂移層2的較深的區(qū)域 中。
[0107] 然后，如圖15 (b)所示，利用與實(shí)施方式1相同的方法，在氧化硅膜21及淺槽4 的側(cè)壁形成由氧化硅膜構(gòu)成的側(cè)阱間隔物6,然后以氧化硅膜21和側(cè)阱間隔物6為掩模，在 淺槽4的下部的ιΓ型漂移層2中離子注入ρ型雜質(zhì)(鋁或硼)，由此形成ρ型柵極層36 (第 2柵極層)。此時(shí)，與實(shí)施方式1的ρ型柵極層7相同地，利用垂直離子注入法進(jìn)行ρ型雜質(zhì) 的離子注入，然而是在低至不足200keV的加速電壓下進(jìn)行的，使ρ型柵極層36形成于ιΓ型 漂移層2的較淺的區(qū)域、ρ型柵極層35的上部。并且，ρ型柵極層36的雜質(zhì)濃度與ρ型柵 極層35的雜質(zhì)濃度大致相同。
[0108] 由此，p型柵極層形成為由在ιΓ型漂移層2的較深的區(qū)域中形成的寬幅較寬的p 型柵極層35、和在ιΓ型漂移層2的較淺的區(qū)域中形成的寬幅較窄的ρ型柵極層36構(gòu)成的 逆向構(gòu)造。
[0109] 以后的工序與實(shí)施方式1大致相同，因而省略說明。圖16是表示形成有本實(shí)施方 式2的縱型結(jié)FET的SiC基板的有源區(qū)域的一部分的剖視圖。
[0110] 根據(jù)本實(shí)施方式2,由于通過使用垂直離子注入法的雜質(zhì)的摻雜來形成ρ型柵極 層35、36,因而能夠提高ρ型柵極層35、36的寬度的尺寸精度。
[0111] 并且，通過使P型柵極層形成為如上所述的逆向構(gòu)造，能夠使縱型結(jié)FET高性能 化。
[0112] 另外，通過使n+型源極層3與ρ型柵極層35、36不接觸，能夠抑制泄露電流。
[0113] (實(shí)施方式3)
[0114] 本實(shí)施方式3的縱型結(jié)FET是將實(shí)施方式1的縱型結(jié)FET和實(shí)施方式2的縱型結(jié) FET相結(jié)合而得到的。即，如圖17所示，本實(shí)施方式3的縱型結(jié)FET是在實(shí)施方式1的縱型 結(jié)FET中，使ρ型柵極層形成為如實(shí)施方式2那樣的逆向構(gòu)造。
[0115] 關(guān)于本實(shí)施方式3的縱型結(jié)FET的制造方法，參照附圖并按照工序順序進(jìn)行說明。
[0116] 首先，如圖18 (a)所示，在n+型SiC基板1的主面上形成ιΓ型漂移層2,然后在 η_型漂移層2上形成η+型源極層3,然后通過以氧化硅膜21為掩模的干式蝕刻，在ιΓ型漂 移層2形成多個(gè)淺槽4。
[0117] 然后，如圖18 (b)所示，以氧化硅膜21為掩模在淺槽4的下部的ιΓ型漂移層2 中離子注入η型雜質(zhì)(氮)，由此形成η型反摻雜5。截止到此的工序與實(shí)施方式1的圖2 (a)?圖4 (a)所示的工序相同。
[0118] 然后，如圖19 (a)所示，以氧化硅膜21為掩模在淺槽4的下部的ιΓ型漂移層2 中離子注入Ρ型雜質(zhì)(鋁)，由此形成Ρ型柵極層35。該ρ型雜質(zhì)的離子注入是利用垂直離 子注入法進(jìn)行的，然而與實(shí)施方式2相同地是在高達(dá)約200?約600keV的加速電壓下進(jìn)行 的，使P型柵極層35形成于ιΓ型漂移層2的較深的區(qū)域中。
[0119] 然后，如圖19 (b)所示，利用與實(shí)施方式1相同的方法，在氧化硅膜21及淺槽4 的側(cè)壁形成由氧化硅膜構(gòu)成的側(cè)阱間隔物6,然后如圖20所示，以氧化硅膜21和側(cè)阱間隔 物6為掩模，在淺槽4的下部的ιΓ型漂移層2中離子注入ρ型雜質(zhì)(鋁)，由此形成ρ型柵極 層35。該ρ型雜質(zhì)的離子注入是利用垂直離子注入法進(jìn)行的，然而與實(shí)施方式2相同地是 在低至不足200keV的加速電壓下進(jìn)行的，使ρ型柵極層36形成于ιΓ型漂移層2的較淺的 區(qū)域中。
[0120] 由此，ρ型柵極層形成為由在ιΓ型漂移層2的較深的區(qū)域中形成的寬幅較寬的ρ 型柵極層35、和在ιΓ型漂移層2的較淺的區(qū)域中形成的寬幅較窄的ρ型柵極層36構(gòu)成的 逆向構(gòu)造。并且，與形成于較淺的區(qū)域中的Ρ型柵極層36相鄰地配置η型反摻雜層5。
[0121] 根據(jù)本實(shí)施方式3,能夠得到前述的實(shí)施方式1的效果以及實(shí)施方式2的效果。
[0122] 以上根據(jù)實(shí)施方式具體說明了由本
【發(fā)明者】完成的發(fā)明，但本發(fā)明不限于截止到此 所記述的實(shí)施方式，當(dāng)然可以在不脫離其宗旨的范圍內(nèi)進(jìn)行各種變更。
[0123] 例如，在前述實(shí)施方式3中，將實(shí)施方式1的縱型結(jié)FET和實(shí)施方式2的縱型結(jié) FET相結(jié)合，但也可以按照?qǐng)D21所示，將實(shí)施方式1的變形例的縱型結(jié)FET和實(shí)施方式2的 縱型結(jié)FET相結(jié)合。
[0124] 另外，將在實(shí)施方式中記述的內(nèi)容的一部分記述如下。
[0125] (1) 一種在第1導(dǎo)電型的半導(dǎo)體基板的主面形成結(jié)型場(chǎng)效應(yīng)晶體管的半導(dǎo)體裝置 的制造方法，包括：
[0126] (a)在所述第1導(dǎo)電型的半導(dǎo)體基板的上部形成第1導(dǎo)電型的漂移層的工序；
[0127] (b)以在所述漂移層的上部形成的第1絕緣膜為掩模，在所述漂移層中摻雜第1 雜質(zhì)，由此在所述漂移層的表面形成按照預(yù)定的間隔配置的多個(gè)第1導(dǎo)電型的源極層的工 序；
[0128] (c)在所述（b)工序之后，去除第1絕緣膜，在所述多個(gè)源極層各自的上部形成第 2絕緣膜的工序；
[0129] (d)使用所述第2絕緣膜作為掩模，利用垂直離子注入法在所述漂移層中摻雜第2 雜質(zhì)，由此在所述漂移層形成第1導(dǎo)電型的反摻雜層的工序；
[0130] (e)在所述（d)工序之后，在所述第2絕緣膜的側(cè)壁形成由第3絕緣膜構(gòu)成的側(cè)阱 間隔物的工序；
[0131] (f)使用所述第2絕緣膜和所述側(cè)阱間隔物作為掩模，利用垂直離子注入法在所 述漂移層中摻雜第3雜質(zhì)，由此在所述漂移層形成第2導(dǎo)電型的柵極層的工序。
[0132] (2)在根據(jù)（1)所述的半導(dǎo)體裝置的制造方法中，使所述反摻雜層的雜質(zhì)濃度比所 述源極層的雜質(zhì)濃度低。
[0133] (3)在根據(jù)（1)所述的半導(dǎo)體裝置的制造方法中，使所述反摻雜層形成為與所述柵 極層的側(cè)面接觸。
[0134] (4)在根據(jù)（1)所述的半導(dǎo)體裝置的制造方法中，所述半導(dǎo)體基板由碳化硅構(gòu)成， 所述第1及第2雜質(zhì)是氮，所述第3雜質(zhì)是鋁或者硼。
【權(quán)利要求】
1. 一種半導(dǎo)體裝置的制造方法，在第1導(dǎo)電型的半導(dǎo)體基板的主面形成結(jié)型場(chǎng)效應(yīng)晶 體管，該半導(dǎo)體裝置的制造方法包括： (a) 在所述半導(dǎo)體基板的上部形成第1導(dǎo)電型的漂移層的工序； (b) 通過在所述漂移層中摻雜第1雜質(zhì)，在所述漂移層的表面形成第1導(dǎo)電型的源極層 的工序； (c) 在所述（b)工序之后，將在所述漂移層的上部形成的第1絕緣膜作為掩模，對(duì)所述 漂移層的所述表面進(jìn)行蝕刻，由此在所述漂移層的所述表面形成按照預(yù)定的間隔配置的多 個(gè)槽的工序； (d) 在所述（c)工序之后，使用垂直離子注入法在所述多個(gè)槽的各自的下部的所述漂移 層中摻雜第2雜質(zhì)，由此在所述多個(gè)槽的各自的下部的所述漂移層形成第1導(dǎo)電型的反摻 雜層的工序； (e) 在所述（d)工序之后，在所述第1絕緣膜及所述槽的各自的側(cè)壁形成由第2絕緣膜 構(gòu)成的側(cè)阱間隔物的工序；以及 (f) 在所述（e)工序之后，使用垂直離子注入法在所述多個(gè)槽的各自的下部的所述漂移 層中摻雜第3雜質(zhì)，由此在所述多個(gè)槽的各自的下部的所述漂移層形成第2導(dǎo)電型的柵極 層的工序。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中， 所述槽形成為其底面位于比所述源極層靠下方的位置。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中， 使所述反摻雜層的雜質(zhì)濃度比所述源極層的雜質(zhì)濃度低。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中， 所述反摻雜層形成為與所述柵極層的側(cè)面接觸。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中， 所述半導(dǎo)體基板由碳化硅構(gòu)成，所述第1雜質(zhì)及第2雜質(zhì)是氮，所述第3雜質(zhì)是鋁或者 硼。
6. -種半導(dǎo)體裝置的制造方法，在第1導(dǎo)電型的半導(dǎo)體基板的主面形成結(jié)型場(chǎng)效應(yīng)晶 體管，該半導(dǎo)體裝置的制造方法包括： (a) 在所述半導(dǎo)體基板的上部形成第1導(dǎo)電型的漂移層的工序； (b) 通過在所述漂移層中摻雜第1雜質(zhì)，在所述漂移層的表面形成第1導(dǎo)電型的源極層 的工序； (c) 在所述（b)工序之后，將在所述漂移層的上部形成的第1絕緣膜作為掩模，對(duì)所述 漂移層的所述表面進(jìn)行蝕刻，由此在所述漂移層的所述表面形成按照預(yù)定的間隔配置的多 個(gè)槽的工序； (d) 在所述（c)工序之后，使用垂直離子注入法在所述多個(gè)槽的各自的下部的所述漂移 層中摻雜第2雜質(zhì)，由此在比所述多個(gè)槽的各自的底面深的區(qū)域的所述漂移層形成第2導(dǎo) 電型的第1柵極層的工序； (e) 在所述（d)工序之后，在所述第1絕緣膜及所述槽的各自的側(cè)壁形成由第2絕緣膜 構(gòu)成的側(cè)阱間隔物的工序；以及 (f) 在所述（e)工序之后，使用垂直離子注入法在所述多個(gè)槽的各自的下部的所述漂移 層中摻雜第3雜質(zhì)，由此在所述第1柵極層的上部的所述漂移層形成第2導(dǎo)電型的第2柵 極層的工序。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中， 在所述（c)工序之后、在所述（d)工序之前還包括：使用垂直離子注入法在所述多個(gè)槽 的各自的下部的所述漂移層中摻雜第4雜質(zhì)，由此在所述多個(gè)槽的各自的下部的所述漂移 層形成第1導(dǎo)電型的反摻雜層的工序。
8. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中， 所述槽形成為其底面位于比所述源極層靠下方的位置。
9. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中， 所述半導(dǎo)體基板由碳化硅構(gòu)成，所述第1雜質(zhì)是氮，所述第2雜質(zhì)及第3雜質(zhì)是鋁或者 硼。
10. 根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中， 所述第4雜質(zhì)是氮。
11. 一種半導(dǎo)體裝置，具有在第1導(dǎo)電型的半導(dǎo)體基板的主面形成的結(jié)型場(chǎng)效應(yīng)晶體 管，該半導(dǎo)體裝置具有： 第1導(dǎo)電型的漂移層，形成于所述半導(dǎo)體基板的上部； 多個(gè)第1導(dǎo)電型的源極層，按照預(yù)定的間隔形成于所述漂移層的表面； 多個(gè)槽，在所述漂移層的所述表面中形成于相鄰的所述源極層之間的區(qū)域中； 側(cè)阱間隔物，由在所述多個(gè)槽的各自的側(cè)壁形成的絕緣膜構(gòu)成； 第2導(dǎo)電型的柵極層，形成于所述多個(gè)槽的各自的下部的所述漂移層；以及 第1導(dǎo)電型的反摻雜層，以與所述柵極層的側(cè)面接觸的方式，形成于所述側(cè)阱間隔物 的各自的下部的所述漂移層。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述柵極層由第1柵極層和第2柵極層構(gòu)成，該第2柵極層形成于所述第1柵極層的 上部，寬度比所述第1柵極層窄， 所述反摻雜層形成為與所述第2柵極層的側(cè)面接觸。
13. 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述槽的底面位于比所述源極層靠下方的位置。
14. 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述反摻雜層的雜質(zhì)濃度比所述源極層的雜質(zhì)濃度低。
15. 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體基板由碳化娃構(gòu)成。
【文檔編號(hào)】H01L21/337GK104064604SQ201410102742
【公開日】2014年9月24日 申請(qǐng)日期:2014年3月19日 優(yōu)先權(quán)日:2013年3月21日
【發(fā)明者】籠利康明, 新井耕一, 橫山夏樹, 清水悠佳 申請(qǐng)人:瑞薩電子株式會(huì)社