半導(dǎo)體器件結(jié)構(gòu)及其形成方法
【專利摘要】本發(fā)明提供了一種半導(dǎo)體器件結(jié)構(gòu)及其形成方法。一個(gè)實(shí)施例是一種半導(dǎo)體器件，該半導(dǎo)體器件包括位于半導(dǎo)體襯底上方的第一柵極結(jié)構(gòu)；位于半導(dǎo)體襯底和第一柵極結(jié)構(gòu)上方的第一蝕刻停止層（ESL），第一ESL具有曲頂面；以及位于第一ESL上的第一層間電介質(zhì)（ILD），第一ILD具有曲頂面。該半導(dǎo)體器件還包括位于第一ILD上的第二ESL，第二ESL具有曲頂面；以及位于第二ESL上的第二ILD。
【專利說明】半導(dǎo)體器件結(jié)構(gòu)及其形成方法
[0001]本申請要求于2013年3月11日提交的名稱為“Semiconductor Device Structureand Method of Forming Same”、申請?zhí)枮?1/776，722的美國臨時(shí)申請的權(quán)益，據(jù)此將該申請引入本文作為參考。

【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種半導(dǎo)體器件結(jié)構(gòu)及其形成方法。

【背景技術(shù)】
[0003]根據(jù)摩爾定律(Moore’s law)與半導(dǎo)體器件尺寸的微縮相關(guān)的成本和復(fù)雜性產(chǎn)生了改進(jìn)半導(dǎo)體器件特征的新方法。繼續(xù)將摩爾定律微縮用于下一代微處理器設(shè)計(jì)的一些方法實(shí)例是用于降低器件漏電的諸如H1-K金屬柵極的新柵極材料、與相同尺寸的平面器件相比具有增加的有效柵極面積的FinFET器件以及用于增大電荷載流子遷移率的應(yīng)變誘導(dǎo)溝道。


【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:第一柵極結(jié)構(gòu)，位于半導(dǎo)體襯底上方；第一蝕刻停止層(ESL)，位于所述半導(dǎo)體襯底和所述第一柵極結(jié)構(gòu)上方，所述第一 ESL具有曲頂面；第一層間電介質(zhì)(ILD)，位于所述第一 ESL上,所述第一 ILD具有曲頂面；第二 ESL,位于所述第一 ILD上,所述第二 ESL具有曲頂面；以及第二 ILD，位于所述第二 ESL上。
[0005]在所述半導(dǎo)體器件中，所述第一 ESL與所述第一柵極結(jié)構(gòu)共形并且所述第一 ESL的厚度均勻，其中，所述第一 ILD的厚度均勻，并且所述第二 ESL的厚度均勻。
[0006]在所述半導(dǎo)體器件中，所述第一 ESL包括:位于所述半導(dǎo)體襯底上的第一部分，所述第一部分的頂面與所述半導(dǎo)體襯底的頂面基本共面，所述第一部分具有第一厚度；位于所述柵極結(jié)構(gòu)的側(cè)壁上的第二部分，所述第二部分具有第二厚度；以及位于所述柵極結(jié)構(gòu)的上部上的第三部分，所述第三部分具有第三厚度。
[0007]在所述半導(dǎo)體器件中，所述第三厚度大于所述第一厚度。
[0008]在所述半導(dǎo)體器件中，所述第一部分的厚度在約3nm和約1nm之間，所述第二部分的厚度在約3nm和約30nm之間，并且所述第三部分的厚度在約3nm和約30nm之間。
[0009]在所述半導(dǎo)體器件中，所述第一 ESL包含SiN、SiCN、S1N或它們的組合，并且所述第二 ESL包含SiN、SiCN、S1N或它們的組合。
[0010]在所述半導(dǎo)體器件中，所述第一 ESL由原子層沉積、分子層沉積或它們的組合形成，并且所述第二 ESL由原子層沉積、分子層沉積或它們的組合形成。
[0011]在所述半導(dǎo)體器件中，所述第一 ESL通過等離子體增強(qiáng)化學(xué)汽相沉積形成。
[0012]在所述半導(dǎo)體器件中，還包括:源極區(qū)域，位于所述半導(dǎo)體襯底中；以及漏極區(qū)域，位于所述半導(dǎo)體襯底中，所述柵極結(jié)構(gòu)在橫向上位于所述源極區(qū)域和所述漏極區(qū)域之間。
[0013]在所述半導(dǎo)體器件中，所述半導(dǎo)體器件是平面晶體管或FinFET。
[0014]根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:源極區(qū)域，位于半導(dǎo)體襯底中；漏極區(qū)域，位于所述半導(dǎo)體襯底中，所述漏極區(qū)域與所述源極區(qū)域在橫向上間隔開；柵極，位于所述半導(dǎo)體襯底上方，所述柵極在橫向上位于所述源極區(qū)域和所述漏極區(qū)域之間；柵極間隔件，位于所述柵極的相對側(cè)上；第一蝕刻停止層(ESL)，位于所述半導(dǎo)體襯底上，所述第一 ESL鄰接所述柵極間隔件且位于所述柵極的頂面上；第一層間電介質(zhì)，位于所述第一 ESL上，所述第一 ILD鄰接所述柵極間隔件；第二 ESL，位于所述第一 ILD上，所述第二 ESL鄰接所述柵極間隔件且位于所述第一 ESL的頂面上；以及第二 ILD，位于所述第二ESL 上。
[0015]在所述半導(dǎo)體器件中，所述第一 ESL與所述柵極和所述柵極間隔件共形，所述第一ESL的厚度均勻。
[0016]在所述半導(dǎo)體器件中，所述第一 ESL通過原子層沉積、等離子體增強(qiáng)化學(xué)汽相沉積、等離子體增強(qiáng)氮化硅、低壓化學(xué)汽相沉積或它們的組合形成，并且所述第一 ILD通過流動(dòng)式化學(xué)汽相沉積、旋涂介電工藝或它們的組合形成。
[0017]在所述半導(dǎo)體器件中，所述第一 ILD不位于所述柵極或所述柵極間隔件上方。
[0018]根據(jù)本發(fā)明的又一方面，提供了一種形成半導(dǎo)體器件的方法，所述方法包括:在半導(dǎo)體襯底上形成偽柵極電介質(zhì)；在所述偽柵極電介質(zhì)上形成偽柵極；在所述偽柵極的相對側(cè)上形成柵極間隔件；在所述半導(dǎo)體襯底和所述偽柵極上方形成第一蝕刻停止層(ESL)，所述第一 ESL具有曲頂面；在所述第一 ESL上形成第一層間電介質(zhì)(ILD)，所述第一 ILD具有曲頂面；在所述第一 ILD上形成第二 ESL，所述第二 ESL具有曲頂面；在所述第二 ESL上形成第二 ILD ;以及將所述偽柵極和所述偽柵極電介質(zhì)替換為有源柵極和有源柵極電介質(zhì)。
[0019]在所述方法中，替換所述偽柵極和所述偽柵極電介質(zhì)包括:對所述第二 ILD、所述第二 ESL、所述第一 ILD和所述第一 ESL進(jìn)行平坦化以露出所述偽柵極的頂面；去除所述偽柵極；去除所述偽柵極電介質(zhì)以露出所述半導(dǎo)體襯底中的溝道區(qū)域；在所述溝道區(qū)域上形成所述有源柵極電介質(zhì)；以及在所述有源柵極電介質(zhì)上形成所述有源柵極。
[0020]在所述方法中，所述第一 ESL的厚度均勻，所述第一 ILD的厚度均勻，并且所述第二ESL的厚度均勻。
[0021]在所述方法中，所述第一 ESL包括:位于所述半導(dǎo)體襯底上的第一部分，所述第一部分的頂面與所述半導(dǎo)體襯底的頂面基本共面，所述第一部分具有第一厚度；位于所述柵極間隔件的側(cè)壁上的第二部分，所述第二部分具有第二厚度；以及位于所述柵極間隔件和所述有源柵極的上部上的第三部分，所述第三部分具有第三厚度，其中所述第三厚度大于所述第一厚度。
[0022]在所述方法中，形成所述第一 ESL和形成所述第二 ESL均包括:實(shí)施等離子體增強(qiáng)化學(xué)汽相沉積(CVD)工藝、低壓CVD (LPCVD)工藝、原子層沉積(ALD)工藝、分子層沉積(MLD)工藝或它們的組合，并且形成所述第一 ILD和所述第二 ILD均包括:實(shí)施流動(dòng)式CVD工藝、旋涂介電工藝或它們的組合。
[0023]在所述方法中，所述第一 ESL包含SiN、SiCN、S1N或它們的組合，并且所述第二ESL包含SiN、SiCN、S1N或它們的組合。

【專利附圖】

【附圖說明】
[0024]為了更充分地理解本發(fā)明的實(shí)施例及其優(yōu)勢，現(xiàn)將結(jié)合附圖進(jìn)行的以下描述作為參考，其中:
[0025]圖1示出根據(jù)一個(gè)實(shí)施例的制造先柵極半導(dǎo)體器件的方法的流程圖；
[0026]圖2示出根據(jù)一個(gè)實(shí)施例的先柵極半導(dǎo)體器件；
[0027]圖3示出根據(jù)另一個(gè)實(shí)施例的先柵極半導(dǎo)體器件；
[0028]圖4示出根據(jù)又一個(gè)實(shí)施例的先柵極半導(dǎo)體器件；
[0029]圖5示出根據(jù)一個(gè)實(shí)施例的制造后柵極半導(dǎo)體器件的方法的流程圖；
[0030]圖6示出根據(jù)一個(gè)實(shí)施例的后柵極半導(dǎo)體器件；
[0031]圖7示出根據(jù)另一個(gè)實(shí)施例的后柵極半導(dǎo)體器件；以及
[0032]圖8示出根據(jù)又一個(gè)實(shí)施例的后柵極半導(dǎo)體器件。

【具體實(shí)施方式】
[0033]現(xiàn)詳細(xì)地參考在附圖中示出的實(shí)施例。在任何可能的情況下，在附圖和說明書中使用相同的參考標(biāo)號(hào)來表示相同的或相似的部件。在附圖中，為了清楚和方便起見，形狀和厚度可以被放大。本說明書尤其涉及形成根據(jù)本發(fā)明的方法和裝置的一部分或者更為直接地與根據(jù)本發(fā)明的方法和裝置協(xié)作的元件?？梢岳斫馕疵鞔_示出或描述的元件可以采取本領(lǐng)域技術(shù)人員公知的各種形式。對于本領(lǐng)域技術(shù)人員而言，一旦了解本發(fā)明，許多替代和修改將是顯而易見的。
[0034]在整個(gè)說明書中提及的“一個(gè)實(shí)施例”或“實(shí)施例”意為關(guān)于該實(shí)施例描述的特定部件、結(jié)構(gòu)或特征包括在本發(fā)明的至少一個(gè)實(shí)施例中。因此在整個(gè)說明書的各個(gè)位置出現(xiàn)的短語“在一個(gè)實(shí)施中”或“在實(shí)施例中”不一定全都是指同一實(shí)施例。而且，在一個(gè)或多個(gè)實(shí)施例中可以以任何合適的方式組合特定的部件、結(jié)構(gòu)或特征。應(yīng)當(dāng)理解，以下附圖沒有按比例繪制；實(shí)際上這些附圖僅是用于舉例說明的目的。
[0035]將參照具體環(huán)境描述實(shí)施例，即在柵極結(jié)構(gòu)上方及其之間具有第二蝕刻停止層用于阻止第二蝕刻停止層下面的層的額外損失的半導(dǎo)體器件。其他實(shí)施例也可以適用于在導(dǎo)電結(jié)構(gòu)之間采用高縱橫比工藝的其他半導(dǎo)體器件。
[0036]圖1示出根據(jù)實(shí)施例形成先柵極半導(dǎo)體器件的方法100的流程圖。雖然方法100在下文中被示出和描述為一系列動(dòng)作或事件，但可以理解所示出的這些動(dòng)作或事件的順序不限于具體實(shí)施例。例如，一些動(dòng)作可以以不同的順序發(fā)生和/或可以與本文示出和/或描述的那些動(dòng)作或事件以外的其他動(dòng)作或事件同時(shí)發(fā)生。此外，不是所有示出的動(dòng)作都是實(shí)施本文說明書的一個(gè)或多個(gè)方面或?qū)嵤├匦璧?。而且，本文所描述的一個(gè)或多個(gè)動(dòng)作可以分成一個(gè)或多個(gè)單獨(dú)的動(dòng)作和/或階段實(shí)施。
[0037]將參照作為實(shí)例的圖2描述方法100的步驟，但是方法100可以適用于圖3、圖4和圖6至圖8中的其他實(shí)施例。
[0038]圖2示出半導(dǎo)體器件200的截面圖。半導(dǎo)體器件200包括位于半導(dǎo)體襯底220中的源極/漏極區(qū)域226 ;位于柵極電介質(zhì)222上方的柵極224，柵極224和柵極電介質(zhì)222橫向位于源極/漏極區(qū)域226之間；以及位于柵極224的相對側(cè)上的柵極間隔件228。半導(dǎo)體器件還包括位于半導(dǎo)體襯底220上的部件上方的第一蝕刻停止層(ESL) 230、位于第一ESL230上的第一層間電介質(zhì)(ILD) 232、位于第一 ILD232上的第二蝕刻停止層234和位于第二 ESL234 上的第二 ILD236。
[0039]半導(dǎo)體襯底220可以包含摻雜的或未摻雜的塊狀硅或者絕緣體上硅(SOI)襯底的有源層。通常，SOI襯底包含半導(dǎo)體材料層，諸如硅、鍺、硅鍺、SO1、絕緣體上硅鍺(SGOI)或它們的組合?？梢允褂玫钠渌r底包括多層襯底、梯度襯底或混合取向襯底?？梢酝ㄟ^注入工藝對半導(dǎo)體襯底220進(jìn)行摻雜以將P型或η型雜質(zhì)引入到半導(dǎo)體襯底220中。在半導(dǎo)體器件200是FinFET器件的實(shí)施例中，可以以類似于如上所述的半導(dǎo)體襯底的方式對鰭進(jìn)行圖案化和摻雜。
[0040]半導(dǎo)體襯底220可以包括有源器件(未在圖2中示出)。作為本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到諸如晶體管、電容器、電阻器、這些的組合等多種器件可以用于生成設(shè)計(jì)半導(dǎo)體器件200的結(jié)構(gòu)性和功能性要求。可以使用任何合適的方法來形成器件。在附圖中僅示出半導(dǎo)體襯底220的一部分，原因在于這足以全面地描述示例性實(shí)施例。
[0041]在步驟102，在襯底上方形成柵極介電層、柵極和柵極間隔件。通過熱氧化、化學(xué)汽相沉積(CVD)、濺射或本領(lǐng)域中用于形成柵極電介質(zhì)的任何其他已知的和使用的方法在半導(dǎo)體襯底220上方形成柵極介電層222。在其他實(shí)施例中，柵極介電層222包括具有例如大于3.9的高介電常數(shù)(k值)的介電材料。材料可以包括氮化硅、氮氧化硅、諸如Hf02、HfZrOx, HfS1x, HfT1x, HfAlOx的金屬氧化物等或者它們的組合和多層。
[0042]可以在柵極介電層222上方形成柵電極層(未示出)。柵電極層可以包括導(dǎo)電材料并且可以選自包含多晶娃(poly-Si)、多晶娃鍺(poly-SiGe)、金屬氮化物、金屬娃化物、金屬氧化物和金屬的組?？梢酝ㄟ^CVD、濺射沉積或本領(lǐng)域中用于沉積導(dǎo)電材料的其他已知的和使用的技術(shù)來沉積柵電極層。柵電極層的頂面通常具有非平面頂面并且可以在柵電極層或柵極蝕刻的圖案化之間進(jìn)行平坦化。在此時(shí)可以將離子引入到或者可以不引入到柵電極層中。例如，可以通過離子注入技術(shù)引入離子?？梢詫烹姌O層和柵極介電層進(jìn)行圖案化以形成柵極224。柵極圖案化工藝可以通過在柵電極層上方沉積諸如光刻膠或氧化硅的掩模材料(未示出)來實(shí)現(xiàn)。然后對掩模材料進(jìn)行圖案化，并且根據(jù)圖案對柵電極層進(jìn)行蝕亥1J。在一個(gè)實(shí)施例中，柵極224可以形成為高度在約30nm和約10nm之間。
[0043]在步驟104，可以在襯底中形成源極/漏極區(qū)域。可以通過實(shí)施注入工藝以注入適當(dāng)?shù)膿诫s物對源極/漏極區(qū)域226進(jìn)行摻雜，從而在半導(dǎo)體襯底220中補(bǔ)充摻雜物。在另一實(shí)施例中，可以通過在半導(dǎo)體襯底220中形成凹槽(未示出)以及在凹槽中外延生長材料來形成源極/漏極區(qū)域226?？梢酝ㄟ^如上所述的注入方法或者通過在生長材料時(shí)原位摻雜對源極/漏極區(qū)域226進(jìn)行摻雜。
[0044]在一個(gè)實(shí)施例中，半導(dǎo)體器件200可以被配置成PMOS或NMOS配置。在PMOS配置中，半導(dǎo)體襯底220可以摻雜有η型摻雜物，而源極/漏極區(qū)域226可以摻雜有ρ型摻雜物。在NMOS配置中，半導(dǎo)體襯底220可以摻雜有ρ型摻雜物，而源極/漏極區(qū)域226可以摻雜有η型摻雜物。如上所述，可以通過注入方法或者通過在外延生長材料時(shí)原位摻雜來實(shí)施摻雜。
[0045]可以在柵極224的相對側(cè)上形成柵極間隔件228。柵極間隔件228通常通過在先前形成的結(jié)構(gòu)上覆蓋式沉積間隔材料(未示出)來形成。在一個(gè)實(shí)施例中，柵極間隔件228可以包括間隔襯墊(未示出)，其包含SiN、SiC、SiGe、氮氧化物、氧化物、它們的組合等。間隔層可以包含SiN、氮氧化物、SiC、S1N、SixCyNz、氧化物、它們的組合等，并且可以通過用于形成這樣的層的方法來形成，諸如CVD、等離子體增強(qiáng)CVD、濺射和本領(lǐng)域中已知的其他方法。然后，例如通過各向異性蝕刻對柵極間隔件228進(jìn)行圖案化以從結(jié)構(gòu)的水平表面去除間隔層。
[0046]在另一個(gè)實(shí)施例中，源極/漏極區(qū)域226可以包含輕摻雜區(qū)域和重?fù)诫s區(qū)域。在該實(shí)施例中，在形成柵極間隔件228之前，可以輕摻雜源極/漏極區(qū)域226。在形成柵極間隔件228之后，可以重?fù)诫s源極/漏極區(qū)域226。這形成輕摻雜區(qū)域和重?fù)诫s區(qū)域。輕摻雜區(qū)域主要位于柵極間隔件228的下面，而重?fù)诫s區(qū)域沿著半導(dǎo)體襯底220位于柵極間隔件228的外面。
[0047]在步驟106，可以在襯底、源極/漏極區(qū)域以及柵極和柵極間隔件上方形成第一ESL0如圖2所示，可以在半導(dǎo)體襯底220、源極/漏極區(qū)域226、柵極224和柵極間隔件228上方形成第一 ESL230。可以在半導(dǎo)體襯底220上的部件上方共形沉積第一 ESL230。在一個(gè)實(shí)施例中，第一 ESL230可以包含SiN、SiCN、S1N等或它們的組合，并且可以通過原子層沉積(ALD)、分子層沉積(MLD)、爐工藝、CVD、等離子體增強(qiáng)CVD (PECVD)、等離子體增強(qiáng)氮化硅(PESiN)等或它們的組合形成。在一個(gè)實(shí)施例中，第一 ESL230可以形成為具有約3nm至約30nm的厚度。
[0048]在步驟108，在第一 ESL上方形成第一 ILD。如圖2所示，可以在第一 ESL230上方形成第一 ILD232?？梢栽诘谝?ESL230上方共形沉積第一 ILD232。在一個(gè)實(shí)施例中，第一ILD232可以包含Si02、S1N等或它們的組合?？梢酝ㄟ^CVD、ALD、PECVD、次大氣壓CVD(SACVD)、流動(dòng)式CVD、高密度等離子體(HDP)、旋涂電介質(zhì)工藝等或它們的組合形成第一ILD232。在一個(gè)實(shí)施例中，第一 ILD232可以形成為具有約3nm至約70nm的厚度。
[0049]在步驟110，在第一 ILD上方形成第二 ESL。如圖2所示，可以在第一 ILD232上方形成第二 ESL234。第二 ESL234可以共形沉積在第一 ILD232上方并且可以在后續(xù)蝕刻和平坦化工藝中對第一 ILD232提供保護(hù)。在一個(gè)實(shí)施例中，第二 ESL234可以包含SiN、SiCN、S1N等或它們的組合，并且可以通過ALD、MLD、PECVD, PESiN、爐工藝、CVD等或它們的組合形成。在一個(gè)實(shí)施例中，第二 ESL234可以形成為具有約1nm至約100nm的厚度。
[0050]在步驟112，在第二 ESL層上方形成第二 ILD。如圖2所示，可以在第二 ESL234上方形成第二 ILD236。在一個(gè)實(shí)施例中，第二 ILD236可以包含Si02、S1N等或它們的組合?？梢酝ㄟ^CVD、ALD、PECVD'SACVDv^^aS CVD、HDP、旋涂電介質(zhì)工藝等或它們的組合形成第二ILD236。
[0051]在步驟114，可以對第二 ILD進(jìn)行平坦化?？梢詫Φ诙?ILD236進(jìn)行平坦化以在第二ILD236上提供平坦的頂面，從而形成、連接或安裝其他器件和結(jié)構(gòu)。在一個(gè)實(shí)施例中，通過使用CMP對第二 ILD236進(jìn)行平坦化以去除部分第二 ILD236。在其他實(shí)施例中，可以使用其他平坦化技術(shù)，諸如蝕刻。
[0052]在步驟116，可以對柵極和源極/漏極區(qū)域形成接觸件。雖然未在圖2中示出，可以形成接觸件以允許通過第二 ILD236上或者上方的器件和結(jié)構(gòu)與柵極224和源極/漏極區(qū)域226形成外部連接?？梢晕g刻出穿過第二 ILD236、第二 ESL234、第一 ILD232和第一ESL230至源極/漏極區(qū)域226和柵極224的開口?？梢允褂弥T如單鑲嵌工藝或雙鑲嵌工藝的可接受的光刻技術(shù)蝕刻出開口。應(yīng)當(dāng)注意到可接受的光刻技術(shù)可以使用第一蝕刻劑來蝕刻穿過第二 ILD236、使用第二蝕刻劑來蝕刻穿過第二 ESL234以及使用另一些蝕刻劑來蝕刻穿過第一 ILD232和第一 ESL230。
[0053]然后可以在開口中形成源極/漏極接觸件和柵極接觸件(未示出)。形成源極/漏極接觸件和柵極接觸件可以包括例如在開口中沉積諸如氮化鈦、氮化鉭等或它們的組合的阻擋層，然后沉積導(dǎo)電材料，諸如金屬，像鋁、銅、鎢等或它們的組合。沉積可以通過例如CVD、ALD、物理汽相沉積(PVD)等或它們的組合進(jìn)行。諸如通過CMP去除多余的阻擋層材料和/或?qū)щ姴牧稀?br> [0054]雖然圖2示出具有兩個(gè)ESL層(230和234)以及兩個(gè)ILD層(232和236)的實(shí)施例，但是另一實(shí)施例可以具有多于兩個(gè)的ESL層和多于兩個(gè)的ILD層。例如,一個(gè)實(shí)施例可以具有三個(gè)ESL層和三個(gè)ILD層。
[0055]已發(fā)現(xiàn)在第一 ILD232上方具有第二 ESL234可以防止柵極224之間才第一 ILD232凹陷。第一 ILD232中的這些凹槽可以容許來自后續(xù)加工的金屬殘余物形成在柵極224之間并導(dǎo)致柵極與柵極橋接。第二 ESL234防止在柵極224之間的第一 ILD232中出現(xiàn)這些凹槽，并因而可以防止柵極與柵極橋接。而且，防止在第一 ILD232凹槽中存在金屬殘余物防止過蝕刻以去除金屬殘余物的必要性，而過蝕刻可能導(dǎo)致縮短的柵極高度。
[0056]圖3示出先柵極半導(dǎo)體器件300的另一實(shí)施例，其中ESL和ILD是非共形形成的。例如，第一 ESL320包含位于半導(dǎo)體襯底220上且具有與半導(dǎo)體襯底220的頂面基本共面的頂面的第一部分320A、位于柵極間隔件228的側(cè)壁上的第二部分320B以及位于柵極間隔件228和柵極224的上部上的第三部分320C。第一 ILD232、第二 ESL234和第二 ILD326還可以包括如下所述每一部分均具有類似配置的三個(gè)部分。關(guān)于該實(shí)施例中與先前描述的實(shí)施例類似的細(xì)節(jié)在此處將不再重復(fù)。
[0057]可以在半導(dǎo)體襯底220、源極/漏極區(qū)域226、柵極224和柵極間隔件228上方形成第一 ESL320?？梢栽诎雽?dǎo)體襯底220上的部件上方共形沉積第一 ESL230。在一個(gè)實(shí)施例中，第一 ESL320可以包含SiN、SiCN、S1N等或它們的組合，并且可以通過PECVD、PESiN、低壓CVD (LPCVD)等或它們的組合形成。第一 ESL320可以包含具有與半導(dǎo)體襯底220的頂面基本共面的基本平坦的頂面的第一部分320A、位于柵極間隔件228的側(cè)壁上且具有與柵極間隔件228的側(cè)壁基本共面的頂面的第二部分320B以及位于柵極間隔件228和柵極224的上部上且具有基本彎曲的頂面的第三部分320C。在一個(gè)實(shí)施例中，第一部分320A可以形成為具有在約3nm和約1nm之間的厚度，第二部分320B可以形成為具有在約3nm和約30nm之間的厚度，以及第三部分320C可以形成為具有在約3nm和約30nm之間的厚度。
[0058]可以在第一 ESL320上方形成第一 ILD322。可以在第一 ESL320上方非共形沉積第一 ILD322。在一個(gè)實(shí)施例中，第一 ILD322可以包含Si02、S1N等或它們的組合，并且可以通過PECVD、SACVD、流動(dòng)式CVD、旋涂電介質(zhì)工藝等或者它們的組合形成。第一 ILD322可以包括具有與半導(dǎo)體襯底220的頂面基本共面的基本平坦的頂面的第一部分322A、位于第一 ESL320的第二部分320B上且具有與柵極間隔件228的側(cè)壁基本共面的頂面的第二部分322B以及位于第一 ESL320的第三部分320C上且具有基本上彎曲的頂面的第三部分322C。在一個(gè)實(shí)施例中，第一部分322A可以形成為具有在約3nm和約30nm之間的厚度，第二部分322B可以形成為具有在約Inm和約30nm之間的厚度，以及第三部分322C可以形成為具有在約Inm和約30nm之間的厚度。
[0059]可以在第一 ILD322上方形成第二 ESL324。第二 ESL324可以非共形沉積在第一ILD322上方，并且可以在后續(xù)蝕刻和平坦化工藝期間對第一 ILD322提供保護(hù)。在一個(gè)實(shí)施例中，第二 ESL234可以包含SiN、SiCN、S1N等或它們的組合，并且可以通過PECVD、PESiN、ALD、MLD、LPCVD、SACVD等或它們的組合形成。第二 ESL324可以包含具有與半導(dǎo)體襯底220的頂面基本共面的基本平坦的頂面的第一部分324A、位于第一 ILD322的第二部分322B上且具有與柵極間隔件228的側(cè)壁基本共面的頂面的第二部分324B以及位于第一 ILD322的第三部分322C上且具有基本上彎曲的頂面的第三部分324C。在一個(gè)實(shí)施例中，第一部分324A可以形成為具有在約3nm和約30nm之間的厚度，第二部分324B可以形成為具有在約3nm和約30nm之間的厚度，以及第三部分324C可以形成為具有在約3nm和約30nm之間的厚度。
[0060]可以在第二 ESL324上方形成第二 ILD326。在一個(gè)實(shí)施例中，第二 ILD326可以包含Si02、S1N等或它們的組合?？梢酝ㄟ^CVD、ALD、PECVD, SACVD、流動(dòng)式CVD、HDP、旋涂電介質(zhì)工藝等或它們的組合形成第二 ILD236。
[0061]圖4示出先柵極半導(dǎo)體器件400的另一個(gè)實(shí)施例，其中第一 ILD可以形成為具有與半導(dǎo)體襯底220的頂面基本共面的頂面，并且第一 ILD不位于柵極間隔件228和柵極224的上方。關(guān)于該實(shí)施例中與先前描述的實(shí)施例類似的細(xì)節(jié)在此處將不再重復(fù)。
[0062]可以在半導(dǎo)體襯底220和源極/漏極區(qū)域226上方形成第一 ESL420?？梢栽诎雽?dǎo)體襯底220上的部件上方共形沉積第一 ESL420。在一個(gè)實(shí)施例中，第一 ESL420可以包括SiN, SiCN, S1N等或它們的組合，并且可以通過ALD、MLD、PECVD, PESiN、爐工藝、CVD等或它們的組合形成。在一個(gè)實(shí)施例中，第一 ESL420可以形成為具有在約3nm和約30nm之間的厚度。
[0063]可以在第一 ESL420上方形成第一 ILD422。第一 ILD422可以形成為具有基本均勻的厚度和與半導(dǎo)體襯底220的頂面基本共面的頂面。在一個(gè)實(shí)施例中，第一 ILD422的基本上整個(gè)頂面與半導(dǎo)體襯底220的頂面基本共面。在一個(gè)實(shí)施例中，第一 ILD422可以包含S12, S1N等或它們的組合，并且可以通過流動(dòng)式CVD、旋涂電介質(zhì)工藝等或者它們的組合形成。在一個(gè)實(shí)施例中，第一 ILD422可以形成為具有在約3nm和約30nm之間的厚度。
[0064]第二 ESL424可以共形沉積在第一 ILD422上方并且可以在后續(xù)蝕刻和平坦化工藝中對第一 ILD422提供保護(hù)。在一個(gè)實(shí)施例中，第二 ESL424可以包含SiN、SiCN, S1N等或它們的組合，并且可以通過ALD、MLD、PECVD, PESiN、爐工藝、CVD等或它們的組合形成。在一個(gè)實(shí)施例中，第二 ESL424可以形成為具有在約3nm和約30nm之間的厚度。
[0065]可以在第二 ESL424上方形成第二 ILD426。在一個(gè)實(shí)施例中，第二 ILD426可以包含Si02、S1N等或它們的組合。可以通過CVD、ALD、PECVD, SACVD、流動(dòng)式CVD、HDP、旋涂電介質(zhì)工藝等或它們的組合形成第二 ILD426。
[0066]圖5示出根據(jù)一個(gè)實(shí)施例形成后柵極(也被稱為替換柵極)半導(dǎo)體器件的方法500的流程圖。雖然方法500在下文中被示出和描述為一系列動(dòng)作或事件，但可以理解所示出的這些動(dòng)作或事件的順序不限于具體實(shí)施例。例如，一些動(dòng)作可以以不同的順序發(fā)生和/或可以與本文示出和/或描述的那些動(dòng)作或事件以外的其他動(dòng)作或事件同時(shí)發(fā)生。此外，不是所有示出的動(dòng)作都是實(shí)施本文說明書的一個(gè)或多個(gè)方面或?qū)嵤├匦璧?。而且，本文所描述的一個(gè)或多個(gè)動(dòng)作可以分成一個(gè)或多個(gè)單獨(dú)的動(dòng)作和/或階段實(shí)施。
[0067]將參照作為實(shí)例的圖6描述方法500的步驟，但是方法500可以適用于圖2至圖
4、圖7和圖8中的其他實(shí)施例。
[0068]圖6示出具有共形的第一 ESL230、共形的第一 ILD232、共形的第二 ESL234和第二ILD236的后柵極半導(dǎo)體器件600。半導(dǎo)體器件600類似于圖2中的半導(dǎo)體器件200，除了半導(dǎo)體器件600在后柵極工藝而不是在半導(dǎo)體器件200的先柵極工藝中形成。關(guān)于該實(shí)施例中與先前描述的實(shí)施例類似的細(xì)節(jié)在此處將不再重復(fù)。
[0069]在步驟502，在襯底上方形成偽柵極電介質(zhì)和偽柵極。步驟502可以以與上面描述的步驟102相似的方式實(shí)施，因而在此處不再重復(fù)。例如，偽柵極電介質(zhì)(未示出)和偽柵極(未示出)的形成可以包括與如圖2中所述的柵極電介質(zhì)222和柵極224相似的材料和工藝，但是可以使用適合于形成偽柵極電介質(zhì)或偽柵極的任何材料或工藝。
[0070]在步驟504，可以在襯底中形成源極/漏極區(qū)域。步驟504可以以與上面描述的步驟104類似的方式實(shí)施，因而這些細(xì)節(jié)在此處不再重復(fù)。
[0071]在步驟506，可以在襯底、源極/漏極區(qū)域以及柵極和柵極間隔件上方形成第一ESL0步驟506可以以與步驟106類似的方式實(shí)施，因而這些細(xì)節(jié)在此處不再重復(fù)。
[0072]在步驟508，在第一 ESL上方形成第一 ILD。步驟508可以以與步驟108類似的方式實(shí)施，因而這些細(xì)節(jié)在此處不再重復(fù)。
[0073]在步驟510，在第一 ILD上方形成第二 ESL。步驟510可以以與步驟110類似的方式實(shí)施，因而這些細(xì)節(jié)在此處不再重復(fù)。
[0074]在步驟512，在第二 ESL層上方形成第二 ILD。步驟512可以以與步驟112類似的方式實(shí)施，因而這些細(xì)節(jié)在此處不再重復(fù)。
[0075]在步驟514，可以使第二 ILD、第二 ESL、第一 ILD和第一 ESL凹陷以露出部分偽柵極(未示出)。在一個(gè)實(shí)施例中，通過使用CMP對半導(dǎo)體器件600進(jìn)行平坦化以去除部分的第二 ILD236、第二 ESL234、第一 ILD232和第一 ESL230，從而露出偽柵極的頂面。在其他實(shí)施例中，可以使用其他平坦化技術(shù)，諸如蝕刻。應(yīng)當(dāng)注意到可接受的平坦化技術(shù)可以使用第一工藝對第二 ILD236進(jìn)行平坦化或蝕刻、使用第二工藝對第二 ESL234進(jìn)行平坦化或蝕刻、以及使用另一些工藝對第一 ILD232和第一 ESL230進(jìn)行平坦化或蝕刻。
[0076]在步驟516，去除偽柵極和偽柵極電介質(zhì)。偽柵極和偽柵極電介質(zhì)的去除可以在半導(dǎo)體襯底220中在溝道區(qū)域上方形成開口。可以通過對偽柵極的材料具有選擇性的蝕刻劑去除偽柵極和偽柵極電介質(zhì)。例如，如果偽柵極包含多晶硅，可以使用采用NF3、SF6、C12、HBr等的干蝕刻或采用NH4OH等的濕蝕刻或者它們的組合來去除偽柵極。
[0077]在步驟518，在通過去除偽柵極和偽柵極電介質(zhì)形成的開口中形成柵極介電層和柵極。如圖6所示，可以在通過去除偽柵極電介質(zhì)和偽柵極形成的開口中形成柵極介電層620和柵極622。柵極介電層620和柵極622可以由與圖2中所述的柵極介電層222和柵極224相似的材料并通過相似的工藝形成，因而在此處不再重復(fù)。半導(dǎo)體器件600可以經(jīng)歷進(jìn)一步的加工，諸如如上面圖2所述的對柵極622和源極/漏極區(qū)域226形成接觸件。
[0078]已發(fā)現(xiàn)在第一 ILD232上方具有第二 ESL234可以防止柵極622之間的第一 ILD232在諸如平坦化或蝕刻以露出偽柵極的頂面的加工中發(fā)生凹陷。第一 ILD232中的這些凹槽可能容許來自后續(xù)加工的金屬殘余物形成在柵極622之間并導(dǎo)致柵極與柵極橋接。第二ESL234防止在柵極622之間的第一 ILD232中出現(xiàn)這些凹槽，并因而可以防止柵極與柵極橋接。而且，防止在第一 ILD232凹槽中存在金屬殘余物防止過蝕刻以去除金屬殘余物的必要性，而過蝕刻可能導(dǎo)致縮短的柵極高度。
[0079]圖7示出具有非共形的第一 ESL320、非共形的第一 ILD322、非共形的第二 ESL324和第二 ILD326的后柵極半導(dǎo)體器件700。半導(dǎo)體器件700與圖3中的半導(dǎo)體器件300相似，除了半導(dǎo)體器件700在后柵極工藝而不是半導(dǎo)體器件300的先柵極工藝中形成。后柵極工藝和結(jié)構(gòu)先前在圖6中描述過。關(guān)于該實(shí)施例中與先前描述的實(shí)施例相似的細(xì)節(jié)在此處不再重復(fù)。
[0080]圖8示出后柵極半導(dǎo)體器件800，其中第一 ESL和第一 ILD可以形成為具有與半導(dǎo)體襯底220的頂面基本共面的頂面，并且第一 ESL和第一 ILD沒有位于柵極間隔件228和柵極224的上方。半導(dǎo)體器件800與圖4中的半導(dǎo)體器件400相似，除了半導(dǎo)體器件800在后柵極工藝而不是半導(dǎo)體器件400的先柵極工藝中形成。后柵極工藝和結(jié)構(gòu)先前在圖6中描述過。關(guān)于該實(shí)施例中與先前描述的實(shí)施例相似的細(xì)節(jié)在此處不再重復(fù)。
[0081]一個(gè)實(shí)施例是一種半導(dǎo)體器件，該半導(dǎo)體器件包括位于半導(dǎo)體襯底上方的第一柵極結(jié)構(gòu)；位于半導(dǎo)體襯底和第一柵極結(jié)構(gòu)上方的第一蝕刻停止層(ESL)，第一 ESL具有曲頂面；以及位于第一 ESL上的第一層間電介質(zhì)(ILD)，第一 ILD具有曲頂面。該半導(dǎo)體器件還包括位于第一 ILD上的第二 ESL，第二 ESL具有曲頂面；以及位于第二 ESL上的第二 ILD。
[0082]另一實(shí)施例是一種半導(dǎo)體器件，該半導(dǎo)體器件包括位于半導(dǎo)體襯底中的源極區(qū)域；位于半導(dǎo)體襯底中的漏極區(qū)域，漏極區(qū)域與源極區(qū)域橫向間隔開；位于半導(dǎo)體襯底上方的柵極，柵極橫向位于源極區(qū)域和漏極區(qū)域之間；以及位于柵極的相對側(cè)上的柵極間隔件。該半導(dǎo)體器件還包括位于半導(dǎo)體襯底上的第一蝕刻停止層(ESL)，第一 ESL鄰接?xùn)艠O間隔件；位于第一 ESL上的第一層間電介質(zhì),第一 ILD鄰接?xùn)艠O間隔件；位于第一 ILD上的第二 ESL，第二 ESL鄰接?xùn)艠O間隔件且位于柵極的頂面上；以及位于第二 ESL上的第二 ILD。
[0083]又一個(gè)實(shí)施例是一種形成半導(dǎo)體器件的方法，該方法包括:在半導(dǎo)體襯底上形成偽柵極電介質(zhì)；在偽柵極電介質(zhì)上方形成偽柵極；在偽柵極的相對側(cè)上形成柵極間隔件；在半導(dǎo)體襯底和偽柵極上方形成第一蝕刻停止層(ESL)，第一 ESL具有曲頂面；以及在第一ESL上形成第一層間電介質(zhì)(ILD),第一 ILD具有曲頂面。該方法還包括:在第一 ILD上形成第二 ESL，第二 ESL具有曲頂面；在第二 ESL上形成第二 ILD ；以及用有源柵極和有源柵極電介質(zhì)替換偽柵極和偽柵極電介質(zhì)。
[0084]盡管已經(jīng)詳細(xì)地描述了本發(fā)明實(shí)施例及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，進(jìn)行各種改變、替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明應(yīng)很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應(yīng)實(shí)施例基本上相同的功能或者獲得基本上相同的結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預(yù)期在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 第一柵極結(jié)構(gòu)，位于半導(dǎo)體襯底上方； 第一蝕刻停止層(ESL)，位于所述半導(dǎo)體襯底和所述第一柵極結(jié)構(gòu)上方，所述第一 ESL具有曲頂面； 第一層間電介質(zhì)(ILD)，位于所述第一 ESL上，所述第一 ILD具有曲頂面； 第二 ESL，位于所述第一 ILD上，所述第二 ESL具有曲頂面；以及 第二 ILD，位于所述第二 ESL上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一ESL與所述第一柵極結(jié)構(gòu)共形并且所述第一 ESL的厚度均勻，其中，所述第一 ILD的厚度均勻，并且所述第二 ESL的厚度均勻。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一ESL包括: 位于所述半導(dǎo)體襯底上的第一部分，所述第一部分的頂面與所述半導(dǎo)體襯底的頂面基本共面，所述第一部分具有第一厚度； 位于所述柵極結(jié) 構(gòu)的側(cè)壁上的第二部分，所述第二部分具有第二厚度；以及 位于所述柵極結(jié)構(gòu)的上部上的第三部分，所述第三部分具有第三厚度。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，所述第三厚度大于所述第一厚度。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，所述第一部分的厚度在約3nm和約1nm之間，所述第二部分的厚度在約3nm和約30nm之間，并且所述第三部分的厚度在約3nm和約30nm之間。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一ESL包含SiN、SiCN, S1N或它們的組合，并且所述第二 ESL包含SiN、SiCN, S1N或它們的組合。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一ESL由原子層沉積、分子層沉積或它們的組合形成，并且所述第二 ESL由原子層沉積、分子層沉積或它們的組合形成。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一ESL通過等離子體增強(qiáng)化學(xué)汽相沉積形成。
9.一種半導(dǎo)體器件，包括: 源極區(qū)域，位于半導(dǎo)體襯底中； 漏極區(qū)域，位于所述半導(dǎo)體襯底中，所述漏極區(qū)域與所述源極區(qū)域在橫向上間隔開；柵極，位于所述半導(dǎo)體襯底上方，所述柵極在橫向上位于所述源極區(qū)域和所述漏極區(qū)域之間； 柵極間隔件，位于所述柵極的相對側(cè)上； 第一蝕刻停止層(ESL)，位于所述半導(dǎo)體襯底上，所述第一 ESL鄰接所述柵極間隔件且位于所述柵極的頂面上； 第一層間電介質(zhì)，位于所述第一 ESL上，所述第一 ILD鄰接所述柵極間隔件； 第二 ESL，位于所述第一 ILD上，所述第二 ESL鄰接所述柵極間隔件且位于所述第一ESL的頂面上；以及 第二 ILD，位于所述第二 ESL上。
10.一種形成半導(dǎo)體器件的方法，所述方法包括: 在半導(dǎo)體襯底上形成偽柵極電介質(zhì)；在所述偽柵極電介質(zhì)上形成偽柵極； 在所述偽柵極的相對側(cè)上形成柵極間隔件； 在所述半導(dǎo)體襯底和所述偽柵極上方形成第一蝕刻停止層(ESL)，所述第一 ESL具有曲頂面； 在所述第一 ESL上形成第一層間電介質(zhì)(ILD)，所述第一 ILD具有曲頂面； 在所述第一 ILD上形成第二 ESL，所述第二 ESL具有曲頂面； 在所述第二 ESL上形成第二 ILD ；以及 將所述偽柵極 和所述偽柵極電介質(zhì)替換為有源柵極和有源柵極電介質(zhì)。
【文檔編號(hào)】H01L29/10GK104051527SQ201310245332
【公開日】2014年9月17日 申請日期:2013年6月19日 優(yōu)先權(quán)日:2013年3月11日
【發(fā)明者】李東穎, 黃玉蓮 申請人:臺(tái)灣積體電路制造股份有限公司