淺溝槽隔離結(jié)構(gòu)的制作方法以及半導(dǎo)體器件的制作方法
【專利摘要】本發(fā)明涉及一種淺溝槽隔離結(jié)構(gòu)的制作方法以及半導(dǎo)體器件，該方法包括：提供一半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成介電層；刻蝕所述介電層形成至少兩個上寬下窄的溝槽；在所述溝槽內(nèi)形成填充結(jié)構(gòu)；以及將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，以使所述填充結(jié)構(gòu)作為有源區(qū)，所述填充結(jié)構(gòu)之間的介電層作為淺溝槽隔離結(jié)構(gòu)。本發(fā)明提供一種新的淺溝槽隔離結(jié)構(gòu)的制造方法，采用上窄下寬的淺溝槽隔離結(jié)構(gòu)實現(xiàn)特定小尺寸區(qū)域制作更多器件，同時使得閂鎖效應(yīng)更難發(fā)生，從而達到更加有效的電隔離，以適應(yīng)封裝密度和集成度越來越高半導(dǎo)體器件制造工藝的需要。
【專利說明】淺溝槽隔離結(jié)構(gòu)的制作方法以及半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造領(lǐng)域，特別是涉及一種淺溝槽隔離結(jié)構(gòu)的制作方法以及半導(dǎo)體器件。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)飛速發(fā)展，半導(dǎo)體器件特征尺寸顯著減小，對半導(dǎo)體制造工藝提出了更高的要求，其中一個具有挑戰(zhàn)性的課題就是器件之間有效的隔離保護。在制造工藝進入深亞微米技術(shù)節(jié)點之后，0.25 μ m以下的元件如MOS器件有源區(qū)之間的隔離已大多采用淺溝槽隔離(shallow trench isolation, STI)結(jié)構(gòu)。
[0003]請參考圖1A?1D，其為現(xiàn)有的一種STI結(jié)構(gòu)制作方法的各步驟相應(yīng)結(jié)構(gòu)的剖面示意圖。
[0004]如圖1A所示，首先，提供半導(dǎo)體襯底100，并在所述半導(dǎo)體襯底100上形成硬掩膜層101，所述硬掩膜層101例如是氮化硅(Si3N4)。
[0005]如圖1B所示，然后，干法刻蝕硬掩膜層101和半導(dǎo)體襯底100，在所述半導(dǎo)體襯底100中形成隔離溝槽102，所述隔離溝槽102通常為上寬下窄的倒梯形結(jié)構(gòu)，以便于后續(xù)沉積工藝時隔離溝槽102的底部易于沉積。
[0006]如圖1C所示，接著，在所述隔離溝槽102內(nèi)形成襯底氧化層103，襯底氧化層103
例如是氧化硅。
[0007]如圖1D所示，接著，利用化學(xué)氣相淀積(CVD)工藝在所述隔離溝槽102內(nèi)填充介電質(zhì)104，同時在所述硬掩膜層101上也形成了介電質(zhì)104，所述介電質(zhì)104例如是氧化硅(SiO2),然后利用化學(xué)機械研磨(CMP)工藝進行平坦化，去除硬掩膜層101以及其上方的介電質(zhì)，從而在隔離溝槽102中形成STI結(jié)構(gòu)200。
[0008]然而，由于現(xiàn)有的工藝形成的STI結(jié)構(gòu)200通常為上寬下窄的結(jié)構(gòu)，占用了較多的面積，在器件特征尺寸持續(xù)縮小，制造工藝進入納米級技術(shù)后，難以滿足設(shè)計要求；而且現(xiàn)有的STI結(jié)構(gòu)不利于增大寄生PNP或NPN雙極晶體管基區(qū)的長度，從而不利于降低電流放大系數(shù)，導(dǎo)致易出現(xiàn)閂鎖(latch up)效應(yīng)。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的在于提供一種新的淺溝槽隔離結(jié)構(gòu)的制造方法，實現(xiàn)特定小尺寸區(qū)域制作更多器件，同時采用上窄下寬的結(jié)構(gòu)使得閂鎖效應(yīng)更難發(fā)生。
[0010]為實現(xiàn)上述目的，一種淺溝槽隔離結(jié)構(gòu)的制作方法，包括:提供一半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成介電層；刻蝕所述介電層形成至少兩個上寬下窄的溝槽；在所述溝槽內(nèi)形成填充結(jié)構(gòu)；以及將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，以使所述填充結(jié)構(gòu)作為有源區(qū)，所述填充結(jié)構(gòu)之間的介電層作為淺溝槽隔離結(jié)構(gòu)。
[0011]可選地，在所述半導(dǎo)體襯底上形成介電層之后，還包括:在所述介電層上形成刻蝕阻擋層和硬掩膜層。[0012]可選地，刻蝕所述介電層形成至少兩個上寬下窄的溝槽的步驟包括:刻蝕所述硬掩膜層、刻蝕阻擋層和介電層形成至少兩個第一溝槽；以及刻蝕所述硬掩膜層、刻蝕阻擋層和部分厚度的介電層，形成至少兩個第二溝槽，所述第二溝槽與第一溝槽連通，且所述第二溝槽的截面寬度大于第一溝槽的截面寬度。
[0013]可選地，刻蝕所述介電層形成至少兩個上寬下窄的溝槽的步驟包括:刻蝕硬掩膜層、刻蝕阻擋層和部分厚度的介電層，形成至少兩個第一溝槽；以及刻蝕所述第一溝槽下方的介電層，形成第二溝槽，所述第二溝槽與第一溝槽連通，且所述第二溝槽的截面寬度小于第一溝槽的截面寬度。
[0014]可選地，采用干法刻蝕所述介電層形成至少兩個上寬下窄的溝槽。
[0015]可選地，在所述溝槽內(nèi)形成填充結(jié)構(gòu)的步驟包括:在所述溝槽中和介電層上沉積填充材料；以及利用化學(xué)機械研磨藝去除所述介電層上方的填充材料，形成填充結(jié)構(gòu)。
[0016]可選地，所述半導(dǎo)體襯底為硅襯底，所述填充材料為多晶硅或無定形硅材料。
[0017]可選地，采用激光分子束外延生長的方法將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，溫度為200°C飛00°C，時間為5秒飛小時。
[0018]可選地，采用固相外延生長的方法將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，溫度為6000C、00°C，時間為I小時?90小時。
[0019]可選地，所述介電層與硬掩膜層為氧化硅，所述刻蝕阻擋層為氮化硅。
[0020]本發(fā)明還保護根據(jù)上述制造方法形成的半導(dǎo)體器件，包括:半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的介電層；刻蝕所述介電層形成的上寬下窄的溝槽；形成于所述溝槽中的有源區(qū)，所述有源區(qū)之間的介電層為淺溝槽隔離結(jié)構(gòu)。
[0021]由于采用了以上技術(shù)方案，與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果:本發(fā)明提供一種新的淺溝槽隔離結(jié)構(gòu)的制造方法，實現(xiàn)特定小尺寸區(qū)域制作更多器件，同時采用上窄下寬的淺溝槽隔離結(jié)構(gòu)將增大寄生PNP或NPN雙極晶體管基區(qū)的長度，電流放大系數(shù)將降低，使得閂鎖效應(yīng)更難發(fā)生，從而達到更加有效的電隔離，以適應(yīng)封裝密度和集成度越來越高半導(dǎo)體器件制造工藝的需要。
【專利附圖】

【附圖說明】
[0022]圖1A至圖1E為現(xiàn)有的淺溝槽隔離結(jié)構(gòu)制造方法的各步驟相應(yīng)結(jié)構(gòu)的剖面示意圖。
[0023]圖2為本發(fā)明實施例所提供的淺溝槽隔離結(jié)構(gòu)的制造方法流程圖
[0024]圖3A至圖3E為本發(fā)明實施例所提供的淺溝槽隔離結(jié)構(gòu)制作方法的各步驟相應(yīng)結(jié)構(gòu)的剖面示意圖；
【具體實施方式】
[0025]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細(xì)節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0026]需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0027]請參考圖2所示，其為本發(fā)明實施例所提供的淺溝槽隔離結(jié)構(gòu)的制造方法流程圖，該方法包括以下步驟:
[0028]步驟S200，提供一半導(dǎo)體襯底；
[0029]步驟S201，在所述半導(dǎo)體襯底上形成介電層；
[0030]步驟S202，刻蝕所述介電層形成至少兩個上寬下窄的溝槽；
[0031]步驟S203，在所述溝槽內(nèi)形成填充結(jié)構(gòu)；以及
[0032]步驟S204，將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，以使所述填充結(jié)構(gòu)作為有源區(qū)，所述填充結(jié)構(gòu)之間的介電層作為淺溝槽隔離結(jié)構(gòu)。
[0033]下面將結(jié)合剖面示意圖對本發(fā)明進行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效
果O
[0034]首先，執(zhí)行步驟S200和S201，結(jié)合圖3A所示，提供一半導(dǎo)體襯底300，并在所述半導(dǎo)體襯底300上依次形成介電層301、刻蝕阻擋層302和硬掩膜層303，本實施例中，所述半導(dǎo)體襯底300為硅襯底，所述介電層301與硬掩膜層303優(yōu)選為氧化硅材料，所述刻蝕阻擋層302優(yōu)選為氮化娃材料。
[0035]接著，執(zhí)行步驟S202，結(jié)合圖3B所示，采用干法刻蝕工藝，刻蝕所述硬掩膜層303、刻蝕阻擋層302和介電層301形成至少兩個第一溝槽305。然后，結(jié)合圖3C所示，刻蝕所述硬掩膜層303、刻蝕阻擋層302和部分厚度的介電層301，形成至少兩個第二溝槽306，所述第二溝槽306與第一溝槽305連通，且所述第二溝槽306的截面寬度大于第一溝槽305的截面寬度，即，形成了上寬下窄的隔離溝槽(包括相對較窄的第一溝槽和相對較寬第二溝槽)。
[0036]作為本發(fā)明的另一實施例，所述上寬下窄的溝槽也可以利用以下方式形成:首先，采用干法刻蝕工藝刻蝕硬掩膜層、刻蝕阻擋層和部分厚度的介電層，形成至少兩個相對較寬的第一溝槽；然后，刻蝕所述第一溝槽下方的介電層，形成相對較窄的第二溝槽，所述第二溝槽與第一溝槽連通，且所述第二溝槽的截面寬度小于第一溝槽的截面寬度，同樣形成了上寬下窄的溝槽(包括相對較寬的第一溝槽和相對較窄第二溝槽)。
[0037]需要說明的是，溝槽的數(shù)量依照實際中需要設(shè)置的淺溝槽隔離結(jié)構(gòu)的數(shù)目及器件的構(gòu)造與設(shè)計的分布而決定的，此處不作具體限定。
[0038]接著，執(zhí)行步驟S203，結(jié)合圖3D所示，采用化學(xué)氣相淀積(CVD)工藝在所述第二溝槽306和第一溝槽305中填充進填充材料，所述填充材料例如是多晶硅或無定形硅材料，不可避免的，所述硬掩膜層303上方也形成了填充材料，然后，利用化學(xué)機械研磨(CMP)工藝去除所述硬掩膜層303及其上方的填充材料，從而形成了填充結(jié)構(gòu)307，由于溝槽的形狀是上寬下窄的，因而填充結(jié)構(gòu)307也為上寬下窄的結(jié)構(gòu)。
[0039]最后，執(zhí)行步驟S204，結(jié)合圖3E所示，利用外延生長方法將所述填充結(jié)構(gòu)307轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底300相同的材料，所述填充結(jié)構(gòu)307作為有源區(qū)307’，有源區(qū)307’之間的介電層301 (和剩余的刻蝕阻擋層302)作為淺溝槽隔離結(jié)構(gòu)308，由于填充結(jié)構(gòu)307為上寬下窄的結(jié)構(gòu)，因而所述淺溝槽隔離結(jié)構(gòu)308為上窄下寬的結(jié)構(gòu)。
[0040]例如，采用激光分子束外延生長(laser induce epi growth)的方法,溫度為200°C?600°C,時間為5秒?5小時；或者,米用固相外延生長(solid phase growth)的方法，溫度為600°C、00°C，時間為I小時?90小時，上述兩種方法均可將多晶硅或無定形硅材料轉(zhuǎn)變?yōu)閱尉Ч瑁?dāng)然，其它可以將填充結(jié)構(gòu)307轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底300相同的材料均在本發(fā)明的保護思想內(nèi)，此處不再贅述。
[0041]相應(yīng)的，本發(fā)明還提供一種利用上述方法形成的半導(dǎo)體器件，參見圖3E所示，所述半導(dǎo)體器件包括:
[0042]半導(dǎo)體襯底300 ；
[0043]形成于所述半導(dǎo)體襯底300上的介電層301 ；
[0044]刻蝕所述介電層301形成的上寬下窄的溝槽；
[0045]形成于所述溝槽中的有源區(qū)307’，所述有源區(qū)307’之間的介電層作為淺溝槽隔離結(jié)構(gòu)308，所述填充結(jié)構(gòu)307為上寬下窄的結(jié)構(gòu)，因而所述淺溝槽隔離結(jié)構(gòu)308為上窄下寬的結(jié)構(gòu)。
[0046]本發(fā)明采用的上窄下寬的淺溝槽隔離結(jié)構(gòu)，相比于原有結(jié)構(gòu)而言此新結(jié)構(gòu)將增大寄生PNP或NPN雙極晶體管基區(qū)的長度，電流放大系數(shù)將降低，從而使得閂鎖效應(yīng)更難發(fā)生，達到有效的電隔離目的；同時由于淺溝槽隔離結(jié)構(gòu)308上部較窄，相比于傳統(tǒng)的淺溝槽隔離結(jié)構(gòu)而言，占用的面積更小，更加適應(yīng)封裝密度和集成度越來越高半導(dǎo)體器件制造工藝的需要。
[0047]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，包括:提供一半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成介電層；刻蝕所述介電層形成至少兩個上寬下窄的溝槽；在所述溝槽內(nèi)形成填充結(jié)構(gòu)；以及將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，以使所述填充結(jié)構(gòu)作為有源區(qū)，所述填充結(jié)構(gòu)之間的介電層作為淺溝槽隔離結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，在所述半導(dǎo)體襯底上形成介電層之后，還包括:在所述介電層上形成刻蝕阻擋層和硬掩膜層。
3.根據(jù)權(quán)利要求2所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，刻蝕所述介電層形成至少兩個上寬下窄的溝槽的步驟包括:刻蝕所述硬掩膜層、刻蝕阻擋層和介電層形成至少兩個第一溝槽；以及刻蝕所述硬掩膜層、刻蝕阻擋層和部分厚度的介電層，形成至少兩個第二溝槽，所述第二溝槽與第一溝槽連通，且所述第二溝槽的截面寬度大于第一溝槽的截面寬度。
4.根據(jù)權(quán)利要求2所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，刻蝕所述介電層形成至少兩個上寬下窄的溝槽的步驟包括:刻蝕所述硬掩膜層、刻蝕阻擋層和部分厚度的介電層，形成至少兩個第一溝槽；以及刻蝕所述第一溝槽下方的介電層，形成第二溝槽，所述第二溝槽與第一溝槽連通，且所述第二溝槽的截面寬度小于第 一溝槽的截面寬度。
5.根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，采用干法刻蝕所述介電層形成至少兩個上寬下窄的溝槽。
6.根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，在所述溝槽內(nèi)形成填充結(jié)構(gòu)的步驟包括:在所述溝槽中和所述介電層上沉積填充材料；以及利用化學(xué)機械研磨藝去除所述介電層上方的填充材料，形成填充結(jié)構(gòu)。
7.根據(jù)權(quán)利要求6所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，所述半導(dǎo)體襯底為娃襯底，所述填充材料為多晶娃或無定形娃材料。
8.根據(jù)權(quán)利要求7所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，采用激光分子束外延生長的方法將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，溫度為200°C-600°C，時間為5秒-5小時。
9.根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，采用固相外延生長的方法將所述填充結(jié)構(gòu)轉(zhuǎn)變?yōu)榕c所述半導(dǎo)體襯底相同的材料，溫度為600°C-900°C，時間為I小時-90小時。
10.根據(jù)權(quán)利要求2所述的淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，所述介電層與硬掩膜層為氧化硅，所述刻蝕阻擋層為氮化硅。
11.一種根據(jù)I至10任意一項的制造方法形成的半導(dǎo)體器件，包括:半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的介電層；刻蝕所述介電層形成的上寬下窄的溝槽；以及形成于所述溝 槽中的有源區(qū)，所述有源區(qū)之間的介電層為淺溝槽隔離結(jié)構(gòu)。
【文檔編號】H01L21/762GK103456675SQ201210183180
【公開日】2013年12月18日 申請日期:2012年6月5日 優(yōu)先權(quán)日:2012年6月5日
【發(fā)明者】宋化龍 申請人:中芯國際集成電路制造(上海)有限公司