專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明的示例性實施例涉及一種半導體器件及其制造方法，更具體而言，涉及包 含隔離層的半導體器件，以及形成半導體器件的隔離層的方法。
背景技術：
半導體器件包括用于將器件彼此隔離的隔離層。隨著半導體器件的高集成化，傳 統(tǒng)的用于形成隔離層的硅局部氧化(L0C0Q工藝正在接近其極限。因此，取而代之使用的 是利用淺溝槽隔離(STI)工藝來形成隔離層的方法。下文中，將結合附圖描述形成半導體器件的隔離層的常規(guī)方法。圖IA至ID是形成半導體器件的隔離層的常規(guī)方法的截面圖。參見圖1A，提供了 包括單元區(qū)CELL和外圍區(qū)PERI的襯底10。外圍區(qū)包括要形成PMOS (P溝道金屬氧化物半 導體)晶體管的PMOS區(qū)，以及要形成NMOS (N溝道金屬氧化物半導體)晶體管的NMOS區(qū)。隨后，在襯底10之上順序地形成襯墊氧化物層11和襯墊氮化物層12之后，刻蝕 襯墊氮化物層12和襯墊氧化物層11，并且將襯底10刻蝕至預定深度，以形成用于器件隔離 的多個溝槽。隨后，進行氧化工藝以修復在形成用于器件隔離的溝槽的刻蝕過程中在襯底上所 造成的損傷。通過氧化工藝，在襯底10的暴露在用于器件隔離的多個溝槽的內壁和底部的 表面上形成側壁氧化物層13。隨后，在其中形成有側壁氧化物層13的襯底10上順序地形成內襯氮化物層14和 內襯氧化物層15。內襯氮化物層14和內襯氧化物層15同時形成在單元區(qū)和外圍區(qū)中。具 體地，由于內襯氮化物層14和內襯氧化物層15在單元區(qū)和外圍區(qū)的用于器件隔離的溝槽 上形成，因此位于單元區(qū)和外圍區(qū)中的隔離層包括內襯氮化物層14和內襯氧化物層15。利用形成的內襯氧化物層15，可以在隨后的工藝中以提高的效率沉積第一絕緣 層。另外，憑借內襯氮化物層14，可以減少施加于襯底10的應力，并且可以防止隔離層的雜 質在隨后的熱處理中擴散到襯底10中。由此，可以改善半導體器件的刷新特性。
然而，在形成于PMOS區(qū)中的內襯氮化物層14的情況下，熱電子被俘獲從而誘導對 空穴的吸引。因此，空穴在用于器件隔離的溝槽的內壁上累積，從而使溝道的寬度減小，并 且因此導致熱電子誘導擊穿(HEIP)現(xiàn)象。其結果，電流從PMOS晶體管的源/漏泄漏出去。因此，隨后進行的是用于選擇性地去除在PMOS區(qū)上形成的內襯氮化物層14的工 藝。參見圖1B，對其中形成有內襯氮化物層14和內襯氧化物層15的襯底10涂覆光致 抗蝕劑。通過曝光和顯影工藝，形成光致抗蝕劑圖案16，以露出PMOS區(qū)并在遮蓋單元區(qū)和NMOS 區(qū)。隨后，利用光致抗蝕劑圖案16作為刻蝕阻擋層，將暴露在PMOS區(qū)中的內襯氧化物 層15去除。其結果，將PMOS區(qū)中的內襯氮化物層14暴露出來。參見圖1C，在去除了光致抗蝕劑圖案16之后，利用NMOS區(qū)的內襯氧化物層15作 為刻蝕阻擋層，將PMOS區(qū)的內襯氮化物層14去除。通過此工藝，可以選擇性地去除PMOS 區(qū)的內襯氮化物層14。參見圖1D，在所得到的結構上形成絕緣層17，并且進行平坦化工藝直到襯墊氮化 物層12的表面暴露為止。其結果，在單元區(qū)和外圍區(qū)中形成了包括絕緣層17的多個隔離層。隨后，去除襯墊氮化物層12和襯墊氧化物層11，并且暴露出襯底10的表面以據此 完成STI結構的形成。在去除襯墊氮化物層12和襯墊氧化物層11的過程中可能會將內襯 氧化物層、內襯氮化物層和絕緣層17部分地去除。參見圖1D，用附圖標記‘15A’表示被去 除了一部分的內襯氧化物層，用附圖標記‘14A’表示被去除了一部分的內襯氮化物層。然而，根據上述常規(guī)技術，由于在單元區(qū)和外圍區(qū)中均形成有內襯氮化物層14，所 以在去除PMOS區(qū)的內襯氮化物層14的過程中會產生一些問題。首先，不易于涂覆和去除光致抗蝕劑。如上文結合圖IB所描述的，用于形成將 PMOS區(qū)露出的光致抗蝕劑圖案16并具有用于器件隔離的溝槽的襯底涂覆有光致抗蝕劑。 由于光致抗蝕劑是涂覆到具有在高度上的臺階的中間結構上，因此可能不能平滑地施加光 致抗蝕劑，而且光致抗蝕劑的黏著力可能較低。并且，在去除光致抗蝕劑時，由于所述在高 度上的臺階的緣故，可能無法完全地去除光致抗蝕劑，并且因此可能存在殘留物。其次，上述制造工藝復雜，并且所述制造工藝的加工成本非常高。如上文結合圖 IC所描述的，在去除了內襯氧化物層15之后，應該去除光致抗蝕劑圖案16。一般通過光致 抗蝕劑(PR)剝離工藝來進行光致抗蝕劑去除工藝。另外，通過使用磷酸鹽的濕法浸出工藝 (wet dip-out process)來去除內襯氮化物層14。簡而言之，常規(guī)技術產生制造工藝非常 復雜和加工成本高的顧慮，制造工藝非常復雜是因為要選擇性地去除在PMOS區(qū)中形成的 內襯氮化物層14。

發(fā)明內容
本發(fā)明的示例性實施例涉及一種半導體器件及其制造方法，所述半導體器件包含 選擇性地在除PMOS區(qū)以外的區(qū)域上形成的內襯氮化物層。根據本發(fā)明的一個實施例，提供一種制造半導體器件的方法包括提供襯底；刻 蝕襯底，以形成多個溝槽；用第一絕緣層填充所述多個溝槽，以形成第一隔離層；使填充所 述多個溝槽中第一組溝槽的第一絕緣層凹陷至預定深度；在具有凹陷至預定深度的第一絕 緣層的第一組溝槽上形成內襯層；以及用第二絕緣層填充形成有內襯層的第一組溝槽，以 形成第二隔離層。根據本發(fā)明的另一個實施例，提供一種制造半導體器件的方法包括提供襯底； 刻蝕包含單元區(qū)、NMOS區(qū)和PMOS區(qū)的所述襯底，以形成多個溝槽；用第一絕緣層填充所述 多個溝槽，以在PMOS區(qū)中形成第一隔離層；在形成有第一絕緣層的襯底上，形成遮蓋PMOS 區(qū)的光致抗蝕劑圖案；使用所述光致抗蝕劑圖案作為刻蝕阻擋，使填充所述多個溝槽中位于單元區(qū)和NMOS區(qū)中的第一組溝槽的第一絕緣層凹陷至預定深度；在具有凹陷至預定深 度的第一絕緣層的襯底上形成內襯層；在形成有內襯層的襯底上形成第二絕緣層；以及進 行平坦化工藝，直到暴露襯底的表面為止，以形成位于單元區(qū)和NMOS區(qū)的第二隔離層。根據本發(fā)明的又一個實施例，提供一種具有位于單元區(qū)、NMOS區(qū)和PMOS區(qū)的多 個隔離層的半導體器件，包括第一隔離層，所述第一隔離層包括第一絕緣層；和第二隔離 層，所述第二隔離層包括第一絕緣層、第二絕緣層，以及夾在第一絕緣層和第二絕緣層之間 的內襯層。


圖IA至ID是表示形成半導體器件的隔離層的常規(guī)方法的截面圖。圖2A至2D是表示根據本發(fā)明的一個實施例的形成半導體器件的隔離層的方法的 截面圖。
具體實施例方式下面將結合附圖更加詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以以不 同的形式來實施，而不應該被解釋為局限于本文所描述的實施例。更確切地說，提供這些實 施例是使得本說明書對于本領域的技術人員來說是清楚且完整的，并且將完全傳達本發(fā)明 的范圍。在整個說明書中，在本發(fā)明的各個附圖和實施例中，相同的附圖標記表示相同的元 件。附圖并非按比例繪制，而且在一些實例中，為了清楚地示出實施例的特征，比例可 能被夸大。當提及第一層在第二層“上”或在襯底“上”時，不僅指第一層直接在第二層或 襯底上形成或者直接在第二層或襯底的上方形成的情況，也指在第一層與第二層之間或第 一層與襯底之間存在第三層的情況。圖2A至2D是表示根據本發(fā)明的一個實施例的形成半導體器件的隔離層的方法的 截面圖。參見圖2A，提供包括單元區(qū)CELL和外圍區(qū)PERI (例如，PERI匪OS和PERI PM0S) 的襯底20。外圍區(qū)包括PMOS區(qū)PERI PMOS和匪OS區(qū)PERI NM0S，其中，PMOS晶體管是通 過隨后的工藝在所述PMOS區(qū)PERI PMOS形成的，而NMOS晶體管是通過隨后的工藝在所述 NMOS 區(qū) PERI NMOS 形成的。隨后，在包括NMOS區(qū)和PMOS區(qū)的襯底20上順序地形成襯墊氧化物層21和襯墊 氮化物層22之后，刻蝕襯墊氮化物層22和襯墊氧化物層21，并且還將襯底20刻蝕至預定 深度，以形成用于器件隔離的多個溝槽。用于器件隔離的溝槽的深度可以在約2000人至約 10000 A的范圍，盡管也可以考慮其他的范圍。隨后，進行氧化工藝，以修復在形成用于器件隔離的溝槽的刻蝕工藝中造成的對 襯底的損傷。通過氧化工藝，在襯底20的表面上形成側壁氧化物層23，所述側壁氧化物層 23暴露在用于器件隔離的多個溝槽的內壁和底部上。側壁氧化物層23的厚度可以在約 40人至約100 A的范圍，盡管也可以考慮其他的范圍。隨后，在其中形成有側壁氧化物層23的襯底20上形成第一絕緣層24。第一絕緣 層對可以包括液態(tài)氧化物層，例如旋涂電介質(SOD)層或基于全氫聚硅氮烷(PSZ)的氧化物層。隨后，進行平坦化工藝，直到襯墊氮化物層22的表面暴露為止。通過平坦化工藝， 用于器件隔離的多個溝槽被第一絕緣層M填充。位于PMOS區(qū)中的用于器件隔離的溝槽被 第一絕緣層M填充，以在PMOS區(qū)中形成第一隔離層。參見圖2B，對具有第一絕緣層M的襯底20施加光致抗蝕劑。當已平面化的襯底 被涂覆光致抗蝕劑時，在表面上沒有臺階高度，因此可以容易地涂覆光致抗蝕劑。另外，可 以防止由于存在臺階高度而導致光致抗蝕劑黏著力變差。隨后，通過曝光和顯影工藝，形成光致抗蝕劑圖案25，以露出單元區(qū)和NMOS區(qū)而 遮蓋PMOS區(qū)。形成光致抗蝕劑圖案25，以遮蓋除了某些溝槽以外的區(qū)域，在所述某些溝槽 中第一絕緣層M要被凹陷至預定深度以用于器件隔離。例如，形成光致抗蝕劑圖案25，該 光致抗蝕劑圖案25對于要在用于器件隔離的溝槽內形成內襯層的區(qū)域具有開口，而覆蓋 在溝槽內不形成內襯層的區(qū)域。隨后，使用光致抗蝕劑圖案25作為刻蝕阻擋層，將位于單元區(qū)和NMOS區(qū)中的填充 用于器件隔離的溝槽的第一絕緣層M刻蝕至預定深度。由于第一絕緣層M是使用作為刻 蝕阻擋層的光致抗蝕劑圖案25來被凹陷的，因此可以選擇性地將填充用于器件隔離的某 些溝槽的第一絕緣層M凹陷至預定深度。參見圖2B，用附圖標記‘24A’表示凹陷的第一絕 緣層，并且稱之為“第一絕緣層圖案24A”。第一絕緣層對凹陷后的厚度可以在約100 A至約1200 A的范圍，雖然其它范圍也 是可以考慮的。在PMOS區(qū)中形成的第一絕緣層M受到光致抗蝕劑圖案25的保護而不凹陷。在將第一絕緣層M凹陷的工藝中，形成在用于器件隔離的溝槽的內壁上的側壁 氧化物層23的也可能被去除掉一部分。參見圖2B，用附圖標記‘23A’表示被去除了一部分 的側壁氧化物層23，并且稱之為“側壁氧化物層圖案23A”。另外，盡管圖2B示出了側壁氧 化物層圖案23A被去除至與第一絕緣層M相同的凹陷深度，且用于器件隔離的溝槽的內壁 暴露至所述凹陷深度，但是實際上側壁氧化物層圖案23A也可能保留在用于器件隔離的溝 槽的內壁上。參見圖2C，光致抗蝕劑圖案25被去除。此處，因為光致抗蝕劑圖案25是在沒有臺 階高度的平坦表面上形成的，所以可以容易地去除光致抗蝕劑圖案25而不留下殘留物。隨后，在所獲得的結構上形成內襯層沈和內襯層27。例如，在所獲得的結構之上 形成內襯氧化物層26，然后可以在由此獲得的具有內襯氧化物層沈的結構之上形成內襯 氮化物層27。在此情況下，在溝槽的被去除了一部分側壁氧化物層23而暴露的內壁上形成 內襯氧化物層26。在單元區(qū)和外圍區(qū)中均形成內襯層沈和內襯層27。在單元區(qū)和NMOS區(qū)中，在通過 使第一絕緣層M凹陷至預定深度而獲得的溝槽之上形成內襯層沈和內襯層27 ；而在PMOS 區(qū)中，在襯墊氮化物層22和第一絕緣層M之上也形成內襯層沈和內襯層27。換言之，在 單元區(qū)和NMOS區(qū)中，在用于器件隔離的溝槽中形成內襯層沈和內襯層27 ；而在PMOS區(qū)中， 在用于器件隔離的溝槽中不形成內襯層26和內襯層27。由于在隨后的平坦化工藝中，在 PMOS區(qū)中的襯墊氮化物層22和第一絕緣層M之上形成的內襯層沈和內襯層27被去除， 因此內襯層沈和內襯層27只保留在單元區(qū)和NMOS區(qū)中。內襯氧化物層沈可以具有范圍在約20人至約200 A (盡管其它范圍是可以考慮的)的厚度；而內襯氮化物層27可以具 有范圍在約30 A至約200 A的厚度，盡管也可以考慮其它范圍。參見圖2D，在所獲得的具有內襯層26和內襯層27的結構之上形成第二絕緣層 觀。第二絕緣層觀可以包括相比于第一絕緣層M較高密度的絕緣層。例如，第二絕緣層 觀可以包括高密度等離子體(HDP)氧化物層或正硅酸四乙酯(TE0Q層。第二絕緣層觀可 以具有范圍在約4000 A至約15000 A的厚度，盡管也可以考慮其它范圍。隨后，進行平坦化工藝，直到暴露出襯墊氮化物層22的表面為止。在平坦化工藝 過程中形成在PMOS區(qū)中的襯墊氮化物層22之上的內襯層沈和內襯層27被拋光。然而，在 單元區(qū)和NMOS區(qū)中的用于器件隔離的溝槽中形成的內襯層沈和內襯層27仍然保留。換 言之，在平坦化工藝過程中，PMOS區(qū)中形成的內襯層沈和內襯層27全部被去除。參見圖 2D，用附圖標記16A’表示在平坦化工藝過程中被拋光的內襯氧化物層，并稱之為“內襯氧 化物層26A”，并且用附圖標記‘27A’表示在平坦化工藝過程中被拋光的內襯氮化物層，并 稱之為“內襯氮化物層27A”。其結果，形成有內襯層沈和內襯層27的用于器件隔離的溝槽被第二絕緣層觀填 充，所述第二絕緣層觀形成在第一絕緣層圖案24A的之上；并據此在單元區(qū)和NMOS區(qū)中形 成第二隔離層。所述第二隔離層包括第二絕緣層觀、第一絕緣層圖案24A、以及內襯氧化物 層26A和內襯氮化物層27A。內襯氧化物層26A和內襯氮化物層27A夾在第一絕緣層圖案 24A與第二絕緣層觀之間。隨后，通過去除襯墊氮化物層22和襯墊氧化物層21來暴露出襯底20的表面，以 據此完成STI結構。在刻蝕襯墊氮化物層22和襯墊氧化物層21的同時，內襯氮化物層27 和內襯氧化物層26的一部分可能被一起刻蝕。根據本發(fā)明的上述實施例的技術，半導體器件具有位于單元區(qū)、NMOS區(qū)和PMOS區(qū) 中的多個隔離層，所述半導體器件包括第一隔離層，所述第一隔離層設置有第一絕緣層 M ；以及第二隔離層，所述第二隔離層設置有第一絕緣層圖案24A、第二絕緣層28、以及夾 在第一絕緣層圖案24A和第二絕緣層觀之間的內襯層沈和內襯層27。具體地，第一隔離 層形成在PMOS區(qū)中，而第二隔離層形成在單元區(qū)和NMOS區(qū)中。在單元區(qū)和NMOS區(qū)中，通過在第二隔離層周圍插入內襯層沈和內襯層27，降低了 施加于襯底20的應力，并且因此防止了襯底20的雜質轉移到第二隔離層的內部。因為在 形成第一絕緣層圖案24A之后形成內襯層沈和內襯層27，所以內襯層沈和內襯層27僅在 用于器件隔離的溝槽的上部側壁上形成。然而，由于施加于襯底的應力和雜質的轉移一般 發(fā)生在用于器件隔離的溝槽的上部，因此內襯層沈和內襯層27可以恰當地發(fā)揮它們的功 能。在PMOS區(qū)，通過不在第一隔離層周圍插入內襯層沈和內襯層27，可以防止發(fā)生可 能由俘獲的電荷所導致的HEIP現(xiàn)象。另外，晶格間的間隙因施加于襯底20的應力而變寬， 因此產生空穴易于轉移的應變硅效應。據此，改善了電流特性。此外，可以在通過使用形成于PMOS區(qū)中的光致抗蝕劑圖案25來選擇性地使單 元區(qū)和NMOS區(qū)中的第一絕緣層圖案24A凹陷之后形成內襯層沈和內襯層27。用這種 方式，內襯層沈和內襯層27選擇性地僅形成在單元區(qū)和NMOS區(qū)的用于器件隔離的溝槽 中，而并不形成在PMOS區(qū)的用于器件隔離的溝槽中。因此，本制造工藝不需要包括用于去除在PMOS區(qū)的用于器件隔離的溝槽中形成的內襯層沈和內襯層27的磷酸鹽浸出工藝 (phosphatedip-out process)，據此簡化了制造工藝并且降低了加工成本。此外，由于在形成第一絕緣層之后形成內襯層沈和內襯層27，因此在填充第二隔 離層的第二絕緣層觀時形成的溝槽的深寬比減小。其結果，提高了間隙填充特性，并且可 以防止空洞的產生。盡管第一隔離層由單層(例如，圖2D中在PERI PMOS區(qū)形成的隔離層 24A)組成，而第二隔離層由雙層(例如，圖2D中在CELL區(qū)形成的隔離層24A和隔離層28) 組成，但是相比于在單元區(qū)和NMOS區(qū)中形成的第二隔離層，在PMOS區(qū)中形成的第一隔離層 因形成接觸插塞而受到的損傷較少。因此，在獲得期望的特性方面不存在問題，盡管第一隔 離層是由密度相對較低的第一絕緣層形成的。根據本發(fā)明的技術，可以選擇性地僅在半導體器件的單元區(qū)和NMOS區(qū)的用于器 件隔離的溝槽中形成內襯氮化物層，而不在PMOS區(qū)中形成。因此，制造工藝不必包含去除 PMOS區(qū)中形成的內襯氮化物層的額外工藝。因此，可以簡化制造工藝以及降低加工成本。盡管已結合具體的實施例來描述本發(fā)明，但是對于本領域的技術人員來說很明顯 的是，在不背離由所附的權利要求所限定的本發(fā)明的精神和范圍的情況下，可以進行各種 改變和修改。
權利要求
1.一種制造半導體器件的方法，包括以下步驟 刻蝕襯底，以形成多個溝槽；用第一絕緣層填充所述多個溝槽，以形成第一隔離層；使填充所述多個溝槽中第一組溝槽的所述第一絕緣層凹陷至預定深度；在具有凹陷至所述預定深度的所述第一絕緣層的所述第一組溝槽之上形成內襯層；以及用第二絕緣層填充形成有所述內襯層的所述第一組溝槽來形成第二隔離層。
2.如權利要求1所述的方法，還包括以下步驟在形成所述多個溝槽的步驟之后，利用氧化工藝在所述多個溝槽的內壁上形成側壁氧 化物層。
3.如權利要求1所述的方法，還包括以下步驟在形成所述第一隔離層的步驟之后，在形成有所述第一絕緣層的所述襯底上形成遮蓋 除所述第一組溝槽之外的區(qū)域的光致抗蝕劑圖案。
4.如權利要求3所述的方法，其中，在使所述第一絕緣層凹陷至所述預定深度的步驟 中，使用所述光致抗蝕劑圖案作為刻蝕阻擋層，使填充所述第一組溝槽的所述第一絕緣層 凹陷至所述預定深度。
5.如權利要求3所述的方法，還包括以下步驟在使所述第一絕緣層凹陷至所述預定深度的步驟之后，去除所述光致抗蝕劑圖案。
6.如權利要求1所述的方法，其中，形成所述內襯層的步驟包括以下步驟在具有凹陷至所述預定深度的所述第一絕緣層的所述襯底上形成內襯氧化物層；以及 在形成有所述內襯氧化物層的所述襯底上形成內襯氮化物層。
7.如權利要求1所述的方法，其中，形成所述第二隔離層的步驟包括 在形成有所述內襯層的所述襯底上形成所述第二絕緣層；以及進行平坦化工藝以暴露所述襯底的表面。
8.如權利要求1所述的方法，其中，所述第一隔離層包括所述第一絕緣層，并且所述第 一隔離層位于PMOS區(qū)中；以及所述第二隔離層包括凹陷至所述預定深度的所述第一絕緣 層、所述第二絕緣層、以及夾在所述第一絕緣層和所述第二絕緣層之間的所述內襯層，并且 所述第二隔離層位于單元區(qū)或NMOS區(qū)中。
9.一種制造半導體器件的方法，包括以下步驟刻蝕包括單元區(qū)、NMOS區(qū)和PMOS區(qū)的襯底，以形成多個溝槽； 用第一絕緣層填充所述多個溝槽，以在所述PMOS區(qū)中形成第一隔離層； 在形成有所述第一絕緣層的所述襯底上形成遮蓋所述PMOS區(qū)的光致抗蝕劑圖案； 使用所述光致抗蝕劑圖案作為刻蝕阻擋層，使填充所述多個溝槽中位于所述單元區(qū)和 所述NMOS區(qū)中的第一組溝槽的所述第一絕緣層凹陷至預定深度；在具有凹陷至所述預定深度的所述第一絕緣層的所述襯底上形成內襯層； 在形成有所述內襯層的所述襯底上形成第二絕緣層；以及進行平坦化工藝，直到暴露所述襯底的表面為止，以形成位于所述單元區(qū)和所述NMOS 區(qū)中的第二隔離層。
10.如權利要求9所述的方法，還包括以下步驟在形成所述多個溝槽的步驟之后，利用氧化工藝，在所述多個溝槽的內壁上形成側壁氧化物層。
11.一種半導體器件，具有位于單元區(qū)、NMOS區(qū)、或PMOS區(qū)中的多個隔離層，所述半導 體器件包括第一隔離層，所述第一隔離層包括第一絕緣層；以及第二隔離層，所述第二隔離層包括所述第一絕緣層、第二絕緣層、以及夾在所述第一絕 緣層和所述第二絕緣層之間的內襯層。
12.如權利要求11所述的半導體器件，其中，所述第一隔離層位于所述PMOS區(qū)中，而所 述第二隔離層位于所述單元區(qū)或所述NMOS區(qū)中。
13.如權利要求11所述的半導體器件，其中，所述內襯層包括內襯氧化物層或內襯氮 化物層。
全文摘要
本發(fā)明提供一種制造半導體器件的方法，包括以下步驟提供襯底；刻蝕襯底，以形成多個溝槽；用第一絕緣層填充所述多個溝槽，以形成第一隔離層；使填充所述多個溝槽中第一組溝槽的第一絕緣層凹陷至預定深度；在具有凹陷至預定深度的第一絕緣層的第一組溝槽之上形成內襯層；以及用第二絕緣層填充形成有內襯層的第一組溝槽，以形成第二隔離層。
文檔編號H01L21/8238GK102054740SQ201010184588
公開日2011年5月11日 申請日期2010年5月27日 優(yōu)先權日2009年10月30日
發(fā)明者金亨渙 申請人:海力士半導體有限公司