專利名稱:混合襯底上的抗閉鎖半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域:
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)和方法,更具體地,涉及^f吏用具有體區(qū)和SOI
器件區(qū)的混合襯底構(gòu)造的互補金屬氧化物半導(dǎo)體器件電路的抗閉鎖半導(dǎo)體 結(jié)構(gòu)以及這樣的抗閉鎖半導(dǎo)體結(jié)構(gòu)的制造方法。
背景技術(shù):
互補金屬氧化物半導(dǎo)體(CMOS )電路包括n溝道場效應(yīng)晶體管(nFET ), 其中電子載流子負責(zé)溝道中的傳導(dǎo),和p溝道場效應(yīng)晶體管(pFET),其中 空穴載流子負責(zé)溝道中的傳導(dǎo)。CMOS電路常規(guī)上在具有單晶取向的硅晶片 上制造,普通是(100)晶向。與(110)晶向的硅相比,電子在(100)晶 向的硅中具有較高的遷移率。與此相反,與(100)晶向的硅相比,空穴在 (110)晶向的硅中具有較高的遷移率。
認(rèn)識到該能力以便優(yōu)化晶體管性能,混合取向技術(shù)(HOT)演進以生產(chǎn) 混合襯底,其特征為在普通體襯底上具體不同晶向的器件區(qū)。使用這樣的混 合襯底,可以制造具有在(100)晶向的硅器件區(qū)中形成的nFET和在(110) 晶向的硅器件區(qū)中形成的pFET的CMOS電路。因此,可以單獨地優(yōu)化在 CMOS電路中不同類型晶體管的性能。
混合襯底可以包括體器件區(qū)和絕緣體上半導(dǎo)體(SOI)器件區(qū),其具有 不同晶向,或者在某些環(huán)境下具有相同晶向。各個SOI器件區(qū)與體襯底電隔 離并且也與相鄰的體器件區(qū)電隔離。閉鎖可以代表使用混合襯底的體器件區(qū) 制造的FET的重要課題。對于基于太空的應(yīng)用,由高能離子輻射和粒子(例 如宇宙射線、中子、質(zhì)子、阿爾法粒子)所產(chǎn)生的電子-空穴對可以引起閉 鎖。由于在太空飛行系統(tǒng)中不可以容易地更換CMOS電路,所以由閉鎖所 引起的芯片故障可以證明是災(zāi)難性的。因而,對于在自然太空輻射中,以及 在陸地環(huán)境中的軍用系統(tǒng)和其它高可靠性商業(yè)應(yīng)用中的電路工作,設(shè)計承載 對于閉鎖具有高容限的體CMOS器件的混合襯底可以是重要的考慮方面。一事件效應(yīng)(SEE)由單個粒子引起,典型地是具有3MeV和7MeV之間的 能量的阿爾法粒子,并且通常是陸地事件。SEE型事件可以引起單事件擾亂 (SEU),其中單個輻射粒子擾亂存儲電路(例如SRAM、 DRAM、鎖存器、 觸發(fā)器),或者可以導(dǎo)致多位擾亂(MBU) 。 SEU和MBU事件都可以導(dǎo)致 單事件閉鎖(SEL)。單事件瞬態(tài)(SET)來自引起電壓瞬態(tài)的單個輻射粒 子,通常通過碰撞組合邏輯。如果SET的瞬態(tài)(或短時脈沖波形干擾(glitch )) 閉鎖,則有時稱為SEU。單事件功能性中斷(SEFI)由單個粒子引起,該粒 子導(dǎo)致器件停止作用并且切換至待機模式。單事件柵極破壞表示由撞擊晶體 管的柵極的單個粒子引起的柵極破壞??偟碾x子劑量(TID)是由離子輻射 所產(chǎn)生的電子-空穴對所導(dǎo)致的在氧化物層中俘獲的空穴引起的累計效應(yīng)。 電子-空穴對的電子的遷移率足以從氧化物層逃逸,這導(dǎo)致留下剩余的俘獲 空穴,其增加泄漏或?qū)ňw管中的寄生器件。
盡管混合襯底對其試圖的目的的成功,仍然需要改善的半導(dǎo)體結(jié)構(gòu)和方 法,以便進一步提高使用混合襯底制造的集成電路的閉鎖抵抗力。
發(fā)明內(nèi)容
本發(fā)明的一實施例涉及一種半導(dǎo)體結(jié)構(gòu),所述結(jié)構(gòu)包括并置的第一和第 二半導(dǎo)體區(qū)和在第一和第二半導(dǎo)體區(qū)下面的第三半導(dǎo)體區(qū)。絕緣層布置在第 二半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)之間。第一導(dǎo)電區(qū)布置在第一半導(dǎo)體區(qū)和第三半 導(dǎo)體區(qū)之間的位置的襯底中。第一和第三半導(dǎo)體區(qū)具有相反的導(dǎo)電類型。
本發(fā)明的另 一實施例涉及一種使用絕緣體上硅襯底的半導(dǎo)體結(jié)構(gòu)的制 造方法,所述絕緣體上硅村底具有半導(dǎo)體層、半導(dǎo)體層下面的第一導(dǎo)電類型 的體區(qū)、和半導(dǎo)體層和體區(qū)之間的絕緣層,所述方法包括形成開口,所述 開口具有與體區(qū)相交的底部、和從所述半導(dǎo)體層的頂表面穿過半導(dǎo)體層和絕
緣層延伸至底部的側(cè)壁。所述方法還包括在體半導(dǎo)體區(qū)中形成第二導(dǎo)電類型 且接近開口的底部的導(dǎo)電區(qū),第二導(dǎo)電類型與第一導(dǎo)電類型相反。所述方法 還包括用從開口的底部向頂表面外延生長的半導(dǎo)體材料填充開口 。
被引入且構(gòu)成本說明書的 一部分的附圖,與在上述給出的本發(fā)明的總體描述和在下面所給出的實施例的詳細描述一起,說明了本發(fā)明的實施例,并 用于解釋本發(fā)明的原理。
圖1 _ 12是根據(jù)本發(fā)明一實施例的工藝方法的連續(xù)的制造階段的部分襯 底的概略截面圖。
圖13-20是根據(jù)本發(fā)明一替代實施例的工藝方法的連續(xù)的制造階段的 部分襯底的扭無略截面圖。
具體實施例方式
參考圖1,絕緣體上半導(dǎo)體(SOI)襯底10包括具有頂表面22的半導(dǎo) 體層12、掩埋絕緣層14、和通過掩埋絕緣區(qū)與半導(dǎo)體層12分離的處理或體 區(qū)16。 SOI襯底10可以通過任何合適的技術(shù)制造,例如晶片鍵合和分離技 術(shù)。在代表性的實施例中,半導(dǎo)體層12由單晶或包含例如硅的單晶型含硅 材料制成,并且體區(qū)16也可以同樣由單晶或包含例如硅的單晶含硅材料制 成。半導(dǎo)體層12可以薄至約10納米以下,典型地在約20納米至約150納 米的范圍,但是不僅局限于此。顯著厚于半導(dǎo)體層12的體區(qū)16的厚度在圖 1中未按比例示出。掩埋絕緣層14包括常規(guī)的介電材料,例如二氧化硅 (Si02),并且可以具有在約50納米至約150納米范圍的厚度,但不局限于 此。
半導(dǎo)體層12具有由Miller指數(shù)(j,k,l)所識別的晶面的第一晶向并且體 區(qū)具有由Miller指數(shù)(j,,k,,r)所識別的晶面的第二晶向。對于單晶硅,半 導(dǎo)體層12和體區(qū)16的對應(yīng)的晶向(j,k,l)和(j,,k,,l,)可以選自(100)、 (110)、 和(111)晶向。半導(dǎo)體層12的第一晶向(j,k,l)可以與體區(qū)16的(j,,k,,r) 晶向不同。例如,半導(dǎo)體層12的第一晶向(j,k,l)可以是(110)晶向而體 區(qū)16的第二晶向(j,,k,,r)可以是(100)晶向,或者與前述相反。在替代 的實施例中,第一和第二晶向(j,k,l)和(j,,k,,r)可以相同。
參考圖2,在圖2中相似的參考標(biāo)號指稱在圖1和在后續(xù)的制造階段中 相似的特征,由第一和第二襯墊層18、 20組成的襯墊疊層形成于半導(dǎo)體層 12的頂表面22上。較薄的第一襯墊層18將較厚的第二襯墊層20與半導(dǎo)體 層12分離。選擇襯墊層18、 20的構(gòu)成材料,以便選擇性地蝕刻構(gòu)成半導(dǎo)體 層12的材料并且易于在制造工藝的后續(xù)的階段中被去除。第一襯墊層18可 以是在約5納米至約10納米量級的厚度的Si02,通過將半導(dǎo)體層12暴露于或者干氧環(huán)境或者是在加熱的環(huán)境中的蒸氣而生長,或者通過常規(guī)沉積工藝
而沉積,例如熱化學(xué)氣相沉積(CVD)。第二襯墊層20的厚度可以是在約 20納米至約200納米量級,并且通過熱CVD化學(xué)氣相沉積工藝,例如低壓 化學(xué)氣相沉積(LPCVD)或等離子體輔助CVD工藝沉積的氮化硅(Si3N4) 的共形層。第一襯墊層18可以作為緩沖層,以便避免在構(gòu)成第二襯墊層20 的材料中的應(yīng)力引起半導(dǎo)體層12的半導(dǎo)體材料中的位錯。
通過使用賦予襯墊層18、 20的圖案的光刻和蝕刻工藝,開口形成于半 導(dǎo)體層12和掩埋絕緣層14中,示出了單個代表性的開口 24??梢酝ㄟ^在襯 墊層20上施加抗蝕劑(未示出),對于一輻射圖案曝光該抗蝕劑,從而在該 抗蝕劑中產(chǎn)生潛圖案,并且在被曝光的抗蝕劑中顯影該潛圖案,從而在襯墊 層18、 20中產(chǎn)生該圖案。各向異性干法蝕刻工藝,例如反應(yīng)離子蝕刻(RJE) 或等離子體蝕刻隨后可以用于將圖案從構(gòu)圖的抗蝕劑轉(zhuǎn)移至襯墊層18, 20 中。蝕刻工藝可以在單個蝕刻步驟或多個蝕刻步驟中用不同的蝕刻化學(xué)進 行,去除通過在構(gòu)圖的抗蝕劑中的圖案可見的襯墊層18, 20的部分并且在 垂直方向上停止于半導(dǎo)體層12的頂表面22。在完成蝕刻之后,通過例如等 離子體灰化或化學(xué)剝離劑而從襯墊層18, 20剝離剩余的抗蝕劑。
該圖案隨后用可以由例如RIE工藝、離子束蝕刻工藝、或等離子體蝕刻 工藝構(gòu)成的各向異性干法蝕刻工藝而從構(gòu)圖的襯墊層18, 20轉(zhuǎn)移至下面的 半導(dǎo)體層12和掩埋絕緣層14。采用第一蝕刻化學(xué)(例如標(biāo)準(zhǔn)硅R正工藝) 以便將該圖案延伸通過半導(dǎo)體層12,其對于構(gòu)成襯墊層18, 20的材料選擇
層18、 20的材料的蝕刻速率)。隨后采用第二蝕刻化學(xué)試劑以便將該圖案延 伸通過掩埋絕緣層14,其對于構(gòu)成襯墊層20的介電材料選擇性地移除組成 的介電材料。
各個開口 24可以具有淺溝槽的形式,其界定了延伸穿過半導(dǎo)體層12和 掩埋絕緣層14的厚度并且暴露體區(qū)16的各表面區(qū)的窗。各個開口 24包括 相對的側(cè)壁26、 28,其延伸穿過半導(dǎo)體層12和掩埋絕緣層14至底表面或底 部30,底表面或底部30與體區(qū)16同延(coextensive)或相交。側(cè)壁26、 28 基本平行的并且取向基本垂直于半導(dǎo)體層12的頂表面22和底部30。常規(guī)的 光刻和蝕刻工藝由半導(dǎo)體層12界定了多個半導(dǎo)體區(qū)32 (圖1),其包括具有 第一半導(dǎo)體層12的第一晶向(j,k,l)的半導(dǎo)體材料。相鄰的半導(dǎo)體區(qū)32由構(gòu)圖的半導(dǎo)體層12和掩埋絕緣層14中的開口 24之一分離。介電隔離體34、 36分別形成于各個開口 24的側(cè)壁26、 28上,并且從 襯墊層20的頂表面延伸至底部30。介電隔離體34、 36可以來自電絕緣材料 的共形層(未示出),例如通過CVD沉積的約IO納米至約50納米的Si3N4, 即通過定向各向異性蝕刻工藝優(yōu)選地從水平表面去除共形層而成形。介電隔 離體34、 36的電阻率顯著大于半導(dǎo)體區(qū)32和半導(dǎo)體區(qū)44的電阻率(圖4 )。 參考圖3,其中相似的參考標(biāo)號指稱在圖2和在后續(xù)的制造階段中相似 的特征,掩埋導(dǎo)電區(qū)38被界定在接近各個開口 24的底部30的體區(qū)16的半 導(dǎo)體材料中。可以通過由包含n型或p型摻雜劑物質(zhì)的工作氣體形成的離子40以接近垂直的入射角注入,使得離子40撞擊各個開口 24的底部30,而 形成掩埋導(dǎo)電區(qū)38。撞擊離子40穿透進入下面的體區(qū)16的半導(dǎo)體材料并且 停止在體區(qū)16中。襯墊層18、 20通過覆蓋相鄰的半導(dǎo)體區(qū)32而作為注入 掩模。選擇離子40的動能使得離子40不完全貫穿襯墊層18、 20。結(jié)果,襯 墊層18、 20起形成掩埋導(dǎo)電區(qū)38的自對準(zhǔn)注入掩模的作用。掩埋導(dǎo)電區(qū)38的導(dǎo)電類型與體區(qū)16的導(dǎo)電類型相反。例如,如果體區(qū) 16用p型摻雜劑物質(zhì)摻雜以使得其為p型,則離子40可以包括n型摻雜劑 物質(zhì)(例如砷或磷),該摻雜劑以將掩埋導(dǎo)電區(qū)38有效定位于底部30下面 的淺深度的動能并且以有效地在掩模導(dǎo)電區(qū)38中提供約1 x 10'Vm—s至約1 x 102Qcm-3的峰值濃度的劑量注入。i峰值濃度足以賦予掩埋導(dǎo)電區(qū)38以與體 區(qū)16相反的導(dǎo)電類型。參考圖4,其中相似的參考標(biāo)號指稱在圖3和在后續(xù)的制造階段中相似 的特征,各個開口 24被填充以外延的半導(dǎo)體材料的掩埋摻雜區(qū)42和外延的 半導(dǎo)體材料的半導(dǎo)體區(qū)44。掩埋的摻雜區(qū)42位于接近底部30和導(dǎo)電區(qū)38, 并且此外布置在半導(dǎo)體區(qū)44和導(dǎo)電區(qū)38之間。各個掩埋摻雜區(qū)42可以具 有約10納米至約100納米的厚度。體區(qū)16在半導(dǎo)體區(qū)32、 44下面,因為 居間的隔離體34、 36的存在,半導(dǎo)體區(qū)32、 44被并置但是不鄰近。各個掩埋摻雜區(qū)42和半導(dǎo)體區(qū)44可以包含與體區(qū)16具有相同導(dǎo)電類 型的摻雜劑濃度。但是,各掩埋摻雜區(qū)42的摻雜劑濃度顯著高于半導(dǎo)體區(qū) 44的摻雜劑濃度。區(qū)42、 44的導(dǎo)電類型與掩埋導(dǎo)電區(qū)38的導(dǎo)電類型相反。 與區(qū)42、 44相同導(dǎo)電類型的輕摻雜區(qū)45可以布置在相反導(dǎo)電類型的導(dǎo)電區(qū) 38和掩埋摻雜區(qū)42之間以便減小漏電流。例如,掩埋摻雜區(qū)42可以被摻雜以p型雜質(zhì)到約1 x 10'W3至約1 x 1020cm-3的峰值濃度,剩余的各個半導(dǎo) 體區(qū)44可以以小于約1018cm-3的峰值濃度摻雜,并且輕摻雜區(qū)42可以具有 小于約10l8cm-3的峰值濃度。作為不同摻雜的結(jié)果,掩埋摻雜區(qū)42具有比 輕摻雜區(qū)45和半導(dǎo)體區(qū)44更大的導(dǎo)電性。體區(qū)16的單晶半導(dǎo)體材料可以輕度地摻雜以p型摻雜劑物質(zhì)以使其為p 型,且作為設(shè)置開口 24中沉積的半導(dǎo)體材料的結(jié)晶圖案的仔晶,在開口 24 中該結(jié)晶圖案被復(fù)制。換言之,掩埋摻雜區(qū)42和半導(dǎo)體區(qū)44的單晶半導(dǎo)體 材料與體區(qū)16的半導(dǎo)體材料的晶向(j',k,,r)具有相同的晶向。襯墊層18、 20和介電隔離體34、 36隔離沉積的半導(dǎo)體材料,使得各個開口 24中的掩埋 摻雜區(qū)42和半導(dǎo)體區(qū)44的所得的晶向(j,,k,,l,)在半導(dǎo)體區(qū)32的晶向(j,k,l) 的沉積期間不受影響。半導(dǎo)體區(qū)44通過化學(xué)機械拋光(CMP)或任何其它 合適的平坦化工藝被拋光且平坦化。襯墊層20作為平坦化工藝的拋光停止 層。掩埋摻雜區(qū)42和半導(dǎo)體區(qū)44可以由通過選擇性的外延生長(SEG)工 藝形成的硅組成,所述工藝在低于大氣壓工藝壓強下進行,襯底溫度在約850 。C和約1050。C之間。SEG工藝的硅源可以包括,但不局限于,四氯化硅 (SiCl4)、三氯硅烷(SiHCl3)、和二氯硅烷(SiH2Cl2 )。典型的SEG工藝條 件包括約40torr的低于大氣壓的源壓強和約90(TC的襯底溫度。掩埋摻雜區(qū) 42和半導(dǎo)體區(qū)44通過在外延半導(dǎo)體材料的沉積期間添加合適導(dǎo)電類型的雜 質(zhì)至硅源而被原位摻雜。摻雜濃度在外延生長期間被調(diào)制,更具體地,被增 加以便形成各掩埋摻雜區(qū)42和被減小以便形成覆蓋的半導(dǎo)體區(qū)44。作為替 代,添加的摻雜劑可以通過形成合適厚度的外延層、中斷生長、并且注入具 有合適導(dǎo)電類型的雜質(zhì)離子而被引入至各掩埋摻雜區(qū)42。在替代的實施例中,至少一隔離體34、 36由導(dǎo)電材料制造,例如摻雜 的多晶硅、鎢、或硅化鴒(WSi),而不是絕緣體或介電材料。導(dǎo)電隔離體 34、 36的電阻率顯著地小于半導(dǎo)體區(qū)32、 44的電阻率(圖4)。隔離體34、 36布置在區(qū)32、 44之間和絕緣層14和掩埋4參雜區(qū)42之間。在該替代的配置中,半導(dǎo)體區(qū)44可以被用作半導(dǎo)體區(qū)32和體區(qū)16的 公共連接。隔離體34和/或隔離體36、導(dǎo)電區(qū)38、掩埋#^雜區(qū)42、和半導(dǎo) 體區(qū)44可以根據(jù)希望的互連極性被以相同的導(dǎo)電類型(即,或者是p型或 者是n型)摻雜。隔離體34、 36提供了一導(dǎo)電過渡層,其提供半導(dǎo)體區(qū)32和半導(dǎo)體區(qū)44的兩個晶向之間的電連接。該導(dǎo)電過渡層允許兩個不同的取 向相互連接而不引起兩個區(qū)32、 44之間的結(jié)構(gòu)缺陷。襯墊層18、 20被去除, 以便暴露各半導(dǎo)體區(qū)32的頂表面22和各半導(dǎo)體區(qū)44的頂表面82。頂表面 22、 82接近于共平面并且可以被稱為公共頂表面。去除和共平坦化可以通過 常規(guī)CMP工藝進行。在另一替代的實施例中,當(dāng)開口 24被填充以外延半導(dǎo)體材料時,半導(dǎo) 體區(qū)44、掩埋摻雜區(qū)42、和掩埋導(dǎo)電區(qū)38的摻雜可以被調(diào)整,使得掩埋摻 雜區(qū)42具有與掩埋導(dǎo)電區(qū)38和半導(dǎo)體區(qū)44相反的導(dǎo)電類型。例如,掩埋 摻雜區(qū)42可以被摻雜以p型雜質(zhì)從而賦予p型導(dǎo)電性,而半導(dǎo)體區(qū)44和掩 埋導(dǎo)電區(qū)38可以被摻雜以n型雜質(zhì)從而賦予n型導(dǎo)電性。區(qū)38、 42、 44則 界定與體區(qū)16電耦合的垂直n-p-n雙極晶體管。在又一替代實施例中,可以使用恰當(dāng)?shù)难谀m樞蛞员阌胣型和p型摻雜 劑兩者摻雜半導(dǎo)體區(qū)32和/或半導(dǎo)體區(qū)44。 一或兩個摻雜區(qū)32、 44因而包 括相反導(dǎo)電類型的子區(qū)(未示出),其用于在相反導(dǎo)電類型的半導(dǎo)體材料的 各子區(qū)中的器件的后續(xù)制造。參考圖5,其中相似的參考標(biāo)號指稱在圖4和在后續(xù)的制造階段中相似 的特征,襯墊層46沉積在襯墊層20和半導(dǎo)體區(qū)44上。襯墊層46可以是具 有在約50納米至約200納米量級的厚度并且通過例如LPCVD或等離子體輔 助CVD工藝的熱CVD化學(xué)氣相沉積工藝沉積的Si3N4的共形層。在沉積襯 墊層46之前,可以在襯墊層20上沉積選擇性的薄襯墊層,所述薄襯墊層未 被示出但是相似于襯墊層18。該選擇性的襯墊層由與襯墊層46不同的介電 材料形成,例如Si02。該選擇性的薄襯墊層可以作為蝕刻停止或標(biāo)記層從而 有助于后續(xù)的制造階段中襯墊層20、 46的去除。參考圖6,其中相似的參考標(biāo)號指稱在圖5和在后續(xù)的制造階段中相似 的特征,淺隔離溝槽48、 50使用通過常規(guī)的光刻和各向異性干法蝕刻工藝 而在襯墊層46中賦予淺溝槽圖案而形成。例如,可以通過施加抗蝕劑(未 示出)、曝光該抗蝕劑至輻射圖案從而在抗蝕劑中產(chǎn)生潛溝槽圖案、顯影該 被曝光的抗蝕劑中的潛淺溝槽圖案、用各向異性蝕刻工藝將淺溝槽圖案轉(zhuǎn)移 至襯墊層46中、并且剝離抗蝕劑從而重新暴露構(gòu)圖的襯墊層46,而在襯墊 層46中產(chǎn)生淺溝槽圖案。各向異性干法蝕刻工藝將淺溝槽圖案從構(gòu)圖的襯墊層46轉(zhuǎn)移至體區(qū)16中。具體地,各向異性蝕刻工藝加深了淺溝槽48、 50,使得開口延伸至界面 58、 60之外進入體區(qū)16。各向異性干法蝕刻工藝可以在單個蝕刻步驟或多 個蝕刻步驟中以不同的蝕刻化學(xué)進行。淺隔離溝槽48、 50定位于淺溝槽圖 案中,使得蝕刻工藝去除介電隔離體34、 36,半導(dǎo)體區(qū)32和掩埋絕緣層14 的鄰近部分,和掩埋4參雜區(qū)42和半導(dǎo)體區(qū)44的鄰近部分。掩埋導(dǎo)電區(qū)38在一側(cè)上通過淺隔離溝槽48之一且在對側(cè)上通過隔離溝 槽50之一而在側(cè)面相接。在一實施例中,掩埋的導(dǎo)電區(qū)對稱地定位于相鄰 的淺隔離溝槽48、 50之間。各淺隔離溝槽48包括延伸進入體區(qū)16至底部 56的相對的空間分離的側(cè)壁52、 54。各淺隔離溝槽50包括延伸進入體區(qū)16 至底部55的相對的空間分離的側(cè)壁51 、 53 。底部55、 56位于相對于頂表面22的一深度,其在纟務(wù)埋絕緣層14和體 區(qū)16之間的同延界面58的深度下并且還處于比摻雜區(qū)38、 42之間的同延 結(jié)(coextensive junction)或界面60的深度更大的深度。界面60定位于接近 開口 24的底部30的前述的深度(圖2)。在一實施例中,底部55、 56位于 體區(qū)16中相對于界面60的一深度,該深度穿過約掩埋導(dǎo)電區(qū)38的厚度的 一半,在某些實施例中,接近掩埋導(dǎo)電區(qū)38中的峰值摻雜濃度處。溝槽48的側(cè)壁54和溝槽50的側(cè)壁53相鄰于,并且暴露半導(dǎo)體區(qū)44 的相對的垂直表面。溝槽48的側(cè)壁52和溝槽50的側(cè)壁51相鄰于,并且暴 露半導(dǎo)體區(qū)32的相對的垂直表面。定位淺隔離溝槽48、 50,使得掩埋導(dǎo)電 區(qū)38與溝槽48的側(cè)壁54、溝槽50的側(cè)壁53、和底部55、 56相交。參考圖7,其中相似的參考標(biāo)號指稱在圖6和在后續(xù)的制造階段中相似 的特征,通過用絕緣或介電材料分別填充淺隔離溝槽48、 50而形成淺溝槽 隔離區(qū)62、 64。介電材料可以包括在襯墊層46整體上方沉積的并且通過例 如停止在襯墊層46上的常規(guī)的CMP工藝平坦化的高密度等離子體(I-IDP) 氧化物或CVD四乙基正硅酸鹽(TEOS)。淺溝槽隔離區(qū)62、 64合作以電隔離 相鄰的半導(dǎo)體區(qū)32和半導(dǎo)體區(qū)44。掩埋導(dǎo)電區(qū)38由此與淺溝槽隔離區(qū)62 自對準(zhǔn),淺溝槽隔離區(qū)62與半導(dǎo)體區(qū)44側(cè)接,并且因而掩埋導(dǎo)電區(qū)38與 半導(dǎo)體區(qū)44自對準(zhǔn)。參考圖8,其中相似的參考標(biāo)號指稱在圖7和在后續(xù)的制造階段中相似 的特征,抗蝕劑層65被施加至襯墊層46和淺溝槽隔離區(qū)62、 64,并且隨后 使用常規(guī)光刻工藝構(gòu)圖從而界定通孔開口,其通孔開口 66是代表性的。使用各向異性蝕刻工藝以便在被構(gòu)圖的抗蝕劑層65中的通孔開口 66的位置, 在各個淺溝槽隔離區(qū)62、 64中蝕刻通孔68。通孔68相鄰于并且側(cè)4妻于各半 導(dǎo)體區(qū)44。各向異性干法蝕刻工藝可以在單個蝕刻步驟或多個蝕刻步驟中以 不同的蝕刻化學(xué)進行。各通孔68包括側(cè)壁70、 72,側(cè)壁70、 72完全延伸穿 過對應(yīng)的淺溝槽48、 50之一至接近于底部55、 56 (圖6)的前述深度的底 部74。體區(qū)16,更具體地,掩埋導(dǎo)電區(qū)38的一端被各通孔68的底部74而 被暴露。通孔68,以及相鄰的淺溝槽隔離區(qū)62、 64側(cè)4妻掩埋#^雜區(qū)42和半 導(dǎo)體區(qū)44。通孔68與掩埋摻雜區(qū)42和半導(dǎo)體區(qū)44通過居間的淺溝槽隔離 區(qū)62、 64的剩余部分而^C電隔離。參考圖9,其中相似的參考標(biāo)號指稱在圖8和在后續(xù)的制造階段中相似 的特征,在接近各通孔68的底部74的體區(qū)16的半導(dǎo)體材料中界定導(dǎo)電區(qū) 76、 77。導(dǎo)電區(qū)76、 77可以通過以接近垂直的入射角注入離子78使得離子 78撞擊各通孔68的底部74并且穿透進入下面的體區(qū)16的半導(dǎo)體材料而形 成。導(dǎo)電區(qū)76、 77具有與體區(qū)16相反的導(dǎo)電類型并且與掩埋導(dǎo)電區(qū)38具 有相同的導(dǎo)電類型。例如,如果體區(qū)16摻雜以p性雜質(zhì),則離子78可以包 括n型摻雜劑(即砷或磷),其以使得n型摻雜劑的濃度從底部74延伸至約 100納米至約200納米的深度的動能和能夠提供約1 x 1018cnf3至約1 x 10^cn^的峰值濃度的劑量注入。與掩埋導(dǎo)電區(qū)38的對側(cè)側(cè)接的導(dǎo)電區(qū)76、 77與掩埋導(dǎo)電區(qū)38的摻雜的半導(dǎo)體材料融合,從而在體區(qū)16中有效地界定 連續(xù)的半導(dǎo)體材料體積,其以與體區(qū)16的導(dǎo)電類型相反的通常導(dǎo)電類型的 相似的摻雜劑濃度摻雜。參考圖IO,其中相似的參考標(biāo)號指稱在圖9和在后續(xù)的制造階段中相似 的特征,抗蝕劑層65 (圖9)被剝離,例如通過等離子體灰化或用化學(xué)剝離 劑。柱或接觸80、 81通過用導(dǎo)電材料填充各通孔68而形成。形成接觸80、 81的導(dǎo)電材料可以是例如通過CVD工藝沉積并且以與掩埋導(dǎo)電區(qū)38和導(dǎo) 電區(qū)76、 77相同的導(dǎo)電類型的摻雜劑摻雜并且隨后例如用常規(guī)CMP工藝平 坦化至襯墊層46的頂表面的多晶硅。各接觸80通過導(dǎo)電區(qū)76與掩埋導(dǎo)電 區(qū)38的一側(cè)電耦合。各接觸81通過導(dǎo)電區(qū)77與掩埋導(dǎo)電區(qū)38的對側(cè)電耦 合。結(jié)果,導(dǎo)電區(qū)76、 77橋接導(dǎo)電區(qū)38和各通孔68 (因而各通孔68中的 導(dǎo)電柱80 )之間的體區(qū)16中的對應(yīng)的間隙。參考圖11,其中相似的參考標(biāo)號指稱在圖IO和在后續(xù)的制造階段中相似的特征,去除襯墊層18、 20、 46從而暴露各半導(dǎo)體區(qū)32的頂表面22和 各半導(dǎo)體區(qū)44的頂表面82。頂表面22、 82近似于與縮短的淺溝槽隔離區(qū) 62、 64的頂表面84和縮短的接觸80的頂表面86共面。去除和共平坦化可 以通過常規(guī)CMP工藝完成。各半導(dǎo)體區(qū)32通過掩埋絕緣層14的剩余部分 與體區(qū)16電隔離并且通過從頂表面22延伸至掩埋絕緣層14的淺溝槽隔離 區(qū)62、 64而側(cè)接。各半導(dǎo)體區(qū)44與體區(qū)16物理耦合。各半導(dǎo)體區(qū)32具有通過半導(dǎo)體層12的晶向(j,k,l)所確定的晶向。各半導(dǎo) 體區(qū)44具有通過體區(qū)16的晶向(j,,k,,l,)所確定的晶向。各半導(dǎo)體區(qū)32可以 具有選自單晶硅通常的(100)、 (110)、 (111)晶向的晶向。各半導(dǎo)體區(qū)44 可以具有與半導(dǎo)體區(qū)32的晶向(j,k,k)不同并且選自單晶硅通常的(100)、 (110)、 (111)晶向的晶向(j,,k',l,)。作為替代,如果相應(yīng)地選擇半導(dǎo)體層 12和體襯底16,半導(dǎo)體區(qū)32、 44的晶向(j,k,l)、 (j,,k,,r)可以相同。參考圖12,其中相似的參考標(biāo)號指稱在圖11和在后續(xù)的制造階段中相 似的特征,半導(dǎo)體區(qū)32和半導(dǎo)體區(qū)44用于制造集成電路器件。所述器件可 以包括任何類型的常規(guī)器件的結(jié)構(gòu),包括但不局限于場效應(yīng)晶體管(FET), 例如n溝道金屬氧化物半導(dǎo)體(MOS ) FET、 p溝道MOS FET、互補金屬氧 化物半導(dǎo)體(CMOS ) FET、和雙^l晶體管,比如^f黃向雙極晶體管。本領(lǐng)域 的普通技術(shù)人員理解使用區(qū)32、 44制造常規(guī)集成電路器件所需的標(biāo)準(zhǔn)的工 藝步驟,以及在各個區(qū)32、 44中可以制造一或多個器件。在代表性的實施例中,包括代表性的n溝道晶體管96的n溝道晶體管, 使用半導(dǎo)體區(qū)44制造,而包括代表性的p溝道晶體管98的p溝道晶體管, 使用半導(dǎo)體區(qū)32制造,從而界定CMOS半導(dǎo)體結(jié)構(gòu)。晶體管96、 98使用 本領(lǐng)域普通技術(shù)人員所知的標(biāo)準(zhǔn)CMOS工藝制造。作為替代,半導(dǎo)體區(qū)44、 半導(dǎo)體區(qū)32、或兩者可以包含兩種類型的晶體管96、 98。在該制造階段被 暴露的頂表面22、 82用于制造晶體管96、 98。在代表性的實施例中,各n溝道晶體管96包括半導(dǎo)體區(qū)44中的n型擴 散區(qū),其代表在半導(dǎo)體區(qū)44中的溝道區(qū)105的對側(cè)側(cè)接的漏極區(qū)100和源 極區(qū)102;覆蓋溝道105的柵電極104;和頂表面82上的柵極介電質(zhì)106, 其將柵電極104與半導(dǎo)體區(qū)44的半導(dǎo)體材料電隔離。各p溝道晶體管98包 括半導(dǎo)體區(qū)32中的p型擴散區(qū),其代表在半導(dǎo)體區(qū)32中的溝道區(qū)115的對 側(cè)側(cè)接的漏極區(qū)108和源極區(qū)110;覆蓋溝道115的4冊電極112,和頂表面22上的柵極介電質(zhì)114,其將柵電極112與半導(dǎo)體區(qū)32的半導(dǎo)體材料電隔 離。其它的結(jié)構(gòu)(未示出),例如側(cè)壁隔離體和暈區(qū),可以包括在晶體管96、 98的結(jié)構(gòu)中。晶體管96、 98可以具有其它類型的器件配置。構(gòu)成柵電極104、 112的導(dǎo)體可以是例如多晶硅、硅化物、金屬、或其 它通過CVD等工藝而沉積的任何恰當(dāng)?shù)牟牧?。漏極和源極區(qū)100、 102以及 漏極區(qū)和源極區(qū)108、 110可以在各半導(dǎo)體區(qū)32、 44中通過離子注入合適的 具有恰當(dāng)?shù)膶?dǎo)電類型的摻雜劑而形成。柵極介電質(zhì)106、 114可以包括任何 合適的介電或絕緣材料,例如二氧化硅、氧氮化硅、高k介電質(zhì)、或這些材 料的組合。構(gòu)成介電質(zhì)106、 114的介電材料可以具有約lnm至約10nm的 厚度,并且可以通過各半導(dǎo)體區(qū)32、 44的半導(dǎo)體材料與反應(yīng)劑的熱反應(yīng)、 CVD工藝、PVD 4支術(shù)或其iEL合而形成。當(dāng)大于特征閾值電壓的電壓施加至柵電極104時,各n溝道晶體管96 工作。超過鬮值電壓的施加的電壓產(chǎn)生跨過柵電極104下面的溝道105的電 場,足以在漏極和源極區(qū)100、 102之間的構(gòu)成的半導(dǎo)體材料中形成導(dǎo)電路 徑,允許電流在其間流動。相似地,當(dāng)足夠大于特征閾值電壓的電壓施加至 柵電極112時,各p型晶體管98工作。超過閾值電壓的施加的電壓產(chǎn)生跨 過柵電極112下面的溝道105的電場,足以在漏極和源極區(qū)108、 110之間 的構(gòu)成的半導(dǎo)體材料中形成導(dǎo)電路徑,允許電流在其間流動。各接觸80、 81與正電源電壓(Vdd)電耦合,作為n溝道晶體管96的 漏極區(qū)100。導(dǎo)電區(qū)76、 77和掩埋導(dǎo)電區(qū)38因而以相對高的電壓被偏置。 沿高能離子化粒子的軌跡穿過n溝道晶體管96從電子-空穴對產(chǎn)生的電子 被掩埋導(dǎo)電區(qū)38收集并且隨后無害地轉(zhuǎn)向通過導(dǎo)電區(qū)76、 77進入接觸80、 81。進入漏極區(qū)100的初始電子尖峰也由于掩埋導(dǎo)電區(qū)38的存在而大為減 小。此外,在掩埋導(dǎo)電區(qū)38下面的體區(qū)16中產(chǎn)生的空穴被掩埋導(dǎo)電區(qū)38 的空穴勢能屏障所阻擋。各掩埋導(dǎo)電區(qū)38上方的掩埋摻雜區(qū)42代表對于逃 逸收集的任何電子的勢壘并且阻止上述電子向n溝道晶體管96的漏極和源 極區(qū)100、 102傳輸。在本發(fā)明的替代實施例中,接觸80、 81的靜態(tài)偏壓可以用可以導(dǎo)致SEU 或SEL的迫近的或進行中的SEE事件的前一知識而切換。作為芯片上輻射 探測器工作的器件結(jié)構(gòu)可以用于獲得SEE事件知識,例如在公有的申請No. 11/380,736中所描述的器件結(jié)構(gòu),其整體以引用的方式結(jié)合于此。使用這樣的探測器的輸出,根據(jù)SEE事件的知識,接觸80、 81的偏壓可以被切換為 開和關(guān)。當(dāng)預(yù)報SEE事件時,僅通過對于接觸80、 81將功率切換為開,就 可以使得SEL結(jié)構(gòu)以其最低的功率工作。在本發(fā)明的替代的實施例中,相似于掩埋導(dǎo)電區(qū)38 (圖12)的毯式導(dǎo) 電區(qū)形成于半導(dǎo)體結(jié)構(gòu)中,所述半導(dǎo)體結(jié)構(gòu)在整個襯底10延伸,其深度大 致等于掩埋絕緣層14的底部。參考圖13,其中相似的參考標(biāo)號指稱在圖1和在后續(xù)的制造階段中相似 的特征,在半導(dǎo)體層12的頂表面22上形成犧牲屏蔽層117。屏蔽層117可 以包括通過濕法或干法氧化工藝或通過例如CVD的常規(guī)沉積工藝形成至約 5納米至約10納米厚度的Si02薄膜。屏蔽層117在后續(xù)的離子注入步驟期 間用于減小體區(qū)16的單晶半導(dǎo)體材料的離子隧道效應(yīng)。參考圖14,其中相似的參考標(biāo)號指稱在圖13和在后續(xù)的制造階段中相 似的特征,在體區(qū)16的半導(dǎo)體材料中在接近于掩埋絕緣層14和體區(qū)16之 間的界面58的深度界定掩埋導(dǎo)電區(qū)116。根據(jù)半導(dǎo)體層12和掩埋絕緣層14 的單獨的厚度,掩埋導(dǎo)電區(qū)116可以設(shè)置在頂表面22的約50納米至約300 納米的深度下面。掩埋導(dǎo)電區(qū)116可以通過用由包含恰當(dāng)?shù)膎型或p型摻雜劑物質(zhì)的工作 氣體形成的離子119的毯式注入來撞擊半導(dǎo)體層12的頂表面22而形成。離 子119貫穿屏蔽層117、半導(dǎo)體層12、和掩埋絕緣層14并且隨后進入下面 的體區(qū)16的半導(dǎo)體材料,在此離子119停止。掩埋導(dǎo)電區(qū)116具有與體區(qū) 16的導(dǎo)電類型相反的導(dǎo)電類型。例如,如'果體區(qū)16摻雜以p型雜質(zhì),則離 子119可以包括n型雜質(zhì)(例如砷或磷),其以選擇以便在體區(qū)16中提供恰 當(dāng)?shù)念A(yù)期范圍的動能和有效地在掩埋導(dǎo)電區(qū)116中提供約1 x 10'8cn^至約1 x 102()(^-3的峰值濃度的劑量注入。參考圖15,其中相似的參考標(biāo)號指稱在圖14和在后續(xù)的制造階段中相 似的特征,屏蔽層117 (圖13)通過對于半導(dǎo)體層12的材料的選"^性的蝕 刻工藝而被去除。選擇性地,屏蔽層117可以保留在頂表面22上,直至在 后續(xù)的工藝步驟中被去除。工藝?yán)^續(xù),基本如參考圖2上述。為此,由第一和第二襯墊層118、 120組成的襯墊疊層在構(gòu)造上與襯墊 層18、 20 (圖2)基本相同并且通過基本相同的工藝制造,且形成于半導(dǎo)體 層12的頂表面22上。開口通過使用襯墊層118、 120中賦予的圖案的常規(guī)光刻和蝕刻工藝而形成,示出了其代表性的開口 124。開口 124在構(gòu)造上與 開口24基本相同(圖2)并且通過基本相同的工藝步驟而形成。各開口 124界定了延伸穿過半導(dǎo)體層12和掩埋絕緣層14的厚度并且暴 露對應(yīng)的體區(qū)16的表面區(qū)的窗口。與開口 24相似,各開口 124包括延伸穿 過半導(dǎo)體層12和掩埋絕緣層14至底表面或底部130的相對的側(cè)壁126、 128, 底表面或底部130與體區(qū)16同延或相交。在常規(guī)光刻和蝕刻工藝結(jié)束時, 半導(dǎo)體層12包括具有第一半導(dǎo)體層12的第一晶向(j,k,l)的半導(dǎo)體材料的多個 半導(dǎo)體區(qū)132 (圖1)。相鄰的半導(dǎo)體區(qū)通過開口 124之一而被分離。介電隔離體134、 136形成于各個開口 124的對應(yīng)的側(cè)壁126、 128上, 并且從襯墊層120的頂表面延伸至底部130。介電隔離體134、 136在構(gòu)造上 與介電隔離體34、 36 (圖2)基本相同并且通過基本相同的工藝形成。參考圖16,其中相似的參考標(biāo)號指稱在圖15和在后續(xù)的制造階段中相 似的特征,工藝?yán)^續(xù),基本如參考圖4上述。各個開口 124被填充以外延半 導(dǎo)體材料的掩埋摻雜層142和外延半導(dǎo)體材料的掩埋摻雜層144。掩埋的摻 雜層142和半導(dǎo)體層144在構(gòu)造上分別與掩埋摻雜區(qū)42和半導(dǎo)體層44基本 相同(圖4),并且通過基本相同的工藝步驟形成。區(qū)132、 144的晶向(j,k,l)、 (j,,k,,r)可以相同或者不同,如在此參考區(qū)32、 44所述。在替代的實施例中,至少一隔離體134、 136由導(dǎo)電材料制造,例如摻 雜的多晶硅、鎢、或硅化鎢(WSi),而不是絕緣體。在該在該替代的配置中, 半導(dǎo)體區(qū)144可以被用作半導(dǎo)體區(qū)132和體區(qū)16的公共連接。隔離體134 和/或隔離體136、導(dǎo)電區(qū)138、掩埋摻雜區(qū)142、和半導(dǎo)體區(qū)144可以根據(jù) 希望的互連極性被摻雜以相同的導(dǎo)電類型(即,或者是p型或者是n型)。 隔離體134、 136提供了導(dǎo)電過渡層,其提供了半導(dǎo)體區(qū)132和半導(dǎo)體區(qū)144 的兩個晶向之間的電連接。該導(dǎo)電過渡層允許兩個不同的取向相互連接而不 引起兩個區(qū)132、 144之間的結(jié)構(gòu)缺陷。在另一替代的實施例中,可以調(diào)整半導(dǎo)體層144、掩埋摻雜區(qū)142、和 掩埋導(dǎo)電區(qū)138的摻雜,使得掩埋摻雜區(qū)142具有與掩埋導(dǎo)電區(qū)138和半導(dǎo) 體區(qū)144相反的導(dǎo)電類型。例如,掩埋摻雜區(qū)142可以被摻雜以p型雜質(zhì)從 而賦予p型導(dǎo)電性,而體器件區(qū)144和掩埋導(dǎo)電區(qū)138可以被摻雜以n型雜 質(zhì)從而界定與體區(qū)16電耦合的垂直n-p-n雙極晶體管。參考圖17,其中相似的參考標(biāo)號指稱在圖16和在后續(xù)的制造階段中相似的特征,襯墊層146沉積在襯墊層120和半導(dǎo)體區(qū)144上。襯墊層146在 構(gòu)造上與襯墊層46 (圖5)基本相同并且通過基本相同的工藝形成。選擇性 的薄襯墊層(未顯示)可以沉積于襯墊層120和146之間,如上參考圖5所 描述。如上參考圖6和7所描述的,工藝?yán)^續(xù),以便形成淺隔離溝槽148、 150 和淺隔離溝槽148、 150中的淺溝槽隔離區(qū)162、 164。淺隔離溝槽148、 150 和淺溝槽隔離區(qū)162、 164在構(gòu)造上與淺隔離溝槽48、 50 (圖6)和淺溝槽 隔離區(qū)62、 64(圖7)基本相同,并且通過基本相同的工藝形成。淺溝槽隔 離區(qū)162、 164工作從而電隔離相鄰的半導(dǎo)體區(qū)132、 144。淺隔離溝槽148、 150布置在掩埋摻雜層142和半導(dǎo)體層144的對側(cè)上。 淺隔離溝槽148包括延伸進入體區(qū)16至底部156的相對的空間分離的側(cè)壁 152、 154。淺隔離溝槽150包括延伸進入體區(qū)16至底部155的相對的空間 分離的側(cè)壁,在圖17中僅側(cè)壁153可見。底部155、 156位于相對于頂表面 22的一深度,其在掩埋絕緣層14和體區(qū)16之間的同延界面58的深度下面。 底部155、 156還位于一深度,該深度大于掩埋導(dǎo)電區(qū)116和掩埋摻雜層142 之間的同延結(jié)或界面160的深度。界面160定位大致于開口 124的底部130 的前述的深度(圖15)。在一實施例中,底部155、 156位于體區(qū)16中的一 深度,該深度比界面58深約10納米至約50納米。參考圖18,其中相似的參考標(biāo)號指稱在圖17和在后續(xù)的制造階段中相 似的特征,抗蝕劑層165被施加至襯墊層146和淺溝槽隔離區(qū)162、 164,并 且隨后使用常規(guī)光刻工藝構(gòu)圖從而界定通孔開口 ,通孔開口 166是代表性的。 使用各向異性蝕刻工藝以便在被構(gòu)圖的抗蝕劑層165中,在通孔開口 166的 位置的各個淺溝槽隔離區(qū)162、 164中蝕刻通孔168。各向異性干法蝕刻工藝 可以在單個蝕刻步驟或多個蝕刻步驟中以不同的化學(xué)進行。通孔168包括側(cè) 壁170、 172,側(cè)壁170、 172完全延伸穿過淺溝槽14至接近于底部156 (圖 17)的前述深度的底部174。體區(qū)16,更具體地,掩埋導(dǎo)電區(qū)116的表面區(qū) 域通過各通孔68的底部174而被暴露。通孔168相鄰于掩埋摻雜層142和 半導(dǎo)體層144。構(gòu)圖的抗蝕劑層165可以包括在已被改進以便結(jié)合通孔開口 166的襯底 IO上的集成電路的制造中所使用的標(biāo)準(zhǔn)構(gòu)圖的抗蝕劑層。結(jié)果,形成通孔開 口 166的工藝步驟可以無縫地結(jié)合入標(biāo)準(zhǔn)的CMOS制造工藝。參考圖19,其中相似的參考標(biāo)號指稱在圖18和在后續(xù)的制造階段中相 似的特征,抗蝕劑層165 (圖18)被剝離,例如通過等離子體灰化或用化學(xué) 剝離劑。柱或接觸180形成于每個通孔168中。接觸180在結(jié)構(gòu)上與接觸80 (圖10-12)基本相同,并且通過基本相同的工藝制造。各接觸180與掩埋 導(dǎo)電區(qū)116電耦合,但是通過淺溝槽隔離區(qū)162的居間部分與半導(dǎo)體區(qū)132、 144電隔離。本發(fā)明考慮在淺溝槽隔離區(qū)164中可以形成相似于通孔168和 接觸180的附加通孔和接觸(未示出)。參考圖20,其中相似的參考標(biāo)號指稱在圖19和在后續(xù)的制造階段中相 似的特征,去除襯墊層18、 20、 146 (圖19)從而暴露各半導(dǎo)體區(qū)132的頂 表面22和各半導(dǎo)體區(qū)144的頂表面182。頂表面22、 182大致與縮短的淺溝 槽隔離區(qū)162、 164的頂表面184和縮短的接觸180的頂表面186共面。去 除和共平坦化可以通過例如常^見CMP工藝完成。各半導(dǎo)體區(qū)132通過下面 的掩埋絕緣層14的剩余部分與體區(qū)16電隔離并且與從頂表面22延伸至掩 埋絕緣層14的淺溝槽隔離區(qū)162、 164側(cè)接。各半導(dǎo)體區(qū)144與體區(qū)16物 理耦合。各半導(dǎo)體區(qū)132具有由半導(dǎo)體層12的晶向(j,k,l)所確定的晶向。各半導(dǎo) 體區(qū)144具有由體區(qū)16的晶向(j,,k,,l,)所確定的晶向。各半導(dǎo)體區(qū)132可以 具有選自單晶硅所通用的(100)、 (110)、 (111)晶向的晶向。各半導(dǎo)體區(qū) 144可以具有與半導(dǎo)體區(qū)132的晶向(j,k,k)不同并且選自單晶硅所通用的 (100)、 (110)、 (111)晶向的晶向(j,,k,,l,)。作為替代,半導(dǎo)體區(qū)132、 144 的晶向(j,k,l), (i,,k,,r)可以相同。如以上參考圖12所述,使用半導(dǎo)體區(qū)132、 144制造器件。在代表性的 實施例中,盡管本發(fā)明并不局限于此,包括代表性的n溝道晶體管96的n 溝道晶體管使用半導(dǎo)體區(qū)144制造,而包括代表性的p溝道晶體管98的p 溝道晶體管使用半導(dǎo)體區(qū)132制造,從而界定CMOS半導(dǎo)體結(jié)構(gòu)。晶體管 96、 98使用本領(lǐng)域普通技術(shù)人員所知的標(biāo)準(zhǔn)CMOS工藝制造,如以上參考 圖12所述。各接觸180和n溝道晶體管96的漏極區(qū)100與正供電電壓(Vdd)電耦 合。掩埋導(dǎo)電區(qū)116因而以相對高的電壓,即Vdd偏置。沿高能離子化粒子 的軌跡穿過n溝道晶體管96從電子-空穴對產(chǎn)生的電子被掩埋導(dǎo)電區(qū)116 收集并且隨后無害地轉(zhuǎn)向^^觸180。在本發(fā)明的替代實施例中,接觸180的靜態(tài)偏壓可以用可以導(dǎo)致SEU 或SEL的迫近的或進行中的SEE事件的前一知識而切換。使用作為芯片上 輻射探測器以獲得SEE事件知識工作的器件結(jié)構(gòu)比如探測器的輸出,根據(jù) SEE事件的知識,接觸180的偏壓可以被切換為開和關(guān)。當(dāng)預(yù)報SEE事件 時,僅通過對于接觸80、 81將功率切換為開,就可以使得SEL結(jié)構(gòu)以其最 低的功率工作。通過掩埋導(dǎo)電區(qū)116的存在,進入漏極區(qū)100的初始電子尖峰也大為減 小。此外,在掩埋導(dǎo)電區(qū)116下面的體區(qū)16中產(chǎn)生的空穴被掩埋導(dǎo)電區(qū)116 的空穴勢能勢壘所阻擋。各掩埋導(dǎo)電區(qū)116上方的掩埋摻雜層142代表對于 逃逸收集的任何電子的勢壘并且阻止上述電子向n溝道晶體管96的漏極和 源極區(qū)100、 102傳專命。掩埋導(dǎo)電區(qū)116還在掩埋絕緣層14和半導(dǎo)體區(qū)132下面延伸,掩埋導(dǎo) 電區(qū)116工作以便抑制使用各半導(dǎo)體區(qū)132制造的p溝道晶體管98中的背 側(cè)寄生泄漏。在結(jié)合圖1 - 12所述的本發(fā)明的實施例中,導(dǎo)電區(qū)76和掩埋 導(dǎo)電區(qū)38界定在不在半導(dǎo)體區(qū)32的下面延伸的體區(qū)16的半導(dǎo)體材料中的 不連續(xù)的導(dǎo)電層。在此例如"垂直"、"水平,,等的術(shù)語的指稱是示例性而非限制性的,以 便建立基準(zhǔn)框架。在此所使用的"水平"被界定為平行于半導(dǎo)體晶片或襯底 的常規(guī)平面的平面,而無論其實際的三維空間取向如何。術(shù)語"垂直,'指稱 垂直于方才所界定的水平的方向。術(shù)語,例如"上"、"上方"、"下方"、"側(cè)"(如"側(cè)壁,,中)、"高于"、"低于"、"上面"、"下面"、和"下,'對于該水 平面而界定。應(yīng)當(dāng)理解可以使用各種其它的基準(zhǔn)框架以描述本發(fā)明而不偏離 本發(fā)明的精神和范圍。在兩層的上下文中所使用的術(shù)語"上"意指所述層之 間至少有一些接觸。術(shù)語"上方"指兩層非常接近,但是可以具有一或多個 附加的居間層,使得接觸是可能而非必須的。如同在此所使用的,"上"或"上方"都不暗指任何方向性。在此半導(dǎo)體結(jié)構(gòu)的制造通過制造階段和步驟的具體順序進行了描述。但 是,應(yīng)當(dāng)理解該順序可以與所描述的不同。例如,兩個或多個制造步驟的順 序可以相對于示出的順序轉(zhuǎn)換。此外,兩個或多個制造步驟可以同時進行或 者部分同時進行。另夕卜,各制造步驟可以被省略并且可以添加其它制造步驟。 應(yīng)當(dāng)理解所有這樣的變更在本發(fā)明的范圍之內(nèi)。還應(yīng)當(dāng)理解在附圖中本發(fā)明的特征無一定按比例示出。盡管本發(fā)明通過對于各種實施例的描述被示出并且盡管對于這些實施 例進行了相當(dāng)詳細的描述,但是申請人的意圖不是限制或者以任何方式限制 所附權(quán)利要求至這樣的細節(jié)。對于本領(lǐng)域的技術(shù)人員容易呈現(xiàn)另外的優(yōu)點和 改進。因而,本發(fā)明在更廣的方面不局限于具體的細節(jié)、代表性的設(shè)備和方 法、和示出和描述的示意性實例。因而,可以進行與這樣的細節(jié)的偏離而不 偏離申請人的總體發(fā)明構(gòu)思的精神和范圍。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu),包括襯底,包括第一半導(dǎo)體區(qū)、與所述第一半導(dǎo)體區(qū)并置的第二半導(dǎo)體區(qū)、和在所述第一和第二半導(dǎo)體區(qū)下面的第三半導(dǎo)體區(qū),所述第三半導(dǎo)體區(qū)具有第一導(dǎo)電類型;所述第二和第三半導(dǎo)體區(qū)之間的絕緣層;和在所述襯底中在所述第一半導(dǎo)體區(qū)和所述第三半導(dǎo)體區(qū)之間的位置的第一導(dǎo)電區(qū),所述第一導(dǎo)電區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型。
2. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu),其中所述第一半導(dǎo)體區(qū)具有所述第 一導(dǎo)電類型。
3. 根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu),還包括所述第一半導(dǎo)體區(qū)和所述第一導(dǎo)電區(qū)之間的所述第一導(dǎo)電類型的第二 導(dǎo)電區(qū),所述第二導(dǎo)電區(qū)用比所述第 一半導(dǎo)體區(qū)高的摻雜濃度摻雜。
4. 根據(jù)權(quán)利要求3的半導(dǎo)體結(jié)構(gòu),還包括所述第一導(dǎo)電區(qū)和所述第一半導(dǎo)體區(qū)之間的所述第一導(dǎo)電類型的第三 導(dǎo)電區(qū),所述第三導(dǎo)電區(qū)用比所述第一導(dǎo)電區(qū)低的摻雜濃度摻雜。
5. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu),其中所述第一和第二半導(dǎo)體區(qū)具有 不同的結(jié)晶晶向。
6. 根據(jù)權(quán)利要求5的半導(dǎo)體結(jié)構(gòu),其中所述不同晶向選自由(100)晶 向、(110)晶向、和(111 )晶向組成的組。
7. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu),其中所述第一半導(dǎo)體區(qū)具有所述第 一導(dǎo)電類型,并且所述第二半導(dǎo)體區(qū)具有所述第二導(dǎo)電類型。
8. 根據(jù)權(quán)利要求7的半導(dǎo)體結(jié)構(gòu),還包括在所述第一半導(dǎo)體區(qū)中具有第二導(dǎo)電類型的源極和漏極區(qū)的第一場效 應(yīng)晶體管;和在所述第二半導(dǎo)體區(qū)中具有第一導(dǎo)電類型的源極和漏極區(qū)的第二場效 應(yīng)晶體管。
9. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu),其中所述第一和第二半導(dǎo)體區(qū)界定 頂表面,所述絕緣層在所述第一和第三半導(dǎo)體區(qū)之間,并且所述第一導(dǎo)電區(qū)在所述第二和第三半導(dǎo)體區(qū)之間。
10. 根據(jù)權(quán)利要求9的半導(dǎo)體結(jié)構(gòu),還包括包括介電材料并且在所述第一和第二半導(dǎo)體區(qū)之間的淺溝槽隔離區(qū),所 述淺溝槽隔離區(qū)從所述頂表面延伸以便與所述絕緣層相交并且與所述第一 導(dǎo)電區(qū)相交。
11. 根據(jù)權(quán)利要求IO的半導(dǎo)體結(jié)構(gòu),還包括從所述頂表面穿過所述淺溝槽隔離區(qū)延伸至所述第一導(dǎo)電區(qū)的通孔;和 在所述通孔中建立與所述第一導(dǎo)電區(qū)的電接觸的導(dǎo)電柱。
12. 根據(jù)權(quán)利要求11的半導(dǎo)體結(jié)構(gòu),還包括在所述體襯底中與所述第一導(dǎo)電區(qū)相鄰并且與所述導(dǎo)電柱對準(zhǔn)的第二 導(dǎo)電區(qū),所述第二導(dǎo)電區(qū)將所述第一導(dǎo)電區(qū)與所述導(dǎo)電柱電耦合。
13. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu),還包括所述第一和第二半導(dǎo)體區(qū)之間以及所述絕緣層和所述第一導(dǎo)電層之間 的導(dǎo)電隔離體,所述導(dǎo)電隔離體電耦合所述第 一和第二半導(dǎo)體區(qū)。
14. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu),其中所述第一導(dǎo)電區(qū)是連續(xù)的并且 在所述絕緣層和所述第一和第二半導(dǎo)體區(qū)的下面延伸。
15. —種使用絕緣體上半導(dǎo)體襯底的半導(dǎo)體結(jié)構(gòu)的制造方法,所述襯底 具有半導(dǎo)體層、所述半導(dǎo)體層下面的第一導(dǎo)電類型的體半導(dǎo)體區(qū)、和所述半 導(dǎo)體層和體半導(dǎo)體區(qū)之間的絕緣層,所述方法包括層和絕緣層至與體半導(dǎo)體區(qū)相交的底部的側(cè)壁;形成與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的導(dǎo)電區(qū),并且該導(dǎo)電區(qū) 布置在接近所述開口的底部的體半導(dǎo)體區(qū)中;并且用從所述開口的底部向頂表面外延生長的半導(dǎo)體材料填充所述開口。
16. 根據(jù)權(quán)利要求15的方法,其中形成所述導(dǎo)電區(qū)還包括 在形成開口之前,將能夠提供第二導(dǎo)電類型的摻雜劑的離子注入穿過所述半導(dǎo)體層和絕緣層并且進入體半導(dǎo)體區(qū)。
17. 根據(jù)權(quán)利要求15的方法,其中形成所述導(dǎo)電區(qū)還包括 用注入掩模覆蓋相鄰于所述開口的半導(dǎo)體層的區(qū);并且 將能夠提供第二導(dǎo)電類型的摻雜劑離子注入所述開口的底部下面的體半導(dǎo)體區(qū)。
18. 根據(jù)權(quán)利要求15的方法,其中填充所述開口還包括用第 一導(dǎo)電類型以第 一摻雜濃度摻雜的半導(dǎo)體材料部分填充接近于所 述底部的開口;并且用所述第 一導(dǎo)電類型以比第 一摻雜濃度低的第二摻雜濃度摻雜的半導(dǎo) 體材料填充所述開口內(nèi)部的剩下的開口空間至頂表面。
19. 根據(jù)權(quán)利要求18的方法,還包括用第 一導(dǎo)電類型以比第 一摻雜濃度低的第三摻雜濃度摻雜的半導(dǎo)體材 料部分填充所述底部和以第 一摻雜濃度摻雜的半導(dǎo)體材料之間的開口 。
20. 根據(jù)權(quán)利要求15的方法,其中填充所述開口還包括用摻雜以第二導(dǎo)電類型的半導(dǎo)體材料部分填充接近于所述底部的開口 ;并且用摻雜以第 一導(dǎo)電類型的半導(dǎo)體材料填充所述開口內(nèi)部剩余的開口空 間至頂表面,從而界定垂直晶體管。
21. 根據(jù)權(quán)利要求15的方法,還包括形成相鄰于所述被填充的開口并且從所述頂表面延伸進入體半導(dǎo)體區(qū) 的介電材料的淺溝槽隔離區(qū),以便與導(dǎo)電區(qū)相交。
22. 根據(jù)權(quán)利要求21的方法,還包括形成從所述頂表面延伸穿過淺溝槽隔離區(qū)的通孔,以便與所述導(dǎo)電區(qū)相 交;并且用建立與所述導(dǎo)電區(qū)的電接觸的導(dǎo)電柱填充所述通孔。
23. 根據(jù)權(quán)利要求22的方法,還包括在從所述頂表面延伸的淺溝槽隔離區(qū)中形成通孔,以便與所述導(dǎo)電區(qū)相交;用具有所述第二導(dǎo)電類型的摻雜劑摻雜被所述通孔所暴露的體半導(dǎo)體 區(qū),以便界定所述襯底中的另一導(dǎo)電區(qū),所述另一導(dǎo)電區(qū)與所述被填充的溝槽和體半導(dǎo)體區(qū)之間的襯底中的導(dǎo)電區(qū)重疊;并且用導(dǎo)電材料填充所述通孔,從而形成接觸所述導(dǎo)電區(qū)的柱。
24. 根據(jù)權(quán)利要求23的方法,其中摻雜所述體半導(dǎo)體區(qū)還包括 將具有所述第二導(dǎo)電類型的摻雜劑離子注入至被所述通孔所暴露的體半導(dǎo)體區(qū)的表面區(qū)內(nèi)。
25. 根據(jù)權(quán)利要求15的方法,其中填充所述開口的半導(dǎo)體材料和體襯底具有與所述半導(dǎo)體層不同的晶向,并且還包括在用所述半導(dǎo)體材料填充所述開口之前,在所述開口的側(cè)壁上形成介電 隔離體,當(dāng)形成所述淺溝槽隔離區(qū)時所述介電隔離體被去除。
26. 根據(jù)權(quán)利要求15的方法,還包括在用所述半導(dǎo)體材料填充所述開口之前,在所述開口的側(cè)壁上形成導(dǎo)電 隔離體。
27. 根據(jù)權(quán)利要求15的方法,其中填充所述開口的半導(dǎo)體材料具有第 一導(dǎo)電類型,并且還包括在填充所述開口的半導(dǎo)體材料中形成具有所述第二導(dǎo)電類型的源極和 漏極區(qū)的第 一場效應(yīng)晶體管。
28. 根據(jù)權(quán)利要求27的方法,其中所述半導(dǎo)體層具有所述第二導(dǎo)電類 型,并且還包括在所述半導(dǎo)體層中形成具有所述第一導(dǎo)電類型的源極和漏極區(qū)的第二 場效應(yīng)晶體管。
全文摘要
本發(fā)明公開了一種在混合襯底上形成的抗閉鎖的半導(dǎo)體結(jié)構(gòu)以及這樣的抗閉鎖半導(dǎo)體結(jié)構(gòu)的形成方法。所述混合襯底的特征是形成于體半導(dǎo)體區(qū)上的第一和第二半導(dǎo)體區(qū)。所述第二半導(dǎo)體區(qū)通過絕緣層與所述體半導(dǎo)體區(qū)分離。所述第一半導(dǎo)體區(qū)通過與所述體半導(dǎo)體區(qū)的導(dǎo)電類型相反的導(dǎo)電區(qū)與體半導(dǎo)體區(qū)分離。所述掩埋導(dǎo)電區(qū)由此減小了使用所述第一半導(dǎo)體區(qū)制造的器件對于閉鎖的敏感性。
文檔編號H01L27/12GK101257029SQ20081007408
公開日2008年9月3日 申請日期2008年2月21日 優(yōu)先權(quán)日2007年2月28日
發(fā)明者威廉·R·湯蒂, 杰克·A·曼德爾曼 申請人:國際商業(yè)機器公司