專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，尤其涉及具備FUSI(fullysilicided)柵電極的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在持續(xù)微細(xì)化的CMOS器件的研究開發(fā)中，積極展開以防止柵電極的耗盡化為目的而采用金屬電極的研究。其中，尤其是提出了一種完全地硅化物化多晶硅電極的硅化物電極即FUSI(fully silicided)柵電極。
另一方面，將較高電阻的多晶硅作為電阻體使用時，提出了一種在現(xiàn)有的自對準(zhǔn)硅化物(salicide)工藝中，實(shí)現(xiàn)連接多晶硅電阻體和低電阻的多晶硅—金屬硅化物(polycide)的狀態(tài)的工藝。
圖13(a)～(c)是表示專利文獻(xiàn)1所記載的現(xiàn)有的自對準(zhǔn)硅化物工藝的多晶硅電阻體的制造方法的截面圖。在現(xiàn)有的自對準(zhǔn)硅化物工藝中，例如，如圖13(a)所示，在硅基板101上的絕緣膜102上形成多晶硅103之后，作為雜質(zhì)104例如注入磷(P)。然后，如圖13(b)所示，在多晶硅103上形成絕緣膜105之后，以該絕緣膜105為掩模，再注入雜質(zhì)104，從而形成被高濃度地注入了的多晶硅低電阻部103A。接著，如圖13(c)所示，通過所謂的自對準(zhǔn)硅化物工藝形成硅化物106，由此形成由多晶硅低電阻部103A和硅化物106的兩層構(gòu)造構(gòu)成的多晶硅—金屬硅化物布線、和多晶硅電阻體。
但是，在形成FUSI電極的工藝流程中，分別進(jìn)行擴(kuò)散層的硅化物化工序、和多晶硅柵電極的硅化物化工序，難以簡便地形成具備FUSI電極和多晶硅電阻體的半導(dǎo)體裝置。
專利文獻(xiàn)1特開平5-55215號公報

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種具備FUSI電極和多晶硅電阻體且能夠簡便地制造的半導(dǎo)體裝置及其制造方法。
本發(fā)明的第一半導(dǎo)體裝置，具備半導(dǎo)體基板；第一金屬絕緣體半導(dǎo)體晶體管，其具有第一柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第一柵電極，其設(shè)置在所述第一柵絕緣膜之上，由金屬硅化物構(gòu)成；和第一雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第一柵電極的兩側(cè)下方的區(qū)域；和電阻元件，其具有電阻體，該電阻體形成于在所述半導(dǎo)體基板設(shè)置的元件分離區(qū)域之上，由多晶硅構(gòu)成，在所述電阻元件的接觸形成區(qū)域，至少在上部形成有第一硅化物層。
通過該構(gòu)成，可防止第一柵電極中的第一柵絕緣膜附近的耗盡化，并且能夠降低電阻元件與栓塞之間的接觸電阻。而且，由于能夠通過一部分通用的工序制作具有所謂的FUSI電極的金屬絕緣體半導(dǎo)體晶體管和多晶硅電阻體，因此可簡便地制造半導(dǎo)體裝置。
而且，通過上述的構(gòu)成，經(jīng)過通用的工序，還能夠形成具有未被硅化物化的柵電極的金屬絕緣體半導(dǎo)體晶體管。
并且，在電阻元件的接觸形成區(qū)域深度方向的整體由所述第一硅化物層構(gòu)成的情況下，能夠與第一柵電極同時將接觸形成區(qū)域硅化物化。由此，可防止硅化物層侵入到應(yīng)該為電阻體的部分等，從而可控制性良好地制作電阻體。
第一硅化物層的厚度也可比電阻體的厚度更大。
本發(fā)明的第二半導(dǎo)體裝置，具備半導(dǎo)體基板；在所述半導(dǎo)體基板設(shè)置的元件分離區(qū)域；第一金屬絕緣體半導(dǎo)體晶體管，其具有第一柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第一柵電極，其設(shè)置在所述第一柵絕緣膜上，由金屬硅化物構(gòu)成；和第一雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第一柵電極的兩側(cè)下方的區(qū)域；和第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第二柵電極，其設(shè)置在所述第二柵絕緣膜之上，在接觸形成區(qū)域的至少上部形成了硅化物層，由多晶硅構(gòu)成；和第二雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第二柵電極的兩側(cè)下方的區(qū)域。
本發(fā)明的第一半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置具備具有由金屬硅化物構(gòu)成的第一柵電極的第一金屬絕緣體半導(dǎo)體晶體管；和具有由多晶硅構(gòu)成的電阻體的電阻元件，該制造方法具備工序(a)，在半導(dǎo)體基板形成元件分離區(qū)域；工序(b)，在所述工序(a)之后，在所述半導(dǎo)體基板上形成第一柵絕緣膜；工序(c)，在所述工序(b)之后，在所述半導(dǎo)體基板之上形成多晶硅層；工序(d)，對所述多晶硅層進(jìn)行圖案形成，在所述第一柵絕緣膜之上形成第一柵電極用多晶硅層，并且在所述元件分離區(qū)域之上形成所述電阻元件用多晶硅層；工序(e)，在所述半導(dǎo)體基板中的位于所述第一柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第一雜質(zhì)擴(kuò)散區(qū)域；工序(f)，在所述工序(e)之后，將所述電阻元件用多晶硅層中的所述電阻元件的接觸形成區(qū)域的至少上部硅化物化，形成第一硅化物層；和工序(g)，在所述工序(e)之后，將所述第一柵電極用多晶硅層整體硅化物化，形成所述第一柵電極。
本發(fā)明的第二半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置具備第一金屬絕緣體半導(dǎo)體晶體管，其具有由金屬硅化物構(gòu)成的第一柵電極；和第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵電極，該第二柵電極在接觸形成區(qū)域的至少上部形成了第一硅化物層，由多晶硅構(gòu)成，該制造方法具備工序(a)，在半導(dǎo)體基板形成元件分離區(qū)域；
工序(b)，在所述工序(a)之后，在所述半導(dǎo)體基板上形成第一柵絕緣膜及第二柵絕緣膜；工序(c)，在所述工序(b)之后，在所述半導(dǎo)體基板上形成多晶硅層；工序(d)，對所述多晶硅層進(jìn)行圖案形成，在所述第一柵絕緣膜之上形成第一柵電極用多晶硅層，并且在所述第二柵絕緣膜上形成第二柵電極用多晶硅層；工序(e)，在所述半導(dǎo)體基板中的位于所述第一柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第一雜質(zhì)擴(kuò)散區(qū)域，并且在所述半導(dǎo)體基板中的位于所述第二柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第二雜質(zhì)擴(kuò)散區(qū)域；工序(f)，在所述工序(e)之后，將所述第二柵電極用多晶硅層中所述第二柵電極的接觸形成區(qū)域的至少上部硅化物化而形成所述第一硅化物層；和工序(g)，在所述工序(e)之后，將所述第一柵電極用多晶硅層的整體硅化物化而形成所述第一柵電極。
根據(jù)本發(fā)明的半導(dǎo)體裝置及其制造方法，可在同一基板上簡便地形成具有FUSI柵電極的金屬絕緣體半導(dǎo)體晶體管、具有多晶硅電阻體或多晶硅柵電極的金屬絕緣體半導(dǎo)體晶體管等。


圖1是表示本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖2(a)～(c)是表示第一實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖3(a)～(d)是表示第一實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖4(a)～(c)是表示第一實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖5是表示本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖6(a)～(d)是表示第二實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖
圖7(a)～(c)是表示第二實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖8(a)～(c)是表示本發(fā)明的第三實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖9(a)～(c)是表示第三實(shí)施方式的變形例的半導(dǎo)體裝置的制造方法的剖面圖；圖10是表示本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖11(a)是沿柵極長度方向切斷本發(fā)明的第五實(shí)施方式的半導(dǎo)體裝置的情況下的剖面圖，(b)是表示沿柵極寬度方向切斷半導(dǎo)體裝置的柵電極的情況下的剖面圖；圖12(a)是沿柵極長度方向切斷本發(fā)明的第六實(shí)施方式的半導(dǎo)體裝置的情況下的剖面圖，(b)是表示沿柵極寬度方向切斷半導(dǎo)體裝置的柵電極的情況下的剖面圖；圖13(a)～(c)是表示現(xiàn)有的自對準(zhǔn)硅化物工藝的多晶硅電阻體的制造方法的截面圖。
圖中1-半導(dǎo)體基板，2-元件分離用絕緣膜，3-絕緣膜，3a、3c-柵絕緣膜，3b-第一絕緣膜，4-多晶硅層，5、8-多晶硅電阻體，6a-柵電極上絕緣膜，6b-電阻上絕緣膜，6c-第三絕緣膜，7-多晶硅柵電極，9-擴(kuò)展區(qū)域，10a、10b、10c-側(cè)壁，11-雜質(zhì)擴(kuò)散區(qū)域，12-第一抗蝕層圖案，13-第-硅化物層，14、45-電阻用硅化物層，15-第二絕緣膜，16-第一層間絕緣膜，17-第二抗蝕層圖案，18-柵電極，19-第二層間絕緣膜，20-栓塞(plug)，21-布線，26-第二硅化物層，30-磷離子，41-第三層間絕緣膜，50、50a、50b-Ni膜，51-掩模，55-絕緣膜。
具體實(shí)施例方式
(第一實(shí)施方式)圖1是表示本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的剖面圖。如同圖所示，本實(shí)施方式的半導(dǎo)體裝置的特征在于具備所謂的FUSI電極18；和僅在與栓塞20的連接部分附近被硅化物化的多晶硅電阻體。
即，本實(shí)施方式的半導(dǎo)體裝置具備由硅等構(gòu)成的半導(dǎo)體基板1；元件分離用絕緣膜2，其包圍半導(dǎo)體基板1的活性區(qū)域并埋入于半導(dǎo)體基板1中；金屬絕緣體半導(dǎo)體(Metal-Insulator-Semiconductor)晶體管，其形成在半導(dǎo)體基板1的活性區(qū)域上；和電阻元件，其具有例如在元件分離用絕緣膜2上將第一絕緣膜3b夾持而設(shè)置的多晶硅電阻體5。該電阻元件構(gòu)成為包括由多晶硅電阻體5構(gòu)成的電阻區(qū)域；和在多晶硅電阻體5上設(shè)置有電阻用硅化物層14的接觸形成區(qū)域。另外，在多晶硅電阻體5下未必需要形成第一絕緣膜3b。
金屬絕緣體半導(dǎo)體晶體管具備柵絕緣膜3a，其在半導(dǎo)體基板1上設(shè)置并由high-k材料等構(gòu)成；柵電極18，其設(shè)置在柵絕緣膜3a上，例如由NiSi等Ni硅化物構(gòu)成；側(cè)壁10a，其設(shè)置在柵電極18的兩側(cè)面上并由SiO2等絕緣體構(gòu)成；擴(kuò)展區(qū)域9，其形成在半導(dǎo)體基板1中的柵電極18的兩側(cè)下方位于的區(qū)域，包含低濃度的n型雜質(zhì)；雜質(zhì)擴(kuò)散區(qū)域11，其設(shè)置在半導(dǎo)體基板1中的位于柵電極18及側(cè)壁10a的兩側(cè)下方的區(qū)域，成為包含比擴(kuò)展區(qū)域9更高濃度的n型雜質(zhì)的源極/漏極區(qū)域；和第一硅化物層13，其由設(shè)置在雜質(zhì)擴(kuò)散區(qū)域11上的Ni硅化物構(gòu)成。第一硅化物層13經(jīng)由鎢(W)等構(gòu)成的栓塞20與布線21連接。
而且，多晶硅電阻體5包含低濃度(例如，3×1020/cm3左右)的n型雜質(zhì)。在多晶硅電阻體5上除接觸形成區(qū)域以外設(shè)置由NSG(Non-DopedSilicate Glass)等構(gòu)成的電阻上絕緣膜6b，在未形成成為與栓塞20的接觸區(qū)域的電阻上絕緣膜6b的多晶硅電阻體5上，設(shè)置由Ni硅化物構(gòu)成的電阻用硅化物層14。多晶硅電阻體5中設(shè)置在電阻上絕緣膜6b下的部分的厚度約為100nm，電阻用硅化物層14的厚度為30nm左右。該電阻用硅化物層14和第一硅化物層13在制造工序中同時被硅化物化，具有大致相等的厚度。電阻用硅化物層14經(jīng)由栓塞20與布線21連接。另外，連接于第一硅化物層13的布線21和連接于電阻用硅化物層14的布線21出于方便由相同符號表示，但為不同的布線。而且，在多晶硅電阻體5的兩側(cè)面上設(shè)置有例如由與側(cè)壁10a同時形成的絕緣體構(gòu)成的側(cè)壁10b。
并且，在本實(shí)施方式的半導(dǎo)體裝置中，形成有第二絕緣膜15，其覆蓋金屬絕緣體半導(dǎo)體晶體管的第一硅化物層13及側(cè)壁10a、側(cè)壁10b、電阻上絕緣膜6b及電阻用硅化物層14，例如由氮化硅膜(Si3N4)構(gòu)成；第一層間絕緣膜16，其設(shè)置在第二絕緣膜15并由NSG等構(gòu)成；和第二層間絕緣膜19，其設(shè)置在第一層間絕緣膜16上并由NSG等構(gòu)成。栓塞20貫通第二絕緣膜15、第一層間絕緣膜16及第二層間絕緣膜19。在第二層間絕緣膜19及布線21上形成第三層間絕緣膜41。
在本實(shí)施方式的半導(dǎo)體裝置中，由于柵電極18整體被硅化物化，因此能夠防止柵電極18中與柵絕緣膜3a的界面附近的耗盡化。而且，由于雜質(zhì)擴(kuò)散區(qū)域11中的與栓塞20的接觸部分被硅化物化(第一硅化物層13)，因此可降低雜質(zhì)擴(kuò)散區(qū)域11中的接觸電阻。并且，多晶硅電阻體5中，由位于電阻上絕緣膜6b下的電阻用硅化物層14夾持的區(qū)域主要作為確定電阻值的電阻體而發(fā)揮作用，多晶硅電阻體5中的與栓塞20的接觸部分被硅化物化(電阻用硅化物層14)，因此可降低多晶硅電阻體5中的接觸電阻。而且，由于電阻用硅化物層14與第一硅化物層13同時形成，因此多晶硅電阻體5不會被過度地硅化物化，僅多晶硅電阻體5的一部分控制性良好地被硅化物化。
下面，對本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
圖2(a)～(c)、圖3(a)～(d)、圖4(a)～(c)是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖。
首先，如圖2(a)所示，在半導(dǎo)體基板1上形成的溝內(nèi)形成元件分離用絕緣膜2之后，對半導(dǎo)體基板1進(jìn)行用于阱的形成、溝道截?cái)唷系罁诫s等的離子注入。然后，在半導(dǎo)體基板1上依次形成由high-k材料等構(gòu)成的厚度約3nm的絕緣膜3及厚度100nm的多晶硅層4之后，對多晶硅層4進(jìn)行作為雜質(zhì)例如磷離子30的注入。通過該雜質(zhì)注入，確定多晶硅電阻體的電阻值。
然后，如圖2(b)所示，在整個多晶硅層4上堆積由NSG等構(gòu)成的絕緣膜之后，保留于應(yīng)該形成柵極區(qū)域及多晶硅電阻體的區(qū)域上設(shè)置的部分(柵電極上絕緣膜(保護(hù)膜)6a、電阻上絕緣膜(保護(hù)膜)6b)，除去絕緣膜。接著，以柵電極上絕緣膜6a及電阻上絕緣膜6b為掩模，蝕刻多晶硅層4及絕緣膜3，從而在被元件分離用絕緣膜2包圍的半導(dǎo)體基板1所構(gòu)成的活性區(qū)域上形成多晶硅柵電極7及柵絕緣膜3a，并且在元件分離用絕緣膜2上形成多晶硅電阻體5及第一絕緣膜3b。此時，未必需要在多晶硅電阻體5下形成第一絕緣膜3b。然后，以在上部形成有柵電極上絕緣膜(保護(hù)膜)6a的多晶硅柵電極7為掩模，對半導(dǎo)體基板1中位于多晶硅柵電極兩側(cè)下方的活性區(qū)域以注入量1×1015/cm2左右注入n型雜質(zhì)離子，形成擴(kuò)展區(qū)域9。
接著，如圖2(c)所示，根據(jù)公知的方法在多晶硅柵電極7的兩側(cè)面上形成由絕緣體構(gòu)成的側(cè)壁10a，在多晶硅電阻體5的側(cè)面上形成側(cè)壁10b。而后，以注入量4×1015/cm2注入砷(As)等n型雜質(zhì)離子，在半導(dǎo)體基板1中位于多晶硅柵電極7及側(cè)壁10a的兩側(cè)下方的區(qū)域形成成為源極/漏極區(qū)域的雜質(zhì)擴(kuò)散區(qū)域11。另外，雖未圖示，但在PMOS形成區(qū)域中，形成多晶硅柵電極及側(cè)壁之后，以這些為掩模進(jìn)行注入p型雜質(zhì)離子，從而形成包含p型雜質(zhì)的源極/漏極區(qū)域即p型雜質(zhì)擴(kuò)散區(qū)域。
然后，如圖3(a)所示，在基板上形成僅將包含多晶硅電阻體5的接觸形成區(qū)域開口的第一抗蝕層圖案12。接著，以第一抗蝕層圖案12為掩模，選擇性地除去電阻上絕緣膜6b中夾持多晶硅電阻體5中的電阻區(qū)域上的兩側(cè)。
而后，如圖3(b)所示，在除去第一抗蝕層圖案12之后，通過濺射法等在基板上的整個面上堆積例如厚度為11nm的Ni膜。然后，通過對半導(dǎo)體基板1在320℃下進(jìn)行高速熱處理(RTA；Rapid Thermal Annealing)，使Ni與硅反應(yīng)，從而將雜質(zhì)擴(kuò)散區(qū)域11的一部分及多晶硅電阻體5的一部分(接觸形成區(qū)域部分)硅化物化。接著，在選擇性地除去未反應(yīng)的Ni以后，在550℃下高速熱處理半導(dǎo)體基板1，使硅化物穩(wěn)定。通過本工序的所謂的自對準(zhǔn)硅化物工藝，在厚度20nm程度的雜質(zhì)擴(kuò)散區(qū)域11上形成第一硅化物層13，并且在多晶硅電阻體5的接觸形成區(qū)域上形成厚度30nm左右的電阻用硅化物層14。
然后，如圖3(c)所示，在基板上的整個面上依次形成由Si3N4構(gòu)成的第二絕緣膜15及例如由NSG構(gòu)成的第一層間絕緣膜16之后，通過化學(xué)機(jī)械研磨(CMP)法進(jìn)行第一層間絕緣膜16的平坦化。
接著，如圖3(d)所示，在第一層間絕緣膜16中位于多晶硅電阻體5的上方的區(qū)域上形成第二抗蝕層圖案(第二抗蝕層)17，以該第二抗蝕層圖案17為掩模，蝕刻在第一層間絕緣膜16中NMIS形成區(qū)域上設(shè)置的部分。由此，使在第二絕緣膜15中的多晶硅柵電極7的上方設(shè)置的部分露出。
而后，如圖4(a)所示，通過蝕刻除去在第二絕緣膜15中多晶硅柵電極7的上方設(shè)置的部分、和柵電極上絕緣膜6a，從而使多晶硅柵電極7的上面露出。
然后，如圖4(b)所示，在基板上的整個面上通過濺射法等形成例如厚度為60nm的Ni膜之后，對半導(dǎo)體基板1在340℃下進(jìn)行高速熱處理，將柵絕緣膜3a上的多晶硅柵電極7全部硅化物化。接著，在選擇性地除去未反應(yīng)的Ni以后，在520℃下高速熱處理半導(dǎo)體基板1，從而使硅化物穩(wěn)定。通過本工序的所謂的自對準(zhǔn)硅化物工藝，形成厚度約110nm的由Ni硅化物構(gòu)成的柵電極18。該柵電極18成為所謂的以往硅化物柵電極(FUSI柵電極)。在本實(shí)施方式的條件下，柵電極18由NiSi構(gòu)成。另外，在如圖3(b)所示的自對準(zhǔn)硅化物工藝中，能夠省略用于使Ni硅化物穩(wěn)定的第二次熱處理，但在本工序中的自對準(zhǔn)硅化物工藝中，更為優(yōu)選進(jìn)行第二次的熱處理。
接著，如圖4(c)所示，在第一層間絕緣膜16上形成第二層間絕緣膜19之后，通過化學(xué)機(jī)械研磨(CMP)法進(jìn)行第二層間絕緣膜19的平坦化。然后，依次形成貫通第一層間絕緣膜16及第二層間絕緣膜19的由鎢(W)構(gòu)成的栓塞20、連接于栓塞20的布線21、和覆蓋第二層間絕緣膜19及布線21上的第三層間絕緣膜41。通過以上方法，能夠制造具備金屬絕緣體半導(dǎo)體晶體管及多晶硅電阻體5的半導(dǎo)體裝置，其具有完全硅化物化的柵電極18。
根據(jù)該方法，在圖3(b)所示的工序中，能夠同時形成雜質(zhì)擴(kuò)散區(qū)域11上的第一硅化物層13、和多晶硅電阻體5上的電阻用硅化物層14，因此，與由不同的工序形成第一硅化物層13和電阻用硅化物層14的情況相比，能夠簡化制造工序。而且，由于設(shè)置在接觸形成區(qū)域中的電阻用硅化物層14與雜質(zhì)擴(kuò)散區(qū)域11上的第一硅化物層13同時形成，從而能夠僅將多晶硅電阻體5的上部硅化物化，因此電阻用硅化物層14不會較大地侵入電阻上絕緣膜6b的正下部分。因此，根據(jù)本實(shí)施方式的方法，能夠按照設(shè)計(jì)控制多晶硅電阻體5的電阻值。
這樣，根據(jù)本實(shí)施方式的方法，能夠簡便且穩(wěn)定地制造具備具有FUSI柵電極的金屬絕緣體半導(dǎo)體晶體管；和接觸形成區(qū)域被硅化物化的多晶硅電阻體的半導(dǎo)體裝置。
另外，在本實(shí)施方式中，在圖2(a)所示的工序中，表示了后面對成為多晶硅柵電極7的多晶硅層4導(dǎo)入n型雜質(zhì)的例子，但對多晶硅層4中成為多晶硅柵電極7的部分未必需要導(dǎo)入雜質(zhì)。
另外，在本實(shí)施方式中，表示了作為用于形成硅化物層的金屬使用Ni的例子，但只要是Pt或Yb等與Si反應(yīng)形成低電阻的硅化物的金屬即可使用。
(第二實(shí)施方式)圖5是表示本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的剖面圖。本實(shí)施方式的半導(dǎo)體裝置與第一實(shí)施方式的半導(dǎo)體裝置的不同之處在于，在多晶硅電阻體5中接觸形成區(qū)域設(shè)置的電阻用硅化物層45直到底部均被硅化物化。
即，本實(shí)施方式的半導(dǎo)體裝置具備由硅等構(gòu)成的半導(dǎo)體基板1；元件分離用絕緣膜2，其包圍半導(dǎo)體基板1的活性區(qū)域并埋入于半導(dǎo)體基板1中；金屬絕緣體半導(dǎo)體(Metal-Insulator-Semiconductor)晶體管，其形成在半導(dǎo)體基板1的活性區(qū)域上；和多晶硅電阻體8，其例如在元件分離用絕緣膜2上將第一絕緣膜3b夾持而設(shè)置。另外，在多晶硅電阻體8下未必需要形成第一絕緣膜3b。
金屬絕緣體半導(dǎo)體晶體管具備柵絕緣膜3a，其設(shè)置在半導(dǎo)體基板1上并由high-k材料等構(gòu)成；柵電極18，其設(shè)置在由high-k材料等構(gòu)成的柵絕緣膜3a上，例如由NiSi等Ni硅化物構(gòu)成；側(cè)壁10a，其設(shè)置在柵電極18的兩側(cè)面上并由SiO2等絕緣體構(gòu)成；擴(kuò)展區(qū)域9，其形成在半導(dǎo)體基板1中的位于柵電極18的兩側(cè)下方的區(qū)域，包含低濃度的n型雜質(zhì)；雜質(zhì)擴(kuò)散區(qū)域11，其設(shè)置在半導(dǎo)體基板1中的位于柵電極18及側(cè)壁1Oa的兩側(cè)下方的區(qū)域，成為包含比擴(kuò)展區(qū)域9更高濃度的n型雜質(zhì)的源極/漏極區(qū)域；和第一硅化物層13，其設(shè)置在雜質(zhì)擴(kuò)散區(qū)域11上并由Ni硅化物構(gòu)成。第一硅化物層13經(jīng)由栓塞20與布線21連接。
而且，多晶硅電阻體8包含低濃度(例如，3×1020/cm3左右)的n型雜質(zhì)，其厚度為100nm左右。在多晶硅電阻體8上設(shè)置由NSG等構(gòu)成的電阻上絕緣膜6b。并且，在多晶硅電阻體8及電阻上絕緣膜6b的兩側(cè)面上設(shè)置厚度110nm的由Ni硅化物構(gòu)成的電阻用硅化物層45，在電阻用硅化物層45的側(cè)面上設(shè)置與側(cè)壁10a同時形成的側(cè)壁10b。電阻用硅化物層45，通過將設(shè)置在多晶硅電阻體5(參照圖7b)中的接觸形成區(qū)域的部分一直硅化物化至與第一絕緣膜3b接觸的底部而形成。因此，在電阻用硅化物層45之下未殘留多晶硅。所以，該電阻元件構(gòu)成為包括由多晶硅電阻體8構(gòu)成的電阻區(qū)域；和由將多晶硅電阻體8的整個深度方向硅化物化而設(shè)置的電阻用硅化物層45構(gòu)成的接觸形成區(qū)域。在本實(shí)施方式的半導(dǎo)體裝置中，在其制造工序中，電阻用硅化物層45和硅電極18同時被硅化物化，電阻用硅化物層45的厚度和硅電極18的厚度變得大致相等。
貫通第二層間絕緣膜19的栓塞20連接于電阻用硅化物層45，栓塞20與設(shè)置在第二層間絕緣膜19上的布線21連接。
并且，在本實(shí)施方式的半導(dǎo)體裝置中，形成有第二絕緣膜15，其覆蓋金屬絕緣體半導(dǎo)體晶體管的第一硅化物層13及側(cè)壁10a、側(cè)壁10b、電阻上絕緣膜6b及電阻用硅化物層14，例如由Si3N4構(gòu)成；第一層間絕緣膜16，其設(shè)置在第二絕緣膜15上并由NSG等構(gòu)成；第二層間絕緣膜19，其設(shè)置在第一層間絕緣膜16上并由NSG等構(gòu)成；和第三層間絕緣膜41，其設(shè)置在第二層間絕緣膜19及布線21上。
在本實(shí)施方式的半導(dǎo)體裝置中，由于柵電極18整體被硅化物化，因此能夠防止柵電極18中與柵絕緣膜3a的界面附近的耗盡化。而且，由于雜質(zhì)擴(kuò)散區(qū)域11中的與栓塞20的接觸部分被硅化物化(第一硅化物層13)，因此可降低雜質(zhì)擴(kuò)散區(qū)域11中的接觸電阻。
下面，對本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
圖6(a)～(d)及圖7(a)～(c)是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖。
首先，通過與第一實(shí)施方式中說明的圖2(a)～(c)所示的工序同樣的工序，如圖6(a)所示那樣，分別在多晶硅柵電極7及柵電極上絕緣膜6a的兩側(cè)面上形成側(cè)壁10a，在多晶硅電阻體5的兩側(cè)面上形成側(cè)壁10b。而后，以多晶硅柵電極7及側(cè)壁10a為掩模，注入n型雜質(zhì)離子，在半導(dǎo)體基板1中位于多晶硅柵電極7及側(cè)壁10a的兩側(cè)下方的活性區(qū)域形成雜質(zhì)擴(kuò)散區(qū)域11。另外，多晶硅柵電極7及多晶硅電阻體5的厚度與第一實(shí)施方式同樣為100nm。
然后，如圖6(b)所示，通過所謂的自對準(zhǔn)硅化物工藝在雜質(zhì)擴(kuò)散區(qū)域11形成厚度20nm左右的由Ni硅化物構(gòu)成的第一硅化物層13。具體地說，通過濺射法等在基板上的整個面上形成例如厚度為11nm的Ni膜，在320℃下高速熱處理半導(dǎo)體基板1，從而使雜質(zhì)擴(kuò)散區(qū)域11的上部硅化物化。接著，在除去未硅化物化的Ni以后，在550℃下高速熱處理半導(dǎo)體基板1，使硅化物穩(wěn)定化。由此，第一硅化物層13形成在雜質(zhì)擴(kuò)散區(qū)域11上。
而后，如圖6(c)所示，在基板上的整個面上依次形成由Si3N4構(gòu)成的第二絕緣膜15及例如由NSG構(gòu)成的第一層間絕緣膜16之后，通過化學(xué)機(jī)械研磨(CMP)法進(jìn)行第一層間絕緣膜16的平坦化。
接著，如圖6(d)所示，在第一層間絕緣膜16上，形成了將在半導(dǎo)體裝置上形成有多晶硅電阻體5的接觸形成區(qū)域及形成多晶硅柵電極7的區(qū)域開口的第二抗蝕層圖案17之后，以該第二抗蝕層圖案17為掩模，通過蝕刻除去設(shè)置在第一層間絕緣膜16中的一部分，從而使設(shè)置在第二絕緣膜15的多晶硅柵電極7的上方的部分、和設(shè)置在多晶硅電阻體5的接觸形成區(qū)域的部分露出。
而后，如圖7(a)所示，在除去第二抗蝕層圖案17之后，以第一層間絕緣膜16為掩模，除去第二絕緣膜15的一部分、柵電極上絕緣膜6a和電阻上絕緣膜6b的一部分，從而使多晶硅柵電極7的上面及多晶硅電阻體5中位于接觸形成區(qū)域的部分的上面露出。
然后，如圖7(b)所示，在基板上的整個面上通過濺射法等形成例如厚度為60nm的Ni膜之后，在340℃下進(jìn)行高速熱處理，將柵絕緣膜3a上的多晶硅柵電極7及設(shè)置在多晶硅電阻體5的接觸形成區(qū)域的部分全部硅化物化。接著，在除去未反應(yīng)的Ni以后，在520℃下高速熱處理半導(dǎo)體基板1。通過本工序的所謂自對準(zhǔn)硅化物工藝，同時形成厚度約110nm的由Ni硅化物構(gòu)成的柵電極18、和設(shè)置在第一絕緣膜3b上并夾持多晶硅電阻體8的兩側(cè)的厚度約110nm的電阻用硅化物層45。此處，多晶硅電阻體8指多晶硅電阻體5中未被硅化物化的部分。在本實(shí)施方式的條件下，柵電極18由NiSi構(gòu)成。另外，在如圖6(b)所示的自對準(zhǔn)硅化物工藝中，能夠省略用于使Ni硅化物穩(wěn)定的第二次熱處理，但在本工序中，更為優(yōu)選進(jìn)行第二次的熱處理。而且，由本工序形成的電阻用硅化物層45形成為侵入位于電阻上絕緣膜6b的下方的多晶硅電阻體8，因此希望考慮電阻用硅化物層45的侵入量來確定電阻上絕緣膜6b的寬度。
而后，如圖7(c)所示，在第一層間絕緣膜16上形成了第二層間絕緣膜19之后，通過化學(xué)機(jī)械研磨(CMP)法進(jìn)行第二層間絕緣膜19的平坦化。然后，依次形成貫通第二層間絕緣膜19的栓塞20、連接于栓塞20的布線21、和覆蓋第二層間絕緣膜19及布線21上的第三層間絕緣膜41。通過以上方法，能夠制造具備包括完全被硅化物化了的柵電極18的金屬絕緣體半導(dǎo)體晶體管及多晶硅電阻體8的半導(dǎo)體裝置。
根據(jù)該方法，在圖6(b)所示的工序中，能夠?qū)⒂糜趯Χ嗑Ч鑼?進(jìn)行圖案形成的柵電極上絕緣膜6a及電阻上絕緣膜6b作為硅化物形成用的掩模而使用，因此能夠以比第一實(shí)施方式更少的工序數(shù)簡便地制造具備FUSI電極和將接觸形成區(qū)域硅化物化了的多晶硅電阻體的半導(dǎo)體裝置。
而且，根據(jù)本實(shí)施方式的方法，由于成為位于多晶硅電阻體8的兩側(cè)的接觸形成區(qū)域的電阻用硅化物層45，直至到達(dá)第一絕緣膜3b的底部均被硅化物化，因此即使在應(yīng)該設(shè)置到電阻用硅化物層45的正上的栓塞20的位置偏移，也能夠使栓塞20與電阻用硅化物層45的側(cè)面接觸，因此能夠充分地?cái)U(kuò)大接觸面積。
另外，在第一及第二實(shí)施方式中，表示了包含n型雜質(zhì)的多晶硅電阻體5、8的例子，包含p型雜質(zhì)的多晶硅電阻體也可通過另外進(jìn)行離子注入而容易地形成。導(dǎo)入到多晶硅電阻體中的雜質(zhì)的導(dǎo)電型或濃度對硅化物層的形成不太產(chǎn)生影響。
而且，在本實(shí)施方式的方法中，也表示了與第一實(shí)施方式的方法同樣形成Ni硅化物的例子，即使形成其它金屬硅化物也能獲得同樣的效果。
并且，在第一及第二實(shí)施方式中，對不進(jìn)行硅化物化的雜質(zhì)擴(kuò)散層(非硅化物區(qū)域的雜質(zhì)擴(kuò)散層)及其制造工序省略其說明，但根據(jù)需要，作為在雜質(zhì)擴(kuò)散區(qū)域11的硅化物化之前用于防止硅化物化的絕緣膜，例如在不進(jìn)行硅化物化的區(qū)域形成NSG膜之后，實(shí)施硅化物化，從而可形成未硅化物化的雜質(zhì)擴(kuò)散層。
(第三實(shí)施方式)作為本發(fā)明的第三實(shí)施方式，說明第一實(shí)施方式的半導(dǎo)體裝置的制造方法的其它例。另外，以下省略對已經(jīng)敘述的工序的說明，僅說明本實(shí)施方式的方法的特征。
圖8(a)～(c)是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖。
首先，如圖8(a)所示，通過在第二實(shí)施方式中說明的圖6(a)～圖7(a)所示的工序，在半導(dǎo)體基板1上形成具有多晶硅柵電極7的金屬絕緣體半導(dǎo)體晶體管、和多晶硅電阻體5。另外，多晶硅柵電極7及多晶硅電阻體5的厚度也和第二實(shí)施方式的方法同樣。
然后，如圖8(b)所示，在基板上的整個面上通過濺射法等形成例如厚度為60nm的Ni膜50之后，僅蝕刻N(yùn)i膜50中的多晶硅電阻體5上或上方形成的部分，使該部分的Ni膜50的厚度例如為11nm。
而后，如圖8(c)所示，在340℃下高速熱處理半導(dǎo)體基板1，硅化物化將多晶硅柵電極7的整體硅化物化的同時，將設(shè)置在多晶硅電阻體5中的接觸形成區(qū)域的部分的上部硅化物化。其后，選擇性除去未反應(yīng)的Ni，之后在520℃下高溫?zé)崽幚戆雽?dǎo)體基板1。通過本工序的所謂的自對準(zhǔn)硅化物工藝，同時形成厚度約110nm的由Ni硅化物構(gòu)成的柵電極18、和設(shè)置在多晶硅電阻體5的接觸形成區(qū)域上的厚度約30nm的電阻用硅化物層14。
根據(jù)以上的方法，也能制造具有與本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置同樣的構(gòu)成的半導(dǎo)體裝置。根據(jù)本實(shí)施方式的方法，在圖8(b)所示的工序中，與多晶硅柵電極7上相比，多晶硅電阻體5上的Ni膜50更薄。由此，在圖8(c)所示的工序中進(jìn)行高速熱處理時，與多晶硅柵電極7相比到多晶硅電阻體5的Ni的供給量少，因此能夠與完全被硅化物化了的柵電極18同時，僅在多晶硅電阻體5的接觸形成區(qū)域的上部形成多晶硅層14，所以能夠以少的工序數(shù)量簡便地制造半導(dǎo)體裝置。
(本實(shí)施方式的變形例)圖9(a)～(c)是表示第三實(shí)施方式的變形例的半導(dǎo)體裝置的制造方法的剖面圖。
首先，如圖9(a)所示，在圖8(a)所示的工序之后，通過濺射法等在基板上的整個面上形成厚度49nm的Ni膜50a。
然后，如圖9(b)所示，在Ni膜50a上形成僅將位于多晶硅電阻體5的上方的部分開口的掩模51之后，通過蝕刻來除去Ni膜50a的露出部分。由此，露出多晶硅電阻體5的接觸形成區(qū)域。
而后，如圖9(c)所示，除去掩模51之后，在基板上的整個面上通過濺射法等形成厚度為11nm的Ni膜50b。此處，Ni膜50a和Ni膜50b加在一起為Ni膜50。由此，能夠使本變形例所示的半導(dǎo)體裝置成為與圖8(b)所示的半導(dǎo)體裝置相同的狀態(tài)。然后，能夠經(jīng)過在第三實(shí)施方式中說明的工序制造第一實(shí)施方式的半導(dǎo)體裝置。
(第四實(shí)施方式)圖10是表示本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置的剖面圖。在本實(shí)施方式中，對半導(dǎo)體裝置進(jìn)行說明，該半導(dǎo)體裝置具備具有整體被硅化物化的柵電極的p型金屬絕緣體半導(dǎo)體晶體管、和接觸形成區(qū)域的深度方向的整體被硅化物化的多晶硅電阻體。
如同圖所示，本實(shí)施方式的半導(dǎo)體裝置與第二實(shí)施方式的半導(dǎo)體裝置的不同之處在于，金屬絕緣體半導(dǎo)體晶體管是p型，電阻用硅化物層45及多晶硅電阻體8包含p型雜質(zhì)。因此，在本實(shí)施方式的半導(dǎo)體裝置中，整體被硅化物化的柵電極18、第一硅化物層13、擴(kuò)展區(qū)域9、及雜質(zhì)擴(kuò)散區(qū)域11，包含p型雜質(zhì)。而且，柵電極18及電阻用硅化物層45由Ni2Si或Ni3Si等Ni的比例比Si更大的Ni硅化物構(gòu)成。柵電極18的厚度為80nm，比多晶硅電阻體8的厚度(100nm)更薄。而且，柵電極18的上面位置比側(cè)壁10a的頂點(diǎn)部分更低。并且，形成為將多晶硅電阻體8夾持于接觸形成區(qū)域的、與第一絕緣膜3b接觸的電阻用硅化物層45的厚度，與柵電極18的厚度大致相等。以上說明的以外的構(gòu)件與第二實(shí)施方式的半導(dǎo)體裝置相同，因此省略說明。
本實(shí)施方式的半導(dǎo)體裝置的制造方法基本與圖6(a)～圖7(c)所示的第二實(shí)施方式的制造方法相同，但在向多晶硅層4的離子注入工序或用于形成擴(kuò)展區(qū)域9及雜質(zhì)擴(kuò)散區(qū)域11的離子注入工序中，注入硼(B)等p型雜質(zhì)離子。而且，在圖7(a)所示的工序中，通過蝕刻使接觸形成區(qū)域的多晶硅電阻體5和多晶硅柵電極7的厚度分別為40nm左右。然后，在基板上的整個面上形成厚度60nm的Ni膜之后進(jìn)行高速熱處理，將多晶硅柵電極7及接觸形成區(qū)域的多晶硅電阻體5全部硅化物化。而后，在除去未反應(yīng)的Ni以后，再次高速熱處理半導(dǎo)體基板1，從而使柵電極18及電阻用硅化物層45穩(wěn)定。
此處，Ni硅化物中已知存在Ni2Si、Ni3Si或NiSi等幾個不同的硅化物相。這些Ni硅化物能夠控制通過控制多晶硅層的厚度和Ni層的厚度的比率而形成的硅化物層的組成。在本實(shí)施方式中，通過使Ni層的厚度比多晶硅柵電極7及接觸形成區(qū)域中的多晶硅電阻體5的厚度更大，從而能夠由Ni2Si構(gòu)成柵電極18及電阻用硅化物層45。因此，本實(shí)施方式的制造方法中與第二實(shí)施方式的制造方法相比，減薄多晶硅柵電極7及接觸形成區(qū)域中的多晶硅電阻體5的厚度。其結(jié)果，柵電極18的厚度比電阻上絕緣膜6b之下形成的多晶硅電阻體8的厚度更薄。
在本實(shí)施方式的半導(dǎo)體裝置中，由于在多晶硅電阻體8中導(dǎo)入有p型雜質(zhì)，因此與導(dǎo)入n型雜質(zhì)后的情況相比，多晶硅電阻體8形成高電阻。因此，與包含n型雜質(zhì)的情況相比，可縮小多晶硅電阻體8的平面面積。
另外，在本實(shí)施方式的制造方法中，對設(shè)置在多晶硅電阻體5中的接觸形成區(qū)域的部分直至底部均被硅化物化的離子進(jìn)行了說明，但也可采用如第三實(shí)施方式及其變形例所示的方法僅將設(shè)置在接觸形成區(qū)域的多晶硅電阻體5的上部硅化物化。
(第五實(shí)施方式)圖11(a)是沿柵極長度方向切斷本發(fā)明的第五實(shí)施方式的半導(dǎo)體裝置的情況下的剖面圖，(b)是表示沿柵極寬度方向切斷半導(dǎo)體裝置的柵電極的情況下的剖面圖。
本實(shí)施方式的半導(dǎo)體裝置具備具有第一實(shí)施方式中說明的整體被硅化物化的柵電極18(參照圖1)的金屬絕緣體半導(dǎo)體晶體管；和具有除多晶硅電阻體5以外，接觸形成區(qū)域被硅化物化，其以外的部分未被硅化物化的多晶硅柵電極7的金屬絕緣體半導(dǎo)體晶體管。
即，本實(shí)施方式的半導(dǎo)體裝置，如圖11(a)、(b)所示，具備半導(dǎo)體基板1、元件分離用絕緣膜2、和形成在半導(dǎo)體基板1的活性區(qū)域上的金屬絕緣體半導(dǎo)體晶體管。該金屬絕緣體半導(dǎo)體晶體管具有多晶硅柵電極7，其從半導(dǎo)體基板1遍及元件分離用絕緣膜2上并夾持柵絕緣膜3c而設(shè)置；側(cè)壁10c，其設(shè)置在多晶硅柵電極7的側(cè)面上；擴(kuò)展區(qū)域9，其包含低濃度的n型雜質(zhì)；雜質(zhì)擴(kuò)散區(qū)域11，其設(shè)置在半導(dǎo)體基板1中的位于多晶硅柵電極7及側(cè)壁10c的兩側(cè)下方的區(qū)域，包含比擴(kuò)展區(qū)域9更高濃度的n型雜質(zhì)；第一硅化物層13，其與側(cè)壁10c空出間隔而設(shè)置在雜質(zhì)擴(kuò)散區(qū)域11上的一部分區(qū)域上，由Ni硅化物構(gòu)成；第二硅化物層26，其形成在多晶硅柵電極7的接觸形成區(qū)域上，厚度為30nm；和第三絕緣膜6c，其設(shè)置在多晶硅柵電極7上，由NSG構(gòu)成。而且，在第三絕緣膜6c及側(cè)壁10c上，在雜質(zhì)擴(kuò)散區(qū)域11上依次形成第二絕緣膜15、第一層間絕緣膜16、栓塞20、及布線21等。多晶硅柵電極7的接觸形成區(qū)域形成在元件分離用絕緣膜2的上方。設(shè)置在多晶硅柵電極7的接觸形成區(qū)域上的第二硅化物層26具有與第一硅化物層13大致相同的厚度。并且，與第一實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管不同，在雜質(zhì)擴(kuò)散區(qū)域11的一部分、側(cè)壁10c及第三絕緣膜6c和第二絕緣膜15之間，設(shè)置將雜質(zhì)擴(kuò)散區(qū)域11及多晶硅柵電極7的接觸形成區(qū)域開口的絕緣膜55。
本實(shí)施方式的半導(dǎo)體裝置的特征在于，在設(shè)置于半導(dǎo)體基板1的一部分上的金屬絕緣體半導(dǎo)體晶體管中，未通過絕緣膜55在靠近雜質(zhì)擴(kuò)散區(qū)域11中多晶硅柵電極7的部分上設(shè)置第一硅化物層13，第一硅化物層13未與側(cè)壁10c接觸。由此，在該金屬絕緣體半導(dǎo)體晶體管中，源極—漏極間耐壓提高。這種金屬絕緣體半導(dǎo)體晶體管用于靜電放電保護(hù)電路(ESD保護(hù)電路)等中。另外，由于在多晶硅柵電極7的接觸形成區(qū)域上設(shè)置有第二硅化物層，因此在圖11所示的金屬絕緣體半導(dǎo)體晶體管中，多晶硅柵電極7—栓塞20之間的電阻值減小。而且，在本實(shí)施方式的半導(dǎo)體裝置中，可控制多晶硅柵電極7的接觸形成區(qū)域上設(shè)置的第二硅化物層26伸入到非硅化物區(qū)域，由此實(shí)現(xiàn)了布局尺寸的縮小。
本實(shí)施方式的半導(dǎo)體裝置能夠由與第一實(shí)施方式的制造方法相同的方法制造。例如，在同一基板上制作圖1所示的金屬絕緣體半導(dǎo)體晶體管及多晶硅電阻體5和圖11所示的本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管時，在圖3(a)所示的工序中，在第一抗蝕層圖案12上形成使圖11(b)所示的多晶硅柵電極7的接觸形成區(qū)域露出的開口。然后，在進(jìn)入圖3(b)所示的工序之前，預(yù)先在圖11所示的包含雜質(zhì)擴(kuò)散區(qū)域11中靠近多晶硅柵電極7的部分的半導(dǎo)體基板1上形成成為防止硅化物化掩模的絕緣膜55。這是用于使第一硅化物層13從多晶硅柵電極7及側(cè)壁10c分離而形成的掩模。而后，在圖3(b)所示的工序中，與第一實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管的第一硅化物層13同時，分別形成本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管的第一硅化物層13及第二硅化物層26為好。在圖4(b)所示的多晶硅柵電極7的硅化物化工序中，本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管的多晶硅柵電極7不露出為好。根據(jù)以上的方法，能夠不較多地增加工序數(shù)量，來形成具備多晶硅柵電極7并提高了耐壓的金屬絕緣體半導(dǎo)體晶體管、具備FUSI電極的金屬絕緣體半導(dǎo)體晶體管、和多晶硅電阻體5。
另外，本實(shí)施方式的半導(dǎo)體裝置也能通過與第三實(shí)施方式的方法同樣的方法制造。
而且，在以上的說明中，例舉了本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管與具有FUSI電極的金屬絕緣體半導(dǎo)體晶體管及多晶硅電阻體一起設(shè)置在半導(dǎo)體基板1上的例子，但本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管也可單獨(dú)、或不設(shè)置多晶硅電阻體而與具有被硅化物化的柵電極的金屬絕緣體半導(dǎo)體晶體管一起設(shè)置到半導(dǎo)體基板1上。
(第六實(shí)施方式)圖12(a)是沿柵極長度方向切斷本發(fā)明的第六實(shí)施方式的半導(dǎo)體裝置的情況下的剖面圖，(b)是表示沿柵極寬度方向切斷半導(dǎo)體裝置的柵電極的情況下的剖面圖。
本實(shí)施方式的半導(dǎo)體裝置具備具有第二實(shí)施方式中說明的整體被硅化物化的柵電極18(參照圖5)的金屬絕緣體半導(dǎo)體晶體管；和具有多晶硅柵電極7的金屬絕緣體半導(dǎo)體晶體管，該多晶硅柵電極7除由電阻用硅化物層45夾持的多晶硅電阻體8以外，接觸形成區(qū)域硅化物化至底部，其以外的部分未被硅化物化。
本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管與第五實(shí)施方式的不同之處在于，設(shè)置在多晶硅柵電極7的接觸形成區(qū)域上的部分被硅化物化而構(gòu)成的第二硅化物層26的厚度，比多晶硅柵電極7的厚度更厚。其它構(gòu)成與第五實(shí)施方式的半導(dǎo)體裝置相同。
在本實(shí)施方式的半導(dǎo)體裝置中，在雜質(zhì)擴(kuò)散區(qū)域11的靠近多晶硅柵電極7的部分上也未設(shè)置第一硅化物層13，第一硅化物層13也未與側(cè)壁10c接觸。由此，在本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管中，源極—漏極間耐壓提高。因此，本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管優(yōu)選用于ESD保護(hù)電路等中。
本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管能夠由與第二實(shí)施方式的制造方法相同的方法制造。例如，在同一基板上制作圖5所示的金屬絕緣體半導(dǎo)體晶體管及多晶硅電阻體8和圖12所示的本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管時，在圖7(a)所示的工序中，在本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管中使多晶硅柵電極7的接觸形成區(qū)域露出。然后，在進(jìn)入圖7(b)所示的工序之前，預(yù)先在圖12所示的包含雜質(zhì)擴(kuò)散區(qū)域11的靠近多晶硅柵電極7的部分的半導(dǎo)體基板1上形成成為防止硅化物化掩模的絕緣膜55。而后，在圖7(b)所示的工序中，與被硅化物化了的柵電極18及電阻用硅化物層45同時形成第二硅化物層26。
在以上的說明中，例舉了本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管與具有FUSI電極的金屬絕緣體半導(dǎo)體晶體管及多晶硅電阻體一起設(shè)置在半導(dǎo)體基板1上的例子，但本實(shí)施方式的金屬絕緣體半導(dǎo)體晶體管也可單獨(dú)、或與具有未被硅化物化的柵電極的金屬絕緣體半導(dǎo)體晶體管一起設(shè)置到半導(dǎo)體基板1上。
根據(jù)本實(shí)施方式的半導(dǎo)體裝置，由于多晶硅柵電極7的接觸形成區(qū)域直至底部均被硅化物化，因此即使在接點(diǎn)(栓塞20)的形成位置從多晶硅柵電極7偏離的情況下，也能夠充分地確保第二硅化物層26的側(cè)壁部和栓塞的接觸面積，因此能夠防止多晶硅柵電極7和栓塞20之間的接觸電阻的上升。
如以上所說明那樣，本發(fā)明能夠用于所有具備FUSI柵電極和多晶硅電阻體的半導(dǎo)體裝置中，在可用于確保作為系統(tǒng)LSI的模擬特性、ESD保護(hù)電路的性能。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備半導(dǎo)體基板；第一金屬絕緣體半導(dǎo)體晶體管，其具有第一柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第一柵電極，其設(shè)置在所述第一柵絕緣膜之上，由金屬硅化物構(gòu)成；和第一雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第一柵電極的兩側(cè)下方的區(qū)域；和電阻元件，其形成于在所述半導(dǎo)體基板設(shè)置的元件分離區(qū)域之上，具有由多晶硅構(gòu)成的電阻體，在所述電阻元件的接觸形成區(qū)域，至少在上部形成有第一硅化物層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一金屬絕緣體半導(dǎo)體晶體管還具備設(shè)置在所述第一雜質(zhì)擴(kuò)散區(qū)域上的第二硅化物層。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一硅化物層形成于在所述電阻元件的接觸形成區(qū)域設(shè)置的多晶硅層上。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述電阻元件的接觸形成區(qū)域深度方向的整體由所述第一硅化物層構(gòu)成。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一硅化物層的厚度比所述電阻體的厚度大。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具備第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第二柵電極，其設(shè)置在所述第二柵絕緣膜之上，在接觸形成區(qū)域的至少上部形成了第三硅化物層，由多晶硅構(gòu)成；和第二雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第二柵電極的兩側(cè)下方的區(qū)域。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述第二金屬絕緣體半導(dǎo)體晶體管還具有側(cè)壁，其設(shè)置在所述第二柵電極的側(cè)面上；和第四硅化物層，其與所述側(cè)壁分離地設(shè)置在所述第二雜質(zhì)擴(kuò)散區(qū)域之上。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述第二柵電極的接觸形成區(qū)域深度方向的整體由所述第三硅化物層構(gòu)成。
9.根據(jù)權(quán)利要求1～8的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，在所述第一雜質(zhì)擴(kuò)散區(qū)域及所述電阻體中含有p型雜質(zhì)。
10.一種半導(dǎo)體裝置，具備半導(dǎo)體基板；在所述半導(dǎo)體基板設(shè)置的元件分離區(qū)域；第一金屬絕緣體半導(dǎo)體晶體管，其具有第一柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第一柵電極，其設(shè)置在所述第一柵絕緣膜上，由金屬硅化物構(gòu)成；和第一雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第一柵電極的兩側(cè)下方的區(qū)域；和第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵絕緣膜，其設(shè)置在所述半導(dǎo)體基板上；第二柵電極，其設(shè)置在所述第二柵絕緣膜之上，在接觸形成區(qū)域的至少上部形成了硅化物層，由多晶硅構(gòu)成；和第二雜質(zhì)擴(kuò)散區(qū)域，其形成在所述半導(dǎo)體基板中的位于所述第二柵電極的兩側(cè)下方的區(qū)域。
11.一種半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置具備具有由金屬硅化物構(gòu)成的第一柵電極的第一金屬絕緣體半導(dǎo)體晶體管；和具有由多晶硅構(gòu)成的電阻體的電阻元件，該制造方法具備工序(a)，在半導(dǎo)體基板形成元件分離區(qū)域；工序(b)，在所述工序(a)之后，在所述半導(dǎo)體基板上形成第一柵絕緣膜；工序(c)，在所述工序(b)之后，在所述半導(dǎo)體基板之上形成多晶硅層；工序(d)，對所述多晶硅層進(jìn)行圖案形成，在所述第一柵絕緣膜之上形成第一柵電極用多晶硅層，并且在所述元件分離區(qū)域之上形成所述電阻元件用多晶硅層；工序(e)，在所述半導(dǎo)體基板中的位于所述第一柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第一雜質(zhì)擴(kuò)散區(qū)域；工序(f)，在所述工序(e)之后，將所述電阻元件用多晶硅層中的所述電阻元件的接觸形成區(qū)域的至少上部硅化物化，形成第一硅化物層；和工序(g)，在所述工序(e)之后，將所述第一柵電極用多晶硅層整體硅化物化，形成所述第一柵電極。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(f)中，與形成所述第一硅化物層同時，將所述第一雜質(zhì)擴(kuò)散區(qū)域的上部硅化物化而形成第二硅化物層。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置的制造方法，其特征在于，所述工序(f)及所述工序(g)同時進(jìn)行硅化物化，由此與形成所述第一柵電極同時，形成所述第一硅化物層。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(e)之后所述工序(f)及工序(g)之前，具有在基板的整個面上，在所述電阻元件用多晶硅層上形成膜厚比所述第一柵電極用多晶硅層上更薄的金屬膜的工序，在所述工序(f)及所述工序(g)中，通過熱處理，使所述金屬膜與所述第一柵電極用多晶硅層的整個區(qū)域反應(yīng)而形成所述第一柵電極，同時使所述金屬膜與所述電阻元件用多晶硅層中的接觸形成區(qū)域反應(yīng)而形成所述第一硅化物層。
15.根據(jù)權(quán)利要求11或12所述的半導(dǎo)體裝置的制造方法，其特征在于，所述半導(dǎo)體裝置還具備第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵電極，由多晶硅構(gòu)成，在該第二柵電極的接觸形成區(qū)域的至少上部形成了第三硅化物層，在所述工序(b)中，在所述半導(dǎo)體基板上形成第二柵絕緣膜，在所述工序(d)中，對所述多晶硅層進(jìn)行圖案形成，在所述第二柵絕緣膜之上形成第二柵電極用多晶硅層，在所述工序(e)中，在所述半導(dǎo)體基板中的位于所述第二柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第二雜質(zhì)擴(kuò)散區(qū)域，在所述工序(f)中，形成所述第一硅化物層，同時將所述第二柵電極用多晶硅層中所述第二柵電極中的接觸形成區(qū)域的上部硅化物化，形成所述第三硅化物層。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(d)之后所述工序(e)之前，具有在所述第二柵電極用多晶硅層的側(cè)面上形成側(cè)壁的工序，在所述工序(f)中，形成所述第一硅化物層，同時將所述第二雜質(zhì)擴(kuò)散區(qū)域的上部硅化物化而在與所述側(cè)壁分離的位置形成第四硅化物層。
17.根據(jù)權(quán)利要求11或13所述的半導(dǎo)體裝置的制造方法，其特征在于，所述半導(dǎo)體裝置還具備第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵電極，由多晶硅構(gòu)成，在該第二柵電極的接觸形成區(qū)域的至少上部形成了第三硅化物層，在所述工序(b)中，在所述半導(dǎo)體基板上形成第二柵絕緣膜，在所述工序(d)中，對所述多晶硅層進(jìn)行圖案形成，在所述第二柵絕緣膜之上形成第二柵電極用多晶硅層，在所述工序(e)中，在所述半導(dǎo)體基板中的位于所述第二柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第二雜質(zhì)擴(kuò)散區(qū)域，在所述工序(g)中，形成所述第一柵電極，同時將所述第二柵電極用多晶硅層中所述第二柵電極中的接觸形成區(qū)域的深度方向的整體硅化物化，形成第三硅化物層。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(d)之后所述工序(e)之前，具有在所述第二柵電極用多晶硅層的側(cè)面上形成側(cè)壁的工序，在所述工序(e)之后，將所述第二雜質(zhì)擴(kuò)散區(qū)域的上部硅化物化而在與所述側(cè)壁分離的位置形成第四硅化物層。
19.一種半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置具備第一金屬絕緣體半導(dǎo)體晶體管，其具有由金屬硅化物構(gòu)成的第一柵電極；和第二金屬絕緣體半導(dǎo)體晶體管，其具有第二柵電極，由多晶硅構(gòu)成，在該第二柵電極的接觸形成區(qū)域的至少上部形成了第一硅化物層，該制造方法具備工序(a)，在半導(dǎo)體基板形成元件分離區(qū)域；工序(b)，在所述工序(a)之后，在所述半導(dǎo)體基板上形成第一柵絕緣膜及第二柵絕緣膜；工序(c)，在所述工序(b)之后，在所述半導(dǎo)體基板上形成多晶硅層；工序(d)，對所述多晶硅層進(jìn)行圖案形成，在所述第一柵絕緣膜之上形成第一柵電極用多晶硅層，并且在所述第二柵絕緣膜上形成第二柵電極用多晶硅層；工序(e)，在所述半導(dǎo)體基板中的位于所述第一柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第一雜質(zhì)擴(kuò)散區(qū)域，并且在所述半導(dǎo)體基板中的位于所述第二柵電極用多晶硅層的兩側(cè)下方的區(qū)域形成第二雜質(zhì)擴(kuò)散區(qū)域；工序(f)，在所述工序(e)之后，將所述第二柵電極用多晶硅層中所述第二柵電極的接觸形成區(qū)域的至少上部硅化物化而形成所述第一硅化物層；和工序(g)，在所述工序(e)之后，將所述第一柵電極用多晶硅層的整體硅化物化而形成所述第一柵電極。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(f)中，形成所述第一硅化物層，同時將所述第一雜質(zhì)擴(kuò)散區(qū)域的上部硅化物化而形成第二硅化物層。
21.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置的制造方法，其特征在于，所述工序(f)及所述工序(g)同時進(jìn)行硅化物化，由此與形成所述第一柵電極同時形成所述第一硅化物層。
全文摘要
一種半導(dǎo)體裝置，其具備金屬絕緣體半導(dǎo)體晶體管，該金屬絕緣體半導(dǎo)體晶體管具有FUSI柵電極和多晶硅電阻體，其中多晶硅電阻體中設(shè)置在接觸形成區(qū)域的部分與柵電極或雜質(zhì)擴(kuò)散區(qū)域同時被硅化物化。由此，提供一種具備FUSI電極和多晶硅電阻體且能夠簡便地制造的半導(dǎo)體裝置及其制造方法。
文檔編號H01L29/49GK1956195SQ200610132140
公開日2007年5月2日 申請日期2006年10月11日 優(yōu)先權(quán)日2005年10月28日
發(fā)明者小川久, 粉谷直樹, 赤松晉, 工藤千秋 申請人:松下電器產(chǎn)業(yè)株式會社