專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法。
加速了手機(jī)、PDA、DVC和DSC的便攜式電子設(shè)備機(jī)器的高功能化。在市場(chǎng)上要求小型且輕量的產(chǎn)品。根據(jù)該要求，要求高集成系統(tǒng)LSI。
實(shí)現(xiàn)高集成系統(tǒng)LSI的模塊的一例是高頻率雙極性晶體管。以高頻率雙極性晶體管的高性能化為目標(biāo)的結(jié)構(gòu)的一例是具有由硅鍺(SiGe)合金組成的基極層的異質(zhì)結(jié)雙極性晶體管。
特開2002-16077號(hào)公報(bào)公開了第一現(xiàn)有的SiGe基極異質(zhì)結(jié)雙極性晶體管。如圖37所示，p型硅基板110具有埋入輔助集電極層101。在p型硅基板110上形成用于元件分離的LOCOS(Local Oxidation of Silicon)氧化膜(元件分離膜)103。因此，形成被包圍在元件分離膜103中的有源區(qū)域102a。在元件分離膜103和有源區(qū)域102a上形成作為基極層發(fā)揮作用的外延生長(zhǎng)的硅鍺合金層107。在元件分離膜103中的、與有源區(qū)域102a相對(duì)應(yīng)的左側(cè)部分中，經(jīng)由硅化鈦膜113，形成由Al-Si合金組成的基電極141。在元件分離膜103中的、與有源區(qū)域102a相對(duì)應(yīng)的右側(cè)部分中形成具有到達(dá)埋入輔助集電極層101的深度的集電極開口。在集電極開口內(nèi)，依次形成集電極補(bǔ)償區(qū)域105、多晶硅膜111和硅化鈦膜113。在硅化鈦膜113上形成由Al-Si合金組成的集電極電極131。在除了元件分離膜103以外的有源區(qū)域102a上形成作為集電極層發(fā)揮作用的、磷摻雜的硅外延層102。在外延層102上依次形成作為基極層發(fā)揮作用的SiGe合金層107、作為發(fā)射極層發(fā)揮作用的硅外延膜108、多晶硅膜111和硅化鈦膜113。在硅化鈦膜113上形成由Al-Si合金組成的發(fā)射極電極121。在發(fā)射極層108和多晶硅膜111的周圍形成由絕緣膜組成的側(cè)壁115。
在現(xiàn)有的結(jié)構(gòu)中，為了形成截止頻率高的高性能的雙極性晶體管，而集電極-基極耗盡層直到高電流工作區(qū)不受到調(diào)制，因此需要高的集電極層(有源區(qū)域102a)的雜質(zhì)濃度。但是，在現(xiàn)有結(jié)構(gòu)中形成雜質(zhì)濃度高的集電極層的情況下，不僅是發(fā)射極層(硅外延膜108)的正下方部分的集電極層，而且集電極層整體的雜質(zhì)濃度變高。這使集電極-基極的結(jié)電容增加，寄生電容也隨之增大。
特開平4-179235號(hào)公報(bào)公開了第二現(xiàn)有的雙極性晶體管的制造(參考圖38和圖39)。在圖38中，n+型集電極埋入層201被形成在p-型硅基板(未圖示)上。在n+型集電極埋入層201上形成作為集電極層發(fā)揮作用的n-型層(外延層)202。通過蝕刻殘留作為集電極層和集電極取出層所需要的部分而去除n-型層202。元件分離區(qū)域包括具有被覆蓋在氧化膜203表面上的槽、和埋入在其槽中的多晶硅膜204。在進(jìn)行集電極形成和元件分離區(qū)域形成的基板的表面上形成平坦的氧化膜(埋入氧化膜)205。在氧化膜205上形成作為內(nèi)部基極層發(fā)揮作用的p型SiGe(SiGe合金層)206。在SiGe合金層206上依次外延生長(zhǎng)作為發(fā)射極層發(fā)揮作用的n型硅層207、和作為發(fā)射極/接觸層(發(fā)射極電極)發(fā)揮作用的n+型硅層208。留下作為發(fā)射極所需的區(qū)域并將氧化膜209作為掩模蝕刻去除n+型硅層208和n型硅層207。而且在殘留的p型SiGe層206中作為內(nèi)部基極層工作的區(qū)域的外側(cè)，將氧化膜(側(cè)壁膜)210和氧化膜209作為掩模來使用而被蝕刻規(guī)定的深度。在這里通過選擇外延生長(zhǎng)形成作為外部基極層發(fā)揮作用的p+型SiGe層211。
如圖39所示，在現(xiàn)有的SiGe基極異質(zhì)結(jié)雙極性晶體管的結(jié)構(gòu)中，n型硅層207(發(fā)射極層)具有位于比側(cè)壁膜210的下面60更靠近上方的寬度較窄的上面50、和位于比側(cè)壁膜210的下面60更靠近下方的寬度較寬的下面。位于n型硅層207的下方的發(fā)射極-基極接合的寬度We2比n+型硅層(發(fā)射極電極)208的寬度We1更大。
在今后進(jìn)一步制造高性能的半導(dǎo)體裝置(SiGe基極異質(zhì)結(jié)雙極性晶體管)的情況下，通過進(jìn)一步微細(xì)地加工n+型硅層(發(fā)射極電極)208使We1變細(xì)，作為其結(jié)果需要使發(fā)射極層的寬度We2微細(xì)化。但是，為了上述而高精度的曝光裝置的導(dǎo)入不可欠缺，制造成本增加。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供具有雜質(zhì)濃度高的集電極層的、降低發(fā)射極層的寬度的高性能的半導(dǎo)體裝置及其制造方法。
本發(fā)明的一方面是含有半導(dǎo)體基板的半導(dǎo)體裝置。在半導(dǎo)體基板上設(shè)置元件分離膜。被包圍在元件分離膜中的有源區(qū)域發(fā)揮作為集電極層的作用。被設(shè)在有源區(qū)域上的導(dǎo)電層發(fā)揮作為基極層的作用。在導(dǎo)電層的一部分上設(shè)置發(fā)射極層。在發(fā)射極層上設(shè)置具有側(cè)面的發(fā)射極電極。第一膜覆蓋發(fā)射極電極的側(cè)面。發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域與導(dǎo)電層相鄰接。在位于發(fā)射極電極下的導(dǎo)電層的一部分和元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域被形成在有源區(qū)域的表面區(qū)域的一部分中。有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，第一雜質(zhì)區(qū)域含有具有與第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型的第二導(dǎo)電型雜質(zhì)，第二雜質(zhì)區(qū)域是與第一雜質(zhì)區(qū)域的導(dǎo)電型相同的導(dǎo)電型，具有比第一雜質(zhì)區(qū)域的導(dǎo)電性更小的導(dǎo)電性。
本發(fā)明的另一方面是含有半導(dǎo)體基板的半導(dǎo)體裝置。在半導(dǎo)體基板上設(shè)置元件分離膜。被包圍在元件分離膜中的有源區(qū)域發(fā)揮作為發(fā)射極層的作用。被設(shè)置在有源區(qū)域上的導(dǎo)電層發(fā)揮作為基極層的作用。在導(dǎo)電層的一部分上設(shè)置發(fā)射極層。具有側(cè)面的發(fā)射極電極被設(shè)置在發(fā)射極層上。第一膜覆蓋發(fā)射極電極的側(cè)面。發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域與導(dǎo)電層相鄰接。在位于發(fā)射極電極下的導(dǎo)電層的一部分和元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域被形成在有源區(qū)域的表面區(qū)域的一部分中。有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，第一雜質(zhì)區(qū)域含有具有與第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型的第二導(dǎo)電型雜質(zhì)，第二雜質(zhì)區(qū)域是與第一雜質(zhì)區(qū)域的導(dǎo)電型相同的導(dǎo)電型，具有比第一雜質(zhì)區(qū)域的導(dǎo)電性更小的導(dǎo)電性。
本發(fā)明的另一方面是含有半導(dǎo)體基板的半導(dǎo)體裝置。在半導(dǎo)體基板上設(shè)置元件分離膜。被包圍在元件分離膜中的有源區(qū)域發(fā)揮作為發(fā)射極層的作用。被設(shè)置在有源區(qū)域上的導(dǎo)電層發(fā)揮作為基極層的作用。在導(dǎo)電層的一部分上設(shè)置發(fā)射極層。具有側(cè)面的發(fā)射極電極被設(shè)置在發(fā)射極層上。第一膜覆蓋發(fā)射極電極的側(cè)面。發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域與導(dǎo)電層相鄰接。在位于發(fā)射極電極下的導(dǎo)電層的一部分和元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域被形成在有源區(qū)域的表面區(qū)域的一部分中。有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，導(dǎo)電層含有具有與第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型的第三導(dǎo)電型雜質(zhì)，第二雜質(zhì)區(qū)域是與導(dǎo)電層的導(dǎo)電型相同的導(dǎo)電型，具有比導(dǎo)電層的導(dǎo)電性更小的導(dǎo)電性。
本發(fā)明的另一方面是含有半導(dǎo)體基板的半導(dǎo)體裝置。在半導(dǎo)體基板上設(shè)置元件分離膜。被包圍在元件分離膜中的有源區(qū)域發(fā)揮作為發(fā)射極層的作用。被設(shè)置在有源區(qū)域上的導(dǎo)電層發(fā)揮作為基極層的作用。在導(dǎo)電層的一部分上設(shè)置發(fā)射極層。具有側(cè)面的發(fā)射極電極被設(shè)置在發(fā)射極層上。第一膜覆蓋發(fā)射極電極的側(cè)面。發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域與導(dǎo)電層相鄰接。在位于發(fā)射極電極下的導(dǎo)電層的一部分和元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域被形成在有源區(qū)域的表面區(qū)域的一部分中。有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，導(dǎo)電層含有具有與第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型的第三導(dǎo)電型雜質(zhì)，第二雜質(zhì)區(qū)域是與有源區(qū)域的導(dǎo)電型相同的導(dǎo)電型，具有比有源區(qū)域的導(dǎo)電性更小的導(dǎo)電性。
本發(fā)明的另一方面是含有半導(dǎo)體基板的半導(dǎo)體裝置。在半導(dǎo)體基板上設(shè)置元件分離膜。被包圍在元件分離膜中的有源區(qū)域是第一導(dǎo)電型，發(fā)揮作為集電極層的作用。在有源區(qū)域上設(shè)置第二導(dǎo)電型的合金層。在合金層上設(shè)置第一導(dǎo)電型的發(fā)射極層。合金層由被配置在發(fā)射極層的正下方的、發(fā)揮作為基極層的作用的第一部分和發(fā)揮作為用于向基極層通電的外部基極層的作用的第二部分組成。有源區(qū)域的表面區(qū)域包括添加了第二導(dǎo)電型的雜質(zhì)的區(qū)域、和與基極層的下面接觸并且被包圍在雜質(zhì)區(qū)域中的、不添加第二導(dǎo)電型的區(qū)域。
本發(fā)明的另一方面是半導(dǎo)體裝置的制造方法。該方法具備準(zhǔn)備用于形成被包圍在元件分離膜中的第一導(dǎo)電型有源區(qū)域的半導(dǎo)體基板的工序；在元件分離膜和有源區(qū)域上形成第二導(dǎo)電型的合金層的工序；在有源區(qū)域的上方中的合金層上形成第一導(dǎo)電型的發(fā)射極電極的工序；從發(fā)射極電極和合金層的上方進(jìn)行第二導(dǎo)電型雜質(zhì)的注入，在有源區(qū)域的表面區(qū)域中除了所述發(fā)射極電極的下方以外的一部分上，選擇性地形成含有第二導(dǎo)電型雜質(zhì)的雜質(zhì)區(qū)域的工序；和將被包含在發(fā)射極電極中的第1導(dǎo)電型雜質(zhì)擴(kuò)散到合金層的一部分中并形成發(fā)射極層的工序。
本發(fā)明的另一方面是含有半導(dǎo)體基板的半導(dǎo)體裝置。在半導(dǎo)體基板上形成集電極層。發(fā)揮作為基極層的作用的導(dǎo)電層被形成在集電極層上。含有第一雜質(zhì)的硅膜被設(shè)置在導(dǎo)電層上。硅膜含有第一區(qū)域、和除了第一區(qū)域以外的第二區(qū)域。具有側(cè)面的發(fā)射極電極被形成在硅膜的第一區(qū)域上。具有下面的第一膜覆蓋發(fā)射極電極的側(cè)面。硅膜的第一區(qū)域與發(fā)射極電極接觸，發(fā)揮作為發(fā)射極層的作用。第一區(qū)域含有與發(fā)射極電極接觸的接觸面，接觸面與第一膜的下面相比，更遠(yuǎn)離基板。硅膜的第二區(qū)域的至少一部分位于導(dǎo)電層和第一膜之間，與導(dǎo)電層和第一膜兩者接觸。第一膜是氮化硅膜和氧化硅膜之間的疊層膜。氮化硅膜的一部分被配置在氧化硅膜和硅膜之間。
本發(fā)明的其它方式和優(yōu)點(diǎn)與示出了本發(fā)明的原理的例子的附圖一同地、從以下的所述中明確。


作為本發(fā)明的新規(guī)定的特征，特別是在添加的請(qǐng)求的范圍中明確。根據(jù)目的及優(yōu)點(diǎn)的本發(fā)明通過參考附圖來理解以下示出的現(xiàn)時(shí)點(diǎn)中的優(yōu)選的實(shí)施例的說明。
圖1是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的剖面圖。
圖2至圖13是用于說明圖1的半導(dǎo)體裝置的制造工序的剖面圖。
圖14a和圖14b是表示在圖1的半導(dǎo)體裝置的雜質(zhì)區(qū)域的導(dǎo)電型分別是p型和n型時(shí)的、集電極-外部基極接合部附近的電阻率的坐標(biāo)。
圖15是表示圖1的半導(dǎo)體裝置的基極-外部基極接合部附近的電阻率的坐標(biāo)。
圖16是本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的剖面圖。
圖17是用于說明圖16的半導(dǎo)體裝置的氧化硅膜的膜厚的剖面圖。
圖18是本發(fā)明的第三實(shí)施方式的半導(dǎo)體裝置的剖面圖。
圖19至23是用于說明圖17的半導(dǎo)體裝置的制造工序的剖面圖。
圖24是本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置的剖面圖。
圖25是圖24的半導(dǎo)體裝置的部分放大圖。
圖26至35是用于說明圖24的半導(dǎo)體裝置的制造方法的剖面圖。
圖36是本發(fā)明的第五實(shí)施方式的半導(dǎo)體裝置的剖面圖。
圖37是用于說明第一現(xiàn)有的SiGe基極異質(zhì)結(jié)雙極性晶體管結(jié)構(gòu)的剖面圖。
圖38是第二現(xiàn)有的SiGe基極異質(zhì)結(jié)雙極性晶體管結(jié)構(gòu)的剖面圖。
圖39是圖38的晶體管的部分放大圖。
具體實(shí)施例方式
根據(jù)本發(fā)明的第一實(shí)施方式說明SiGe基極異質(zhì)結(jié)雙極性晶體管。如圖1所示，在p型硅基板1的上部形成STI(Shallow Trench Isolation)即元件分離膜3。在p型硅基板1上形成含有被包圍在元件分離膜3中的有源區(qū)域2a的集電極層2。在有源區(qū)域2a上形成發(fā)揮作為基極層發(fā)揮作用的SiGe合金層4(第一合金層4a、第二合金層4b)。在第一合金層4a上形成發(fā)揮作為發(fā)射極層的作用的n型擴(kuò)散層6。n型擴(kuò)散層6是含有從多晶硅膜7a擴(kuò)散的n型雜質(zhì)的SiGe合金層4的一部分。在n型擴(kuò)散層6上形成多晶硅膜7a和硅化物膜8a。多晶硅膜7a的側(cè)面和硅化物膜8a的側(cè)面被由絕緣膜組成的側(cè)壁膜9(通稱為側(cè)壁)覆蓋。
在有源區(qū)域2a的表面區(qū)域中的位于多晶硅膜7a的下方的第一合金層4a、和元件分離膜3之間形成雜質(zhì)區(qū)域20。雜質(zhì)區(qū)域20，通過以氮化硅膜11和元件分離膜3為掩模，在有源區(qū)域2a中添加p型雜質(zhì)而被自匹配地形成。在雜質(zhì)區(qū)域20形成時(shí)，位于雜質(zhì)區(qū)域20和側(cè)壁膜9之間的SiGe合金層被形成為第二合金層4b。與第二合金層4b相鄰接而形成發(fā)揮作為外部基極層的作用的p+擴(kuò)散層10。p+擴(kuò)散層10和第二合金層4b的邊界位于雜質(zhì)區(qū)域20上。
p+擴(kuò)散層10的表面上形成發(fā)揮作為外部基極層的低電阻層的作用的硅化物膜8b。層間絕緣膜22形成后，使層間絕緣膜22的上面平坦化。從發(fā)射極層(n型擴(kuò)散層6)引出電極21，以使其與多晶硅膜7a上的硅化物膜8a連接。
p+擴(kuò)散層10是第一雜質(zhì)區(qū)域的例子、雜質(zhì)區(qū)域20是第二雜質(zhì)區(qū)域的例子。
參考圖2～圖13，說明圖1的半導(dǎo)體裝置的制造工序。
(工序1參考圖2)在p型硅基板1上形成STI等元件分離膜3。接著，為了制作有源區(qū)域2a(集電極層2)，離子注入n型雜質(zhì)并使其活性化。例如，將磷(P)以500～4000keV左右的加速能量，注入成從3×1013cm-2到3×1015cm-2左右的濃度，并在1000℃左右的溫度下進(jìn)行熱處理。而且形成集電極引出用擴(kuò)散層(未圖示)。
(工序2參考圖3)通過減壓CVD(Chemical Vapor Deposition)法，使摻雜了1×1019cm-3左右的硼(B)的硅鍺(SiGe)合金層4外延生長(zhǎng)。SiGe合金層4的膜厚作為80nm左右。
在SiGe合金層4中的Ge濃度在層內(nèi)可以一定，但是如果作成Ge濃度從表面?zhèn)?后來形成發(fā)射極層的一側(cè))向集電極層2逐漸增加的傾斜型分布，則可以縮短飛越基極的電子的飛越時(shí)間，可以形成高速工作的晶體管。Ge濃度優(yōu)選在表面?zhèn)葘?shí)質(zhì)上為0％左右，在與有源區(qū)域2a(集電極層2)接觸的側(cè)為15％到20％左右。
在SiGe合金層4的成膜前或后的任何一方或成膜前后的兩方也可以通過減壓CVD法外延生長(zhǎng)不含硼(B)的硅膜或不含硼(B)的SiGe合金層。
(工序3參考圖4)通過光刻法設(shè)置抗蝕圖案，通過干蝕刻去除SiGe合金層4的無需部分。
(工序4參考圖5)通過減壓CVD法，成膜摻雜了1×1020cm-3左右以上n型雜質(zhì)的多晶硅膜7，而且成膜氮化硅膜11。作為n型雜質(zhì)例如使用砷(As)或磷(P)。讓多晶硅膜7的厚度為200nm左右，氮化硅膜11的膜厚為100nm左右。
(工序5參考圖6)通過光刻法設(shè)置抗蝕圖案，通過干蝕刻，依次進(jìn)行氮化硅膜11和多晶硅膜7的蝕刻加工。多晶硅膜7被加工成發(fā)揮作為發(fā)射極電極作用的多晶硅膜7a、和在SiGe合金層4的周圍由多晶硅膜組成的側(cè)壁膜7b。
(工序6參考圖7)利用減壓CVD法形成氧化硅膜12，將氮化硅膜11和元件分離膜3作為掩模，利用離子注入法離子注入硼(B)之后，通過熱處理使其活性化，并在有源區(qū)域2a的表面上形成雜質(zhì)區(qū)域20。離子注入條件為例如將BF2以50～100keV的加速能量，從1×1014cm-2到5×1015cm-2的注入量注入。
雜質(zhì)區(qū)域20通過添加與包含在有源區(qū)域2a中的導(dǎo)電型雜質(zhì)(n型雜質(zhì)P)相反的導(dǎo)電型雜質(zhì)(p型雜質(zhì)B)而被形成。多晶硅膜7a正下方以外的SiGe合金層4成為第二合金層4b，由多晶硅膜組成的側(cè)壁膜7b成為含有雜質(zhì)的多晶硅膜7c。對(duì)于多晶硅膜7a的正下方的SiGe合金層4(沒有添加相反的導(dǎo)電型雜質(zhì)的SiGe合金層4)記為第一合金層4a。
雜質(zhì)區(qū)域20成為導(dǎo)電型不同的兩種雜質(zhì)、即成為在該基礎(chǔ)的有源區(qū)域2a中含有的n型雜質(zhì)的磷(P)、和本工序6中注入的p型雜質(zhì)的硼(B)的混合物，實(shí)質(zhì)上雜質(zhì)濃度成為極薄的狀態(tài)，即成為與不包含雜質(zhì)的本征半導(dǎo)體相似的狀態(tài)。
根據(jù)上述方法，能夠?qū)⑿纬稍诩姌O層(有源區(qū)域2a)中的雜質(zhì)區(qū)域20的面積設(shè)定為最大值。另外，由于能夠只在發(fā)射極電極(多晶硅膜7a)的正下方形成有源區(qū)域2a，因此不形成寄生晶體管，能夠提高晶體管的基本特性。而且，在工序5中，即使在產(chǎn)生抗蝕圖案的對(duì)位的偏離的情況下，只有在發(fā)射極電極正下方也能夠再現(xiàn)穩(wěn)定地形成集電極層。
(工序7參考圖8)使用稀氟酸去除氧化硅膜12。
(工序8參照?qǐng)D9)使用CVD法形成氧化硅膜，接著通過使用干蝕刻來對(duì)整個(gè)面進(jìn)行蝕刻，在氮化硅膜11和多晶硅膜7a的周圍形成稱作側(cè)壁的由氧化硅膜組成的側(cè)壁膜9。氧化硅膜例如通過在720℃左右的溫度下對(duì)四乙氧基硅烷(TEOS)/氧(O2)混合氣體加熱處理而被成膜，氧化硅膜的膜厚是200nm左右。
(工序9參考圖10)使用減壓CVD法形成氧化硅膜13，將氮化硅膜11和側(cè)壁膜9和元件分離膜3作為掩模，使用離子注入法離子注入硼(B)之后，通過熱處理使其活性化，形成發(fā)揮作為外部基極層的作用的p+擴(kuò)散層10。離子注入條件為例如將BF2以從1keV到30keV的加速能量，從1×1014cm-2到5×1015cm-2的注入量注入。
由此，與發(fā)射極電極(多晶硅膜7a)作為掩模而形成的雜質(zhì)區(qū)域20相比，通過僅錯(cuò)開側(cè)壁膜9厚度(水平方向的厚度)而能夠形成p+擴(kuò)散層10。該結(jié)果，比與有源區(qū)域2a的接合部而言，只在與電容小的雜質(zhì)區(qū)域20的接合部中存在p+擴(kuò)散層10和集電極層之間的結(jié)電容，與p+擴(kuò)散層10和第二合金層4b的接合部位于有源區(qū)域2a上的情況(在p+擴(kuò)散層10上存在與有源區(qū)域2a的接合部的情況)相比，可以削減集電極-外部基極層之間的結(jié)電容。另外，在工序5中，即使產(chǎn)生在抗蝕圖案的對(duì)位偏離的情況，也再現(xiàn)穩(wěn)定，通過僅錯(cuò)開與雜質(zhì)區(qū)域20相對(duì)應(yīng)的側(cè)壁膜9的厚度(水平方向的厚度)可以形成p+擴(kuò)散層10。各層的硼(B)的濃度以第一合金層4a、第二合金層4b、p+擴(kuò)散層10的順序變高。
(工序10參考圖11)進(jìn)行熱處理，使多晶硅膜7a的n型雜質(zhì)擴(kuò)散在SiGe合金層4(4a，4b)中，并形成n型擴(kuò)散層6。該結(jié)果，發(fā)射極-基極接合被形成在SiGe合金層4內(nèi)。熱處理是使用RTA(Rapid Thermal Annealing)裝置，在1050℃左右下進(jìn)行5秒～30秒間左右的處理。也可以控制工序10的熱處理，以使p+擴(kuò)散層10和第二合金層4b之間的邊界到達(dá)側(cè)壁膜9的下方。(工序11參考圖12)，熱處理后，使用稀氟酸和磷酸，去除發(fā)射極電極上的氧化硅膜13和氮化硅膜11。雖然未圖示，但是也可以同時(shí)去除基極電極上和集電極電極上的氧化硅膜和氮化硅膜11。
(工序12參考圖13)在發(fā)揮作為多晶硅膜7a的表面和外部基極層的作用的p+擴(kuò)散層10的表面上形成鈷(Co)層。進(jìn)行熱處理而形成硅化鈷膜(硅化物膜8a、8b)。硅化物膜8a、8b的片電阻值是5Ω/square左右，是與現(xiàn)有的p+擴(kuò)散層10的片電阻值100Ω/square左右相比極低的電阻值。因此，可以降低在內(nèi)部基極層(第一合金層4a、第二合金層4b)、和外部基極層的基極引出的電極(圖中未示)之間產(chǎn)生的寄生電阻。
在硅化物處理中，代替鈷，而利用鈦來形成硅化鈦，也得到同樣的效果。
(工序13參考圖1)使等離子體TEOS膜等層間絕緣膜22堆積在半導(dǎo)體基板的表面上，進(jìn)行NPN晶體管的集電極電極部(未圖示)、基極電極部(未圖示)和發(fā)射極電極部的接觸開口，形成由鈦等組成的勢(shì)壘金屬層、和由鋁或鋁合金組成的導(dǎo)電層(引出電極21)，并完成具有NPN晶體管的雙極性晶體管(半導(dǎo)體裝置)。
根據(jù)第一實(shí)施方式，得到以下的優(yōu)點(diǎn)。
在SiGe基極異質(zhì)結(jié)的雙極性晶體管中，在除了發(fā)射極層(n型擴(kuò)散層6)正下方的部分以外的有源區(qū)域2a的表面上形成雜質(zhì)區(qū)域20。雜質(zhì)區(qū)域20含有與含有n型雜質(zhì)的有源區(qū)域2a的導(dǎo)電型相反的p型雜質(zhì)。雜質(zhì)區(qū)域20的導(dǎo)電型根據(jù)有源區(qū)域2a的n型雜質(zhì)的含有量和p型雜質(zhì)的注入量來決定。即，雜質(zhì)區(qū)域20的導(dǎo)電型可以為n型，也可以為p型。含有導(dǎo)電型不同的雜質(zhì)的雜質(zhì)區(qū)域20具有近似于本征半導(dǎo)體的性質(zhì)。從而，雜質(zhì)區(qū)域20的導(dǎo)電性比有源區(qū)域2a(集電極層)和p+擴(kuò)散層10(外部基極層)的導(dǎo)電性足夠地低。
考察集電極-外部基極之間的結(jié)電容。在集電極-外部基極之間的pn接合邊界上形成空穴層。夾住空穴層的層的電阻越高，則介電常數(shù)越小，降低該電容。在雜質(zhì)區(qū)域20的導(dǎo)電型為p型時(shí)，pn接合被形成在有源區(qū)域2a和雜質(zhì)區(qū)域20之間。圖14a示出了pn接合附近的電阻率。雜質(zhì)區(qū)域20的導(dǎo)電性比p+擴(kuò)散層10的導(dǎo)電性更低。因此，與有源區(qū)域2a不經(jīng)由雜質(zhì)區(qū)域20而與p+擴(kuò)散層10直接接觸的情況相比，結(jié)電容小。另一方面，在雜質(zhì)區(qū)域20的導(dǎo)電型是n型的情況下，pn接合被形成在雜質(zhì)區(qū)域20和p+擴(kuò)散層10(一部分，第二合金層4b)之間。圖14b示出了pn接合附近的電阻率。通過p型雜質(zhì)的追加注入，雜質(zhì)區(qū)域20的實(shí)際的雜質(zhì)濃度比有源區(qū)域2a低，雜質(zhì)區(qū)域20的導(dǎo)電性也變低。因此，結(jié)電容比有源區(qū)域2a和p+擴(kuò)散層10直接接觸時(shí)的結(jié)電容更小。
在第一實(shí)施方式中，即使集電極濃度、即有源區(qū)域2a的n型雜質(zhì)濃度變高，將形成實(shí)際的晶體管的npn接合的發(fā)射極層(n型擴(kuò)散層6)的正下方的部分以外的有源區(qū)域2a作為雜質(zhì)區(qū)域20，在此能夠有效地降低集電極濃度。通過集電極的高濃度化，提高雙極性晶體管的截止頻率。但是，抑制集電極-外部基極之間的結(jié)電容的增大。因此，根據(jù)第一實(shí)施方式，得到高性能的雙極性晶體管(半導(dǎo)體裝置)。
在位于發(fā)射極電極下方的導(dǎo)體層和元件分離膜之間的有源區(qū)域的表面上，通過設(shè)置雜質(zhì)區(qū)域20，可以只在發(fā)射極層正下方局部形成有源區(qū)域(集電極層)。根據(jù)該結(jié)構(gòu)，不形成寄生晶體管，而提高晶體管的基本特性。
通常，在SiGe基極異質(zhì)結(jié)的雙極晶體管中，基極電流從外部基極層向基極層流動(dòng)。對(duì)于外部基極層和基極層的電阻率，有1個(gè)數(shù)量級(jí)以上的差。在電阻率在很大程度上不同的層的邊界中，由于電流特性劣化，所以若直接連接外部基極層和基極層，則具有晶體管的特性劣化的可能性。在第一實(shí)施方式的雙極性晶體管中，在外部基極層(p+擴(kuò)散層10)和基極層(第一合金層4a)之間配置第二合金層4b。p型雜質(zhì)(B)的濃度以基極層、第二合金層4b、外部基極層的順序變高。即，如在圖15中示出基極層和外部基極層的邊界附近的電阻率的變化方式那樣，第二合金層4b的導(dǎo)電性比基極層高，另外比外部基極層更低(電阻率外部基極層＜第二合金層＜基極層)。這樣，基極層和外部基極層之間有多層連接，在各層連接中的電阻率的變化比基極層和外部基極層之間的直接連接相比足夠小。因此，不形成電阻率變化急劇的部分，由于電阻率的差較大的外部基極層和基極層被歐姆接合，所以在第一實(shí)施方式的雙極性晶體管中，也可以適當(dāng)?shù)匾种苹鶚O電流通電時(shí)的電流特性的劣化。
說明本發(fā)明第二實(shí)施方式的半導(dǎo)體裝置。
在使雙極性晶體管的特性惡化的寄生電容中，含有發(fā)射極-基極之間的連接電容。在第二實(shí)施方式的半導(dǎo)體裝置中，降低發(fā)射極-基極之間的連接電容。如圖16所示，第二實(shí)施方式的SiGe基極異質(zhì)結(jié)雙極性晶體管，除了發(fā)射極-基極連接部以外，具有與第一實(shí)施方式相同的結(jié)構(gòu)。雙極性晶體管的基極層通過位于發(fā)射極層的正下方的電阻率高且導(dǎo)電性低的第一合金層4a、和位于該側(cè)方的電阻率低且導(dǎo)電性高的第二合金層4b來形成。n型擴(kuò)散層6含有高濃度的n型雜質(zhì)，發(fā)揮作為發(fā)射極層的作用。第一合金層4a的導(dǎo)電性比第二合金層4b低。n型擴(kuò)散層6與導(dǎo)電性低的第一合金層4a接觸，與第二合金層4b不接觸。如果夾持形成在pn接合部中的空穴層的兩層導(dǎo)電性高，則結(jié)電容增大。但是，由于在第二實(shí)施方式的半導(dǎo)體裝置中n型擴(kuò)散層6(發(fā)射極層)不與導(dǎo)電性高的第二合金層4b直接接觸，所以發(fā)射極-基極之間的連接電容大幅度下降。另外，與第一實(shí)施方式相同地、也降低發(fā)射極-外部基極之間的結(jié)電容。
以與第1實(shí)施方式的差異為中心說明第二實(shí)施方式的半導(dǎo)體裝置的制造工序。
在第二實(shí)施方式的制造工序中，進(jìn)行第一實(shí)施方式的工序1至工序5之后，在工序6中，使用減壓CVD法形成具有規(guī)定膜厚t的氧化硅膜12a。
說明氧化硅膜12a的膜厚。在工序6中形成氧化硅膜12a之后，使用離子注入技術(shù)在有源區(qū)域2a中注入硼(B)并形成雜質(zhì)區(qū)域20。硼也被注入到雜質(zhì)區(qū)域20的正上方的SiGe合金層4中(參考圖17)。由于氮化硅膜11和氧化硅膜12a發(fā)揮作為掩模的作用，所以在氮化硅膜11和氧化硅膜12a的下方不注入硼。因此，在SiGe合金層4中，形成通過離子注入使雜質(zhì)濃度不變化的第一合金層4a、和通過離子注入而使雜質(zhì)濃度提高的第二合金層4b。
在第二實(shí)施方式的工序10中，發(fā)揮作為發(fā)射極-電極的作用的多晶硅膜7a中的n型雜質(zhì)通過熱處理被擴(kuò)散到SiGe合金層4中，發(fā)揮作為發(fā)射極層的作用，并形成擴(kuò)散n型雜質(zhì)的n型擴(kuò)散層6。在SiGe合金層4中，多晶硅膜7a的n型雜質(zhì)不僅向半導(dǎo)體基板1的縱方向擴(kuò)散，也向與半導(dǎo)體基板1平行的橫方向擴(kuò)散，在SiGe合金層4中，n型雜質(zhì)從多晶硅膜7a側(cè)面向上述橫方向露出長(zhǎng)度α并被擴(kuò)散在長(zhǎng)度α的擴(kuò)散范圍內(nèi)(參考圖17)。在第二實(shí)施方式的工序6中，硅氧化膜12a被形成為具有比露出的長(zhǎng)度α更大的膜厚t的結(jié)構(gòu)。氧化硅膜12a的膜厚t的例子是30～50nm。
通過具有規(guī)定膜厚t的氧化硅膜12a，多晶硅膜7a的n型雜質(zhì)只擴(kuò)散在第一合金層4a內(nèi)，不到達(dá)第二合金層4b。工序10之后形成的n型擴(kuò)散層6(發(fā)射極層)不直接接觸第二合金層4b。因此，降低發(fā)射極-基極之間的結(jié)電容。
參考圖18～圖23說明本發(fā)明的第三實(shí)施方式的半導(dǎo)體裝置。
集電極-外部基極之間的結(jié)電容和基極—外部基極之間的寄生電阻是影響晶體管特性的主要原因。在第三實(shí)施方式中，在使晶體管特性降低的兩個(gè)主要原因中，通過降低集電極—外部基極之間的結(jié)電容，提高晶體管特性，降低半導(dǎo)體裝置的制造工序數(shù)，抑制制造成本。更具體地，在第三實(shí)施方式中，省略第二合金層4b(參考圖1和圖16)，如圖18所示，單獨(dú)的合金層4c發(fā)揮作為基極層的作用。合金層4c被配置在多晶硅摸7a和絕緣性的側(cè)壁膜9的正下方。合金層4c的下面與有源區(qū)域2a接觸。合金層4c的側(cè)面直接接觸發(fā)揮作為外部基極層的作用的p+擴(kuò)散層10。添加p型雜質(zhì)的雜質(zhì)區(qū)域20a被形成在除了在有源區(qū)域2a表面區(qū)域中的合金層4c的正下方以外的外側(cè)部分中。
說明第三實(shí)施方式的半導(dǎo)體裝置的制造工序。
在第三實(shí)施方式中，通過第一實(shí)施方式的工序1至工序5，在有源區(qū)域2a上形成SiGe合金層4，在SiGe合金層4上形成多晶硅膜7a，在多晶硅膜7a上形成氮化硅膜11。此后，進(jìn)行以下工序6A～工序10A。
(工序6A參考圖19)在層疊有SiGe合金層4、多晶硅膜7a和氮化硅膜11的p型硅基板1的表面上使用CVD法形成氧化硅膜。通過由干蝕刻對(duì)整個(gè)面進(jìn)行蝕刻，在氮化硅膜11和多晶硅膜7a的周圍形成由上述氧化硅膜組成的側(cè)壁膜9(側(cè)壁)。工序6A相當(dāng)于第一實(shí)施方式的工序8。通過例如對(duì)四乙氧基硅烷(TEOS)/氧(O2)混合氣體在720℃左右下進(jìn)行加熱處理而成膜氧化硅膜，氧化硅膜具有200nm左右的膜厚。在第三實(shí)施方式中，在雜質(zhì)區(qū)域20的形成前，形成側(cè)壁膜9。
(工序7A參考圖20)使用減壓CVD法形成氧化硅膜13，將氮化硅膜11、側(cè)壁膜9和元件分離膜3作為掩模，離子注入硼(B)。進(jìn)行熱活性化，形成p+擴(kuò)散層10。工序7A相當(dāng)于第一實(shí)施方式的工序9，但是離子注入條件與第一實(shí)施方式不同。例如BF2以從50keV到70keV的加速能量，并以從1×1014cm-2到5×1015cm-2的濃度注入。第三實(shí)施方式的工序7A的加速能量比第一實(shí)施方式的工序9更高。硼(B)到達(dá)SiGe合金層4的正下方的有源區(qū)域2a，在有源區(qū)域2a中形成添加了p型雜質(zhì)的雜質(zhì)區(qū)域20a。通過變更用于形成p+擴(kuò)散層10的離子注入條件，不增加工序數(shù)，形成降低集電極-外部基極之間的結(jié)電容的雜質(zhì)區(qū)域20a。
在發(fā)揮作為掩模的作用的氮化硅膜11和側(cè)壁膜9的正下方的SiGe合金層4的部分中，不添加硼，不變更SiGe合金層4的其它部分的雜質(zhì)濃度。通過離子注入，SiGe合金層4區(qū)劃為雜質(zhì)濃度低的合金層4c和雜質(zhì)濃度高的p+擴(kuò)散層10。
通過氮化硅膜11、側(cè)壁膜9和元件分離膜3的掩模，自匹配地形成雜質(zhì)區(qū)域20a和p+擴(kuò)散層10。因此，在工序5中，即使產(chǎn)生了對(duì)抗蝕圖案的對(duì)位的偏離的情況下，也可以只在發(fā)射極電極的正下方局部地形成集電極層。
(工序8A參考圖21)進(jìn)行熱處理使多晶硅膜7a的n型雜質(zhì)擴(kuò)散在合金層4c中，形成n型擴(kuò)散層6。其結(jié)果，發(fā)射極-基極接合在SiGe合金層4內(nèi)形成。使用RTA裝置，在1050℃左右下，以5秒～30秒左右的時(shí)間來進(jìn)行熱處理。工序8A相當(dāng)于第一實(shí)施方式的工序10。
(工序9A參考圖22)熱處理后，使用稀氟酸和磷酸，去除發(fā)射極電極上的氧化硅膜13和氮化硅膜11。未圖示，但是也同時(shí)去除基極電極上和集電極電極上的氧化硅膜和氮化硅膜11。工序9A相當(dāng)于第一實(shí)施方式的工序11。
(工序10A參考圖23)在多晶硅7a的表面和p+擴(kuò)散層10的表面上形成鈷(Co)層。進(jìn)行熱處理而形成硅化鈷膜(硅化物膜8a、8b)。工序10A相當(dāng)于第一實(shí)施方式的工序12。
以下，說明本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置。圖24的半導(dǎo)體裝置是SiGe基極異質(zhì)結(jié)雙極性晶體管。
在硅基板1上形成發(fā)揮作為集電極層的作用的外延層2。在外延層2的一部分中通過STI(Shallow Trench Isolation)形成元件分離膜3。在外延層2上形成發(fā)揮作為基極區(qū)域的作用的SiGe合金層4。在SiGe合金層4上形成硅膜5。通過在硅膜5的一部分中擴(kuò)散n型雜質(zhì)，形成發(fā)揮作為發(fā)射極層的作用的n型擴(kuò)散層6。詳細(xì)地說，如圖33所示，硅膜5具有上下相反的T字狀的剖面。n型擴(kuò)散層6通過在硅膜5突出的上部擴(kuò)散n型雜質(zhì)而被形成。
在n型擴(kuò)散層6上形成多晶硅膜7a。在多晶硅膜7a上形成硅化物膜8a。絕緣性的側(cè)壁膜9(側(cè)壁)覆蓋n型擴(kuò)散層6、多晶硅膜7a和硅化物膜8a的側(cè)面。側(cè)壁膜9是氮化硅膜12c和氧化硅膜14a之間的疊層膜。
n型擴(kuò)散層6和多晶硅膜7a之間的接觸面50，即多晶硅膜7a的底面位于比側(cè)壁膜9的下面60更靠近上方的位置。氮化硅膜12c的一部分被配置在氧化硅膜14a和硅膜5之間、以及氧化硅膜14a和n型擴(kuò)散層6之間。硅膜5的周邊部被配置在側(cè)壁膜9和SiGe合金層4之間，并與側(cè)壁膜9的下面60和SiGe合金層4的上面接觸。在硅膜5的周圍形成與基極區(qū)域連接的p+擴(kuò)散層10和硅化物膜8b。
硅膜5是第二區(qū)域例子，n型擴(kuò)散層6是第一區(qū)域的例子。
如圖39所示，在現(xiàn)有的半導(dǎo)體裝置中，發(fā)射極-基極接合部分的寬度是We2。與此對(duì)應(yīng)，在第四實(shí)施方式的半導(dǎo)體裝置中，如圖25所示，具有與現(xiàn)有技術(shù)相同的加工尺寸的硅膜5具有第一區(qū)域(n型擴(kuò)散層6)和第二區(qū)域(除了n型擴(kuò)散層6的區(qū)域以外)。第二區(qū)域含有位于上述第一區(qū)域6的下方的下部、和包圍第一區(qū)域6的外周的周邊部。硅膜5的內(nèi)部的第一區(qū)域6發(fā)揮作為發(fā)射極層的作用，在發(fā)射極層的下方形成發(fā)射極-基極接合。即，在優(yōu)選的實(shí)施方式的半導(dǎo)體裝置中，發(fā)射極-基極接合的寬度是We3。當(dāng)該寬度We3比硅膜5和SiGe合金層4之間的邊界寬度(圖39的寬度We2)小。如果控制向硅膜5的n型雜質(zhì)的擴(kuò)散，則實(shí)際上可以使發(fā)射極層的寬度即發(fā)射極-基極接合的寬度We3作成可以與We1相等。其結(jié)果，不導(dǎo)入高精度的曝光裝置，可以降低發(fā)射極層的寬度We3。在發(fā)射極層的寬度We3比硅膜5和SiGe合金層4之間的邊界寬度We2更小的情況下，通過較少的電流得到相同的電流密度。因此，根據(jù)第四實(shí)施方式，可以形成低功耗的晶體管，其結(jié)果，可以得到高性能的半導(dǎo)體裝置。
在本發(fā)明的第四實(shí)施方式中，硅膜5的至少一部分位于SiGe合金層4和側(cè)壁膜9之間，并與SiGe合金層4和側(cè)壁膜9兩者接觸。除了硅膜5的上述的至少一部分以外的部分涉及發(fā)射極-基極接合。另一方面，在現(xiàn)有的結(jié)構(gòu)中，與硅膜5相對(duì)應(yīng)的部分也發(fā)揮作為發(fā)射極層的作用。第四實(shí)施方式的結(jié)構(gòu)的發(fā)射極-基極接合面積比現(xiàn)有結(jié)構(gòu)更狹小。因此，可以提供削減比現(xiàn)有結(jié)構(gòu)的接合尺寸面積更狹小的量的結(jié)電容的晶體管(半導(dǎo)體裝置)。
側(cè)壁膜9是由氮化硅膜12c和氧化硅膜14a組成的疊層膜。氮化硅膜12c的一部分被配置在氧化硅膜14a和硅膜5之間，氮化硅膜12c的另一部分被配置在氧化硅膜14a和n型擴(kuò)散層6之間。根據(jù)該結(jié)構(gòu)，可以防止在硅膜5(n型擴(kuò)散層6)中含有的雜質(zhì)(硼(B))向氧化硅膜14a的擴(kuò)散，在硅膜5(n型擴(kuò)散層6)中雜質(zhì)的濃度維持在所希望的值。因此，得到具有如設(shè)計(jì)那樣的特性的晶體管。
參考圖26～圖38，說明本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置的制造工序。
(工序1參考圖26)在p硅基板1上形成STI等元件分離膜3。接著，為了制造集電極層2，通過離子注入n型雜質(zhì)而使其活性化。例如，將磷(P)以500～4000keV左右的加速能量，注入成從3×1013cm-2到3×1015cm-2左右的濃度，并進(jìn)行1000℃左右的熱處理。由摻雜n型雜質(zhì)的硅外延層形成集電極層2，此后可以形成STI等元件分離膜3。
(工序2參考圖27)通過減壓CVD(Chemical Vapor Deposition)法外延生長(zhǎng)以1×1019cm-3左右的濃度摻雜了硼(B)的硅鍺(SiGe)合金層4；和不包含鍺(Ge)的硅膜5。讓SiGe合金層4和硅膜5的膜厚分別為40nm左右，合計(jì)為80nm左右。硼(B)是第一雜質(zhì)的例子。
在SiGe合金層4中的Ge濃度也可以在層內(nèi)一定，但是可以是具有Ge濃度從與硅膜5接觸的位置向集電極層2逐漸增加的梯度形狀的SiGe合金層4。根據(jù)具有梯度形狀的SiGe合金層4，可以縮短飛越基極的電子飛越時(shí)間，可以形成高速工作的晶體管。Ge濃度實(shí)際上在與硅膜5接觸的一側(cè)優(yōu)選作為0％左右，在與集電極層2接觸的一側(cè)優(yōu)選為15％至20％左右。
在硅膜5中，與SiGe合金層4相同地?fù)诫s硼(B)。
在SiGe合金層4的成膜前，也可以通過減壓CVD法外延生長(zhǎng)不含硼(B)的硅膜或不含硼(B)的SiGe合金層。
(工序3參考圖28)接著，通過光刻法設(shè)置抗蝕圖案，通過干蝕刻去除硅膜5和SiGe合金層4的無需部分。
(工序4參考圖29)通過減壓CVD法，成膜摻雜了1×1020cm-3左右以上的n型雜質(zhì)的多晶硅膜7，而且成膜氮化硅膜11。作為n型雜質(zhì)，例如使用砷(As)或磷(P)。多晶硅膜7的膜厚作為200nm左右，氮化硅膜11的膜厚作為100nm左右。
(工序5參考圖30)通過光刻法設(shè)置抗蝕圖案，通過干蝕刻，以氮化硅膜11、多晶硅膜7、硅膜5的順序進(jìn)行蝕刻加工。此時(shí)，干蝕刻不能進(jìn)行到完全去除硅膜5為止，在SiGe合金層4上的整個(gè)面上殘留一部分的狀態(tài)下結(jié)束。其結(jié)果，硅膜5作成具有相反的T字剖面的形狀70。多晶硅膜7被加工為發(fā)揮作為發(fā)射極電極的作用的多晶硅膜7a、和由包圍SiGe合金層4和硅膜5的多晶硅膜組成的側(cè)壁膜7b。
(工序6參考圖31)使用CVD法依次形成氮化硅膜12b和氧化硅膜14。氮化硅膜12b，例如通過對(duì)二氯硅烷(SiH2Cl2)/氨(NH3)混合氣體在700℃左右下進(jìn)行加熱處理而被成膜，膜厚大約為10nm。氧化硅膜14，例如通過對(duì)四乙氧基硅烷(TEOS)/氧(O2)混合氣體在720℃左右下進(jìn)行加熱處理而被成膜，膜厚大約是200nm左右。
(工序7參考圖32)接著通過使用干蝕刻對(duì)整個(gè)面蝕刻氧化硅膜14，在氮化硅膜11、多晶硅膜7a和硅膜5的凸部的周圍形成稱為側(cè)壁的氧化硅膜14a。在干蝕刻中，由于氮化硅膜14a相對(duì)氧化硅膜的蝕刻選擇比為10以上，因此即使考慮到在氧化硅膜14a加工時(shí)的制造偏差，也不會(huì)蝕刻去除氮化硅膜12b。其結(jié)果，通過于蝕刻，不會(huì)給硅膜5帶來蝕刻損害，能夠形成控制成如設(shè)計(jì)那樣的膜厚的基極層。
(工序8參考圖33)使用離子注入法而離子注入硼(B)之后，通過熱處理使其活性化，并形成p+擴(kuò)散層10。離子注入條件是，例如將BF2以從1keV至30keV的加速能量，從1×1014cm-2到5×1015cm-2的注入量注入。在該注入條件中，離子不通過在多晶硅膜7a上存在的大約為100nm的膜厚的氮化硅膜11，在多晶硅膜7a上不注入硼。
(工序9參考圖34)接著，進(jìn)行熱處理，使多晶硅膜7a的n型雜質(zhì)擴(kuò)散在硅膜5中，并形成n型擴(kuò)散層6。該結(jié)果，發(fā)射極-基極接合被形成在硅膜5內(nèi)。使用RTA裝置，在1050℃左右下以5秒～30秒間左右的時(shí)間來進(jìn)行熱處理。
在硅膜5內(nèi)形成的發(fā)射極層(n型擴(kuò)散層6)，是通過來自多晶硅膜7a的n型雜質(zhì)擴(kuò)散而被形成。由于雜質(zhì)不僅向基板1的方向(深度方向)擴(kuò)散且與基板1平行的方向(橫方向)擴(kuò)散，因此有效的發(fā)射極寬度比多晶硅膜7a的寬度更寬。但是，在本發(fā)明的第四實(shí)施方式中，由于發(fā)射極層(n擴(kuò)散層6)和發(fā)射極電極(多晶硅膜7a)之間的接觸面50位于比氮化硅膜12b(在后工序中的側(cè)壁膜9)的下面60更靠近上方的位置，因此氮化硅膜12b成為雜質(zhì)擴(kuò)散阻擋壁，抑制向n型擴(kuò)散層6的橫方向的擴(kuò)大。因此，使發(fā)射極層的尺寸寬度微細(xì)化。
通過氮化硅膜12b位于氧化硅膜14a、硅膜5和n型擴(kuò)散層6之間，可以防止在硅膜5和n型擴(kuò)散層6中含有的雜質(zhì)(硼(B))向氧化硅膜14a的擴(kuò)散。在硅膜5和n型擴(kuò)散層6中維持所希望的雜質(zhì)濃度，可以得到具有如設(shè)計(jì)那樣的特性的晶體管。
(工序10參考圖35)熱處理后，使用磷酸，去除在基極電極上、發(fā)射極電極上和集電極電極上(未圖示)的氮化硅膜12b和氮化硅膜11，并形成由氮化硅膜12c和氧化硅膜14a的疊層膜組成的側(cè)壁膜9。磷酸處理例如在160℃下進(jìn)行20分鐘左右。該結(jié)果，只有在氧化硅膜14a、、硅膜5、n型擴(kuò)散層6和多晶硅膜7a之間形成氮化硅膜12c。通過氮化硅膜12c位于氧化硅膜14a、硅膜5和n型擴(kuò)散層6之間，即使實(shí)施熱處理，也可以防止在硅膜5和n型擴(kuò)散層6中含有的雜質(zhì)的向氧化硅膜14a的擴(kuò)散。在硅膜5和n型擴(kuò)散層6中維持所希望的雜質(zhì)濃度，得到具有如設(shè)計(jì)那樣的特性的晶體管。
(工序11參考圖24)在多晶硅7a的表面和p+擴(kuò)散層10的表面上形成鈷(Co)層，進(jìn)行熱處理而形成硅化鈷膜(硅化物膜)8a、8b。硅化物膜8a、8b的片電阻值是5Ω/square左右，與現(xiàn)有的p+型SiGe層(p+擴(kuò)散層10)的片電阻值100Ω/square左右相比，是極低的。因此，能夠降低在內(nèi)部基極層、和與外部基極層連接的基極電極(未圖示)之間所產(chǎn)生的寄生電阻。
在硅化物處理中，代替鈷，而使用鈦來形成硅化鈦膜，也得到同樣的效果。
使等離子體TEOS膜等層間絕緣膜堆積在半導(dǎo)體基板的表面上，并進(jìn)行NPN晶體管的集電極電極部、基極電極部和發(fā)射極電極部的接觸開口，形成由鈦等組成的勢(shì)壘金屬層、和由鋁或鋁合金組成的導(dǎo)電層，能夠制造具有NPN晶體管的雙極性晶體管。
參考圖36，通過本發(fā)明的第五實(shí)施方式說明SiGe基極異質(zhì)結(jié)雙極性晶體管。第五實(shí)施方式和第四實(shí)施方式之間的差異是n型擴(kuò)散層6的下面與SiGe合金層4接觸的點(diǎn)，即n型擴(kuò)散層6的一部分被埋入到SiGe合金層中的點(diǎn)。硅膜5a是第二區(qū)域的例子，n型擴(kuò)散層6a是第一區(qū)域的例子。
通過n型擴(kuò)散層6a的下面與SiGe合金層4接觸，縮短從發(fā)揮作為發(fā)射極層的作用的n型擴(kuò)散層6a的下面到集電極層2的距離，縮短從發(fā)射極層流到集電極層的電子的移動(dòng)時(shí)間。因此根據(jù)第五實(shí)施方式，進(jìn)一步得到高速動(dòng)作的高性能的晶體管。
為了制造本發(fā)明第五實(shí)施方式的半導(dǎo)體裝置，在第四實(shí)施方式的工序2中，通過減壓CVD法形成30nm左右的硅膜5a，在第四實(shí)施方式的工序9中，使用RTA裝置而進(jìn)行5秒左右的、且在1050℃左右下的熱處理。因此，多晶硅膜7a的n型雜質(zhì)向集電極層2擴(kuò)散40nm左右，通過膜厚30nm左右的硅膜5a，到達(dá)SiGe合金層4。根據(jù)第五實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)，與n型擴(kuò)散層6a的下面(發(fā)射極基極接合部)未到達(dá)SiGe合金層4中的情況(n型擴(kuò)散層6a的下面位于硅膜5a中的情況下)相比，發(fā)射極注入效率變大，并提高電流放大率。這是因?yàn)?，在n型擴(kuò)散層6a的下面位于SiGe合金層4中的情況下，通過SiGe合金層的能帶隙比硅膜的能帶隙狹小，與n型擴(kuò)散層6a的下面位于硅膜5a中的情況相比，與從發(fā)射極層向基極層注入的電子相對(duì)應(yīng)的阻擋壁的高度變小。因此，能夠設(shè)定為，使與從發(fā)射極層向基極層注入的電子相對(duì)應(yīng)的阻擋壁的高度小于與從基極層注入到發(fā)射極層中的空穴相對(duì)應(yīng)的阻擋壁的高度，能夠使發(fā)射極注入效率變大，進(jìn)一步實(shí)現(xiàn)高的電流放大率。從而，能夠進(jìn)一步提供高性能的半導(dǎo)體裝置。
也可以將各個(gè)實(shí)施方式變更為如下。
在各個(gè)實(shí)施方式中，將n型作為第一導(dǎo)電型，將p型作為第二導(dǎo)電型而進(jìn)行了說明，但是也可以將p型作為第一導(dǎo)電型，將n型作為第二導(dǎo)電型。
在各個(gè)實(shí)施例中，作為基極層和外部基極層的例子的第一合金層4a、第二合金層4b和p+擴(kuò)散層10并不局限于單一的SiGe層，也可以是層疊了Si層和SiGe層的Si/SiGe疊層、或Si/SiGe/Si疊層。
本發(fā)明可以適用于各種雙極性晶體管。例如半導(dǎo)體基板也可以是鎵/砷(GaAs)基板。發(fā)揮作為基極層的作用的導(dǎo)電層的材料也可以是鋁/鎵/砷(AlGaAs)合金。該晶體管是所謂的AlGaAs基極異質(zhì)結(jié)的雙極性晶體管。
在各個(gè)實(shí)施方式中，通過離子注入硼以使其到達(dá)有源區(qū)域2a的表面，而形成雜質(zhì)區(qū)域20、20a。也可以將硼(B)注入為不到達(dá)有源區(qū)域2a的表面。注入后，也可以使硼(B)熱擴(kuò)散到有源區(qū)域2a的表面，而形成雜質(zhì)區(qū)域20、20a。
各個(gè)工序的詳細(xì)的說明并不局限于各個(gè)實(shí)施方式的例子，也可以進(jìn)行變更。
只要雜質(zhì)區(qū)域20、20a的導(dǎo)電性小于有源區(qū)域2a的導(dǎo)電性，則雜質(zhì)區(qū)域20、20a也可以只含有n型雜質(zhì)，或只含有p型雜質(zhì)。
在此，雖然只記載了本發(fā)明的幾個(gè)實(shí)施方式，但是在不脫離本發(fā)明宗旨的范圍內(nèi)，本領(lǐng)域技術(shù)人員明確，也可以用其它特有的方式使其具體化。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備半導(dǎo)體基板(1)；被設(shè)置在所述半導(dǎo)體基板(1)上的元件分離膜(3)；被包圍在所述元件分離膜中的、發(fā)揮作為集電極層的作用的有源區(qū)域(2、2a)；被設(shè)置在所述有源區(qū)域上的、發(fā)揮作為基極層的作用的導(dǎo)電層(4)；被設(shè)置在所述導(dǎo)電層的一部分(4a)上的發(fā)射極層(6)；具有側(cè)面并設(shè)置在所述發(fā)射極層上的發(fā)射極電極(7a)；覆蓋所述發(fā)射極電極的所述側(cè)面的第一膜(9)；與所述導(dǎo)電層相鄰接并發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域(10)；和被形成在所述有源區(qū)域(2、2a)的表面區(qū)域的一部分上，并在位于所述發(fā)射極電極的下方的所述導(dǎo)電層的一部分(4a)和所述元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域(20)；所述有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，所述第一雜質(zhì)區(qū)域含有第二導(dǎo)電型雜質(zhì)，其具有與所述第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型，所述第二雜質(zhì)區(qū)域(20)是與所述第一雜質(zhì)區(qū)域的導(dǎo)電型相同的導(dǎo)電型，具有比所述第一雜質(zhì)區(qū)域的導(dǎo)電性小的導(dǎo)電性。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第一雜質(zhì)區(qū)域(10)和所述導(dǎo)電層(4)之間的邊界位于所述第二雜質(zhì)區(qū)域(20)上。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第二雜質(zhì)區(qū)域含有相互導(dǎo)電型不同的雜質(zhì)。
4.一種半導(dǎo)體裝置，具備半導(dǎo)體基板(1)；被設(shè)置在所述半導(dǎo)體基板(1)上的元件分離膜(3)；被包圍在所述元件分離膜中的、發(fā)揮作為集電極層的作用的有源區(qū)域(2、2a)；被設(shè)置在所述有源區(qū)域上的、發(fā)揮作為基極層的作用的導(dǎo)電層(4)；被設(shè)置在所述導(dǎo)電層的一部分(4a)上的發(fā)射極層(6)；具有側(cè)面并設(shè)置在所述發(fā)射極層上的發(fā)射極電極(7a)；覆蓋所述發(fā)射極電極的所述側(cè)面的第一膜(9)；與所述導(dǎo)電層相鄰接并發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域(10)；和被形成在所述有源區(qū)域(2、2a)的表面區(qū)域的一部分上，并在位于所述發(fā)射極電極的下方的所述導(dǎo)電層的一部分(4a)和所述元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域(20)；所述有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，所述第一雜質(zhì)區(qū)域含有第二導(dǎo)電型雜質(zhì)，其具有與所述第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型，所述第二雜質(zhì)區(qū)域(20)是與所述有源區(qū)域的導(dǎo)電型相同的導(dǎo)電型，具有比所述有源區(qū)域的導(dǎo)電性小的導(dǎo)電性。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述第一雜質(zhì)區(qū)域(10)和所述導(dǎo)電層(4)之間的邊界位于所述第二雜質(zhì)區(qū)域(20)上。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述第二雜質(zhì)區(qū)域含有相互導(dǎo)電型不同的雜質(zhì)。
7.一種半導(dǎo)體裝置，具備半導(dǎo)體基板(1)；被設(shè)置在所述半導(dǎo)體基板(1)上的元件分離膜(3)；被包圍在所述元件分離膜中的、發(fā)揮作為集電極層的作用的有源區(qū)域(2、2a)；被設(shè)置在所述有源區(qū)域上的、發(fā)揮作為基極層的作用的導(dǎo)電層(4)；被設(shè)置在所述導(dǎo)電層的一部分(4a)上的發(fā)射極層(6)；具有側(cè)面并設(shè)置在所述發(fā)射極層上的發(fā)射極電極(7a)；覆蓋所述發(fā)射極電極的所述側(cè)面的第一膜(9)；與所述導(dǎo)電層相鄰接并發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域(10)；和被形成在所述有源區(qū)域(2、2a)的表面區(qū)域的一部分上，并在位于所述發(fā)射極電極的下方的所述導(dǎo)電層的一部分(4a)和所述元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域(20)；所述有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，所述導(dǎo)電層含有第三導(dǎo)電型雜質(zhì)，其具有與所述第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型，所述第二雜質(zhì)區(qū)域(20)是與所述導(dǎo)電層的導(dǎo)電型相同的導(dǎo)電型，具有比所述導(dǎo)電層的導(dǎo)電性小的導(dǎo)電性。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述第一雜質(zhì)區(qū)域(10)含有第二導(dǎo)電型雜質(zhì)，其具有與所述第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型，所述導(dǎo)電層由被設(shè)置在所述有源區(qū)域上的第一導(dǎo)電層(4a)、和被設(shè)置在所述第二雜質(zhì)區(qū)域上的第二導(dǎo)電層(4b)組成，所述第二導(dǎo)電層的導(dǎo)電性大于所述第一導(dǎo)電層的導(dǎo)電性，而小于所述第一雜質(zhì)區(qū)域的導(dǎo)電性。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述第二雜質(zhì)區(qū)域含有相互導(dǎo)電型不同的雜質(zhì)。
10.一種半導(dǎo)體裝置，具備半導(dǎo)體基板(1)；被設(shè)置在所述半導(dǎo)體基板(1)上的元件分離膜(3)；被包圍在所述元件分離膜中的、發(fā)揮作為集電極層的作用的有源區(qū)域(2、2a)；被設(shè)置在所述有源區(qū)域上的、發(fā)揮作為基極層的作用的導(dǎo)電層(4)；被設(shè)置在所述導(dǎo)電層的一部分(4a)上的發(fā)射極層(6)；具有側(cè)面并設(shè)置在所述發(fā)射極層上的發(fā)射極電極(7a)；覆蓋所述發(fā)射極電極的所述側(cè)面的第一膜(9)；與所述導(dǎo)電層相鄰接并發(fā)揮作為外部基極層的作用的第一雜質(zhì)區(qū)域(10)；和被形成在所述有源區(qū)域(2、2a)的表面區(qū)域的一部分上，并在位于所述發(fā)射極電極的下方的所述導(dǎo)電層的一部分(4a)和所述元件分離膜之間擴(kuò)展的第二雜質(zhì)區(qū)域(20)；所述有源區(qū)域含有第一導(dǎo)電型雜質(zhì)，所述第一雜質(zhì)區(qū)域含有第三導(dǎo)電型雜質(zhì)，其具有與所述第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型，所述第二雜質(zhì)區(qū)域(20)是與所述有源區(qū)域的導(dǎo)電型相同的導(dǎo)電型，具有比所述有源區(qū)域的導(dǎo)電性小的導(dǎo)電性。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述第一雜質(zhì)區(qū)域(10)含有第二導(dǎo)電型雜質(zhì)，其具有與所述第一導(dǎo)電型雜質(zhì)相反的導(dǎo)電型，所述導(dǎo)電層由被設(shè)置在所述有源區(qū)域上的第一導(dǎo)電層(4a)、和被設(shè)置在所述第二雜質(zhì)區(qū)域上的第二導(dǎo)電層(4b)組成，所述第二導(dǎo)電層的導(dǎo)電性大于所述第一導(dǎo)電層的導(dǎo)電性，而小于所述第一雜質(zhì)區(qū)域的導(dǎo)電性。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述第二雜質(zhì)區(qū)域含有相互導(dǎo)電型不同的雜質(zhì)。
13.一種半導(dǎo)體裝置，具備半導(dǎo)體基板(1)；被設(shè)置在所述半導(dǎo)體基板(1)上的元件分離膜(3)；被包圍在所述元件分離膜中的、發(fā)揮作為集電極層的作用的有源區(qū)域(2、2a)；被設(shè)置在所述有源區(qū)域上的第2導(dǎo)電型的合金層(4a、4b)；和被設(shè)置在所述合金層上的第1導(dǎo)電型的發(fā)射極層(6)，所述合金層由配置在所述發(fā)射極層的正下方的發(fā)揮作為基極層的作用的第一部分(4a)、和發(fā)揮作為用于向所述基極層通電的外部基極層的作用的第二部分(4b)組成，所述有源區(qū)域(3)的表面區(qū)域含有添加了第二導(dǎo)電型雜質(zhì)的雜質(zhì)區(qū)域(20)；和與所述基極層的下面接觸并由所述雜質(zhì)區(qū)域包圍的沒有添加第二導(dǎo)電型雜質(zhì)的區(qū)域(2a)。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述雜質(zhì)區(qū)域是第一導(dǎo)電型，所述雜質(zhì)區(qū)域具有比所述有源區(qū)域的導(dǎo)電性小的導(dǎo)電性。
15.據(jù)根權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述雜質(zhì)區(qū)域是第二導(dǎo)電型，所述雜質(zhì)區(qū)域具有比所述外部基極層的導(dǎo)電性小的導(dǎo)電性。
16.據(jù)根權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述雜質(zhì)區(qū)域含有第一導(dǎo)電型的雜質(zhì)和第二導(dǎo)電型的雜質(zhì)。
17.據(jù)根權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述基極層和所述外部基極層之間的邊界位于所述雜質(zhì)區(qū)域上。
18.據(jù)根權(quán)利要求13所述的半導(dǎo)體裝置，其中，還具備被配置在所述基極層和所述外部基極層之間，并且其導(dǎo)電性大于所述基極層，并小于所述外部基極層的層。
19.一種半導(dǎo)體裝置的制造方法，具備準(zhǔn)備用于形成由元件分離膜(3)包圍的第一導(dǎo)電型有源區(qū)域(2)的半導(dǎo)體基板(1)的工序(圖2)；在所述元件分離膜(3)和所述有源區(qū)域(2)上形成第二導(dǎo)電型的合金層(4)的工序(圖3)；在所述有源區(qū)域的上方并且在所述合金層上形成第一導(dǎo)電型發(fā)射極電極(7a)的工序(圖6)；從所述發(fā)射極電極和所述合金層的上方進(jìn)行第二導(dǎo)電型雜質(zhì)的注入，在所述有源區(qū)域的表面區(qū)域中除了所述發(fā)射極電極的下方以外的一部分上，選擇性地形成含有所述第二導(dǎo)電型雜質(zhì)的雜質(zhì)區(qū)域(20)的工序(圖7)；和將被包含在所述發(fā)射極電極中的第1導(dǎo)電型雜質(zhì)擴(kuò)散到所述合金層(4)的一部分中并形成發(fā)射極層(6)的工序(圖11)。
20.據(jù)根權(quán)利要求19所述的制造方法，其中，在所述合金層中，所述第一導(dǎo)電型雜質(zhì)向在朝向所述半導(dǎo)體基板的縱方向、和與所述半導(dǎo)體基板平行的橫方向擴(kuò)散，并且，在所述合金層中，所述第一導(dǎo)電型雜質(zhì)從所述發(fā)射極電極的側(cè)面在所述橫方向上僅在露出長(zhǎng)度(α)的擴(kuò)散范圍內(nèi)擴(kuò)散，制造方法還具備在注入所述第二導(dǎo)電型雜質(zhì)之前，覆蓋所述發(fā)射極電極(7a)的側(cè)面，并形成具有比所述露出長(zhǎng)度(α)大的膜厚(t)的氧化膜(12)的工序(圖7)。
21.據(jù)根權(quán)利要求19所述的制造方法，其中，還具備在注入所述第二導(dǎo)電型雜質(zhì)之后，在所述發(fā)射極電極的側(cè)面形成絕緣膜(9)的工序(圖9)，所述形成發(fā)射極層的工序包括在形成所述絕緣膜之后進(jìn)行所述第一導(dǎo)電型雜質(zhì)的注入以使所述發(fā)射極層(6)不到達(dá)所述有源區(qū)域(2)。
22.據(jù)根權(quán)利要求19所述的制造方法，其中，還具備在注入所述第二導(dǎo)電型雜質(zhì)之前，在所述發(fā)射極電極的側(cè)面形成絕緣膜(9)的工序。
23.據(jù)根權(quán)利要求20所述的制造方法，其中，還具備覆蓋所述發(fā)射極電極(7a)的側(cè)面，并形成具有比所述露出長(zhǎng)度(α)大的膜厚的絕緣膜(9)。
24.一種半導(dǎo)體裝置，具備半導(dǎo)體基板(1)；被設(shè)置在所述半導(dǎo)體基板上的集電極層(2)；被形成在所述集電極層上的、發(fā)揮作為基極層的作用的導(dǎo)電層(4)；被設(shè)置在所述導(dǎo)電層上的、含有第一雜質(zhì)(硼)的硅膜(5)，所述硅膜(5)含有第一區(qū)域(6)、和除了所述第一區(qū)域之外的第2區(qū)域；具有側(cè)面，并形成在所述硅膜的所述第一區(qū)域(6)上的發(fā)射極電極(7a)；和覆蓋所述發(fā)射極電極的所述側(cè)面，并具有下面(60)的第一膜(9)；所述硅膜(5)的所述第一區(qū)域與所述發(fā)射極電極接觸并發(fā)揮作為發(fā)射極層的作用，所述第一區(qū)域含有與所述發(fā)射極電極接觸的接觸面(50)，所述接觸面(50)與所述第一膜(9)的所述下面(60)相比，更遠(yuǎn)離所述基板，所述硅膜的所述第二區(qū)域(5)的至少一部分位于所述導(dǎo)電層(4)和所述第一膜(9)之間，其與所述導(dǎo)電層(4)和所述第一膜(9)兩者接觸，所述第一膜(9)是氮化硅膜(12c)和氧化硅膜(14a)之間的疊層膜，所述氮化硅膜(12c)的一部分被配置在所述氧化硅膜(14a)和所述硅膜(5)之間。
25.據(jù)根權(quán)利要求24所述的半導(dǎo)體裝置，其中，所述硅膜(5)的所述第一區(qū)域含有與所述發(fā)射極電極(7a)的所述側(cè)面相鄰接的表面，所述硅膜(5)的所述第二區(qū)域含有與所述第一區(qū)域的所述表面相鄰接的表面，所述氮化硅膜(12c)橫跨所述發(fā)射極電極(7a)的所述側(cè)面、所述第一區(qū)域的所述表面和所述第二區(qū)域的所述表面而被形成。
26.據(jù)根權(quán)利要求24所述的半導(dǎo)體裝置，其中，所述發(fā)射極電極(7a)含有第二雜質(zhì)，所述第一區(qū)域通過從所述發(fā)射極電極(7a)向所述硅膜(5)熱擴(kuò)散所述第二雜質(zhì)而被形成。
27.據(jù)根權(quán)利要求24所述的半導(dǎo)體裝置，其中，所述導(dǎo)電層(4)是硅鍺合金層，所述第一區(qū)域(6a)具有與所述導(dǎo)電層(4)接觸的下面。
28.據(jù)根權(quán)利要求24所述的半導(dǎo)體裝置，其中，所述氮化硅膜(12c)的所述一部分與所述氧化硅膜(14a)和所述硅膜(5)兩者接觸。
全文摘要
一種半導(dǎo)體裝置，其具備被設(shè)置在所述半導(dǎo)體基板上的元件分離膜；被包圍在所述元件分離膜中的、發(fā)揮作為集電極層的作用的有源區(qū)域；被設(shè)置在所述有源區(qū)域上的、含有合金層的導(dǎo)電層；被設(shè)置在所述導(dǎo)電層上的發(fā)射極層；被設(shè)置在所述發(fā)射極層上的發(fā)射極電極；覆蓋所述發(fā)射極電極的側(cè)面的第一膜；與所述導(dǎo)電層相鄰接的p
文檔編號(hào)H01L21/02GK1848453SQ20051012178
公開日2006年10月18日 申請(qǐng)日期2005年12月27日 優(yōu)先權(quán)日2004年12月28日
發(fā)明者井原良和 申請(qǐng)人:三洋電機(jī)株式會(huì)社