專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，更特別地涉及一種由于施壓而具有提高的運(yùn)行速度的半導(dǎo)體器件及其制造過程。
背景技術(shù)：
隨著器件微型化技術(shù)的發(fā)展，現(xiàn)在能夠制造柵極長(zhǎng)度為100nm或者更小的非常微小且超高速的半導(dǎo)體器件。
在這種非常微小且超高速的晶體管中，柵極正下方的溝道區(qū)域的面積相比傳統(tǒng)半導(dǎo)體器件減小，并且電子或者空穴經(jīng)過溝道區(qū)域的遷移率受到施加于這種溝道區(qū)域的應(yīng)力的嚴(yán)重影響。
因此，人們進(jìn)行了各種嘗試，以通過使施加于這種溝道區(qū)域的應(yīng)力最佳化而提高半導(dǎo)體器件的運(yùn)行速度。
在使用硅襯底作為溝道區(qū)域的半導(dǎo)體器件中，空穴的遷移率通常小于電子的遷移率，因而在設(shè)計(jì)半導(dǎo)體集成電路中，提高P溝道MOS晶體管的運(yùn)行速度尤其重要，在P溝道MOS晶體管中空穴用作載流子。
利用這種P溝道MOS晶體管，我們知道通過將單軸壓應(yīng)力施加于溝道區(qū)域來提高載流子的遷移率，并且還提出使用圖1的結(jié)構(gòu)作為將壓應(yīng)力施加于溝道區(qū)域的方法。
參考圖1，在硅襯底1上經(jīng)由柵極絕緣膜2形成有柵電極3，并且P型擴(kuò)散區(qū)域1a和1b形成在該柵電極3橫向兩側(cè)的硅襯底1中，由此限定溝道區(qū)域。此外，在柵極3的側(cè)壁表面上形成側(cè)壁絕緣膜3A和3B，以便再次覆蓋硅襯底1的表面部分。
因此，擴(kuò)散區(qū)域1a和1b分別用作MOS晶體管的源極延伸區(qū)域和漏極延伸區(qū)域，并且空穴的流動(dòng)，即空穴從擴(kuò)散區(qū)域1a、經(jīng)過柵極3正下方的溝道區(qū)域流到擴(kuò)散區(qū)域1b，是通過施加于柵極3的柵極電壓來控制。
此外，在圖1的結(jié)構(gòu)中，在側(cè)壁絕緣膜3A和3B各自外側(cè)的硅襯底1中，形成有SiGe混合晶體區(qū)域1A和1B，其與硅襯底1為外延關(guān)系，并且在SiGe混合晶體區(qū)域1A和1B中分別形成P型源極和漏極區(qū)域，其分別與擴(kuò)散區(qū)域1a和擴(kuò)散區(qū)域1b相接續(xù)。
因?yàn)樵趫D1的MOS晶體管結(jié)構(gòu)中，SiGe混合晶體區(qū)域1A和1B具有比硅襯底1更大的晶格常數(shù)，所以圖1中由箭頭a所示的壓應(yīng)力被施加于SiGe混合晶體區(qū)域1A和1B，由此，SiGe混合晶體區(qū)域1A和1B沿箭頭b所示通常與硅襯底1的表面垂直的方向上經(jīng)受形變。
由于該SiGe混合晶體區(qū)域1A和1B在硅襯底1上如此外延形成，因此由箭頭b示出的SiGe混合晶體區(qū)域1A和1B的這種形變引起由箭頭c示出的在硅襯底的溝道區(qū)域中相應(yīng)的形變，而在該溝道區(qū)域中的這種形變引起了如箭頭d示出的溝道區(qū)域中的單軸壓應(yīng)力。
由于這種單軸壓應(yīng)力被施加于圖1的MOS晶體管的溝道區(qū)域，構(gòu)成該溝道區(qū)域的Si晶體的對(duì)稱性進(jìn)行局部調(diào)整，由于這種對(duì)稱性的局部調(diào)整，解決了在價(jià)帶中重空穴和輕空穴的簡(jiǎn)并(degeneration)。因此，這就使溝道區(qū)域中的空穴遷移率增加，引起晶體管運(yùn)行速度的提高。
必須注意的是，這種由局部引起的應(yīng)力使得在溝道區(qū)域中空穴遷移率的增加，在具有100nm或者更小的柵極長(zhǎng)度的非常微小半導(dǎo)體器件中特別顯著。
參考(專利文獻(xiàn)1)美國(guó)專利6,621,131(專利文獻(xiàn)2)日本待公開專利申請(qǐng)2004-31753(非專利文獻(xiàn))Thompson，S.E.et al.，IEEE Transactions on ElectronDevices，Vol.51，No.11，November，2004，pp.1790-1797發(fā)明內(nèi)容圖2顯示了基于這種原理和非專利文獻(xiàn)1所述的P溝道MOS晶體管的結(jié)構(gòu)。在附圖中，使用相同的附圖標(biāo)記表示與前述部件相應(yīng)的那些部件，并且將省略其描述。
參考圖2，外延形成SiGe混合晶體區(qū)域1A和1B，以便填充在硅襯底1中形成的各個(gè)溝槽，直到高于硅襯底1和柵電極2之間的交界面高度，其在圖中用虛線L表示。
并且，應(yīng)當(dāng)注意的是，SiGe混合晶體區(qū)域1A和1B的相對(duì)側(cè)表面1As和1Bs形成為曲線形，以使SiGe混合晶體區(qū)域1A和1B之間的距離從柵極絕緣膜2的下表面起在硅襯底1的向下方向上連續(xù)增大。
而且，在圖2的傳統(tǒng)結(jié)構(gòu)中，其中生長(zhǎng)至比上述高度L更高高度的SiGe混合晶體區(qū)域1A和1B直接形成有硅化物層4。類似的硅化物層4也在多晶硅柵極3上形成。
此外，在相應(yīng)于圖2的MOS晶體管的非專利文獻(xiàn)1中，公開了使用具有Si0.83Ge0.17組分的SiGe混合晶體，用于SiGe混合的晶體區(qū)域1A和1B。而且，上述非專利文獻(xiàn)1公開了15個(gè)原子百分比的Ge濃度，用于SiGe混合晶體區(qū)域1A和1B。因此，當(dāng)Ge濃度超過上述20個(gè)原子百分比濃度時(shí)，將喪失外延生長(zhǎng)。
在另一方面，我們考慮到當(dāng)在這種傳統(tǒng)P溝道MOS晶體管中，在溝道區(qū)域中的單軸壓縮應(yīng)力進(jìn)一步增大時(shí)，P溝道MOS晶體管的運(yùn)行速度將進(jìn)一步提高。
此外，注意的是，在專利文獻(xiàn)1的現(xiàn)有技術(shù)中，SiGe混合晶體區(qū)域1A和1B的外延再生長(zhǎng)過程在740℃的溫度下進(jìn)行，而使用超過650℃的溫度將導(dǎo)致擴(kuò)散區(qū)域1a和1b或者1c和1d中雜質(zhì)元素不必要的再分布，并且這樣變得很難實(shí)現(xiàn)P溝道MOS晶體管的期望運(yùn)行特性。
此外，注意的是，圖2的傳統(tǒng)P溝道MOS晶體管在外延生長(zhǎng)的SiGe混合晶體區(qū)域1A和1B上直接形成硅化物膜4，而硅化鎳膜會(huì)聚集此處的張應(yīng)力，該硅化鎳膜被認(rèn)為是稍后用于產(chǎn)生90nm節(jié)點(diǎn)的突出候選硅化物。從而，通過SiGe混合晶體區(qū)域1A和1B上硅化物層的這種直接形成，如圖2的結(jié)構(gòu)中，用于提高空穴遷移率而施加于P溝道MOS晶體管的溝道區(qū)域的應(yīng)力不可避免地至少部分被抵消。
此外，在SiGe混合晶體層上硅化物層的這種形成導(dǎo)致各種問題，例如隨著SiGe混合晶體層中Ge濃度的增加，硅化物的耐熱性和形態(tài)(morphology)退化，并且與如圖2的P溝道MOS晶體管的情形一樣，在SiGe混合晶體包含高濃度Ge以增大應(yīng)力的情形下，利用普通的硅化工藝在SiGe混合晶體層上很難形成這種硅化物層。
在第一方案中，本發(fā)明提供一種半導(dǎo)體器件，包括硅襯底，包含溝道區(qū)域；柵電極，其經(jīng)由柵極絕緣膜形成在相應(yīng)于所述溝道區(qū)域的所述硅襯底上，所述柵極在其一對(duì)相對(duì)的側(cè)壁表面上具有各自的側(cè)壁絕緣膜；源極和漏極延伸區(qū)域，以p型擴(kuò)散區(qū)域的形式，越過所述溝道區(qū)域，形成在所述柵電極各個(gè)橫向側(cè)面處的所述硅襯底中；源極和漏極區(qū)域，以p型擴(kuò)散區(qū)域的形式，形成在所述側(cè)壁絕緣膜各自個(gè)外側(cè)處的所述硅襯底中，分別作為所述源極擴(kuò)散區(qū)域的延續(xù)和所述漏極延伸區(qū)域的延續(xù)；以及一對(duì)SiGe混合晶體區(qū)域，形成在所述側(cè)壁絕緣膜的各自外側(cè)處的所述硅襯底中，以分別被包括在所述源極區(qū)域和漏極區(qū)域中，所述一對(duì)SiGe混合晶體區(qū)域與所述硅襯底具有外延關(guān)系；每一個(gè)所述SiGe混合晶體區(qū)域生長(zhǎng)至高于所述柵極絕緣膜與所述硅襯底之間的交界面的高度；每一個(gè)所述SiGe混合晶體區(qū)域具有面對(duì)另一SiGe混合晶體區(qū)域的側(cè)壁表面，以使所述側(cè)壁表面由相對(duì)于所述硅襯底的主要表面(principal surface)以不同角度而分別形成的多個(gè)小平面限定。
在另一方案中，本發(fā)明提供一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件在溝道區(qū)域各個(gè)橫向側(cè)面處具有一對(duì)SiGe壓縮應(yīng)激物，該方法包括以下步驟經(jīng)由柵極絕緣膜，在相應(yīng)于所述溝道區(qū)域的所述硅襯底上形成柵電極；在相應(yīng)于所述柵電極各個(gè)橫向側(cè)面的所述硅襯底中，形成一對(duì)p型擴(kuò)散區(qū)域；在所述柵電極各個(gè)橫向側(cè)面處的所述硅襯底中，形成一對(duì)P型擴(kuò)散區(qū)域作為源極和漏極區(qū)域，其與所述溝道區(qū)域分離相應(yīng)于所述柵電極上各個(gè)柵極側(cè)壁絕緣膜厚度的距離；
通過進(jìn)行蝕刻處理，在分別相應(yīng)于源極和漏極區(qū)域的所述硅襯底中形成一對(duì)溝槽，以使每一個(gè)所述溝槽具有由多個(gè)小平面限定的側(cè)壁表面，并且以使在每一個(gè)所述溝槽中，所述側(cè)壁表面和下表面被構(gòu)成所述源極區(qū)域或者所述漏極區(qū)域的所述p型擴(kuò)散區(qū)域連續(xù)覆蓋；以及通過p型SiGe層的外延生長(zhǎng)而填充所述溝槽；所述p型SiGe層的所述外延生長(zhǎng)在400-550℃的溫度下進(jìn)行。
在另一方案中，本發(fā)明提供一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件在溝道區(qū)域橫向的兩側(cè)處具有一對(duì)SiGe壓縮應(yīng)激物，該方法包括以下步驟經(jīng)由所述柵極絕緣膜，在相應(yīng)于所述溝道區(qū)域的硅襯底上形成柵電極；在相應(yīng)于所述柵電極橫向兩側(cè)處的所述硅襯底中，形成一對(duì)p型擴(kuò)散區(qū)域；在分別相應(yīng)于所述柵電極橫向側(cè)面處的所述硅襯底中形成一對(duì)溝槽，其與相應(yīng)于所述柵電極上形成的柵極側(cè)壁絕緣膜的所述溝道區(qū)域分離，以使每一個(gè)所述溝槽具有由多個(gè)小平面限定的側(cè)壁表面；在每一個(gè)所述一對(duì)溝槽中，用p型摻雜的Si外延層覆蓋所述溝槽的所述側(cè)壁表面和下表面；以及在每一個(gè)所述溝槽中，通過在所述Si外延層上外延生長(zhǎng)p型SiGe混合晶體層以填充所述溝槽；所述p型SiGe混合晶體層外延生長(zhǎng)的所述步驟是在400-550℃的溫度下進(jìn)行。
根據(jù)本發(fā)明，通過在所述溝道區(qū)域的橫向兩側(cè)處外延生長(zhǎng)p型SiGe混合晶體層，將單軸壓應(yīng)力施加于溝道區(qū)域，并且顯著提高了通過溝道區(qū)域傳輸?shù)目昭ǖ倪w移率。
因此，本發(fā)明通過形成上述一對(duì)p型SiGe混合晶體區(qū)域而實(shí)現(xiàn)了施加于溝道區(qū)域的單軸應(yīng)力的最佳化，以分別使得各個(gè)互相面對(duì)的側(cè)壁表面由多個(gè)小平面形成，所述多個(gè)小平面相對(duì)于所述硅襯底的主要表面具有各自不同的角度，并且與傳統(tǒng)結(jié)構(gòu)相比，進(jìn)一步提高了半導(dǎo)體器件的運(yùn)行速度，而在傳統(tǒng)結(jié)構(gòu)中SiGe混合晶體區(qū)域的上述側(cè)壁表面由連續(xù)的曲面限定，從而隨著從柵極絕緣膜與硅襯底之間的交界面起，在該硅襯底向下方向上距離的增大，SiGe混合晶體區(qū)域越過溝道區(qū)域的距離迅速增大。
特別是，通過形成楔形SiGe混合晶體區(qū)域的側(cè)壁表面，以使各個(gè)SiGe混合晶體區(qū)域從溝道區(qū)域橫向兩側(cè)侵入柵極側(cè)壁絕緣膜正下方的區(qū)域中，利用本發(fā)明能夠使施加于這種溝道區(qū)域中的硅襯底的單軸壓應(yīng)力最大化，以及使在楔形尖端部分處應(yīng)力集中的效應(yīng)最大化。
而且，因?yàn)槊裤tp型SiGe混合晶體區(qū)域形成在硅襯底的有限面積上，因此我們發(fā)現(xiàn)與形成連續(xù)二維膜相反，本發(fā)明能夠提高p型SiGe混合晶體區(qū)域中的Ge濃度，并且超過相應(yīng)于臨界厚度的限制濃度而達(dá)到原子百分比為40％的濃度。由此，能夠使壓應(yīng)力引起的半導(dǎo)體器件的提高效果最大化。
在本發(fā)明中，優(yōu)選抑制Ge原子濃度，以使Ge原子濃度不超過28％，以避免上述p型SiGe混合晶體區(qū)域的晶體質(zhì)量降低的問題，而根據(jù)本發(fā)明的發(fā)明者的發(fā)現(xiàn)，當(dāng)Ge原子濃度超過28％的值時(shí)，會(huì)出現(xiàn)這一問題。
此外，根據(jù)本發(fā)明，通過使p型SiGe混合晶體區(qū)域生長(zhǎng)超過半導(dǎo)體器件的柵極絕緣膜與硅襯底之間的交界面的高度，便能夠減小由半導(dǎo)體器件的源極/漏極區(qū)域上形成的硅化物層引起的張應(yīng)力的反效應(yīng)。
特別是，通過在上述p型SiGe混合晶體區(qū)域上外延生長(zhǎng)p型Si層或者低Ge濃度的p型SiGe層，便能夠避免在高Ge濃度的SiGe混合晶體層上形成硅化物層困難的相關(guān)問題。
應(yīng)當(dāng)注意的是，當(dāng)硅襯底是所謂的(001)襯底并且柵電極沿<110>方向形成在該硅襯底上時(shí)，非常顯著地出現(xiàn)了由施加于p溝道MOS晶體管溝道區(qū)域的壓應(yīng)力引起的空穴遷移率的提高。
并且，根據(jù)本發(fā)明，其中在形成p型擴(kuò)散區(qū)域之后，在柵電極橫向兩側(cè)處形成溝槽，并且通過使用400-550℃沉積溫度的低溫處理，使這種溝槽填充有p型SiGe混合晶體層，已經(jīng)形成的擴(kuò)散區(qū)域的雜質(zhì)分布曲線沒有被改變，并且能夠構(gòu)成具有期望特性的半導(dǎo)體器件。此外，由于低溫生長(zhǎng)，便能夠?qū)e引入至具有濃度達(dá)到40％原子百分比的p型SiGe混合晶體層。
并且，根據(jù)本發(fā)明，在通過低溫外延處理生長(zhǎng)的SiGe混合晶體層上，通過形成基本不含Ge或者具有20％或者更少的Ge濃度的Si外延覆蓋層，便能夠形成與半導(dǎo)體器件的源極/漏極區(qū)域電連接的硅化物層。此外，利用這種結(jié)構(gòu)，其中，在遠(yuǎn)高于柵極絕緣膜與硅襯底之間的交界面的高度處的覆蓋層上形成硅化物層，來減小了由硅化物層引起的張應(yīng)力導(dǎo)致溝道區(qū)域中單軸壓縮應(yīng)力被抵消的問題。
此外，利用相對(duì)低Ge濃度的這種覆蓋層的形成，便能夠抑制在Ge濃度增大時(shí)出現(xiàn)的硅化物層的耐熱性降低或者硅化物層的表面形態(tài)退化的問題，并且能夠穩(wěn)定而可靠的形成硅化物。
利用本發(fā)明，還能夠在硅襯底中首先形成溝槽。在這種情形下，在溝槽的表面上生長(zhǎng)p型Si外延層之后，生長(zhǎng)SiGe混合晶體層。根據(jù)這種處理，還能夠有效避免通過注入雜質(zhì)元素同時(shí)使用柵極而形成的源極延伸區(qū)域和漏極延伸區(qū)域中雜質(zhì)分布曲線的改變問題。
同時(shí)，在這種通過SiGe混合晶體應(yīng)激物將壓應(yīng)力施加于溝道區(qū)域的非常微小且超高速的半導(dǎo)體器件中，通常習(xí)慣在形成器件隔離區(qū)域之后但是在形成柵極絕緣膜之前，在溝道區(qū)域中進(jìn)行自然氧化物除去處理。因此，我們知道，由于在高溫氫氣氣氛中進(jìn)行的用于除去這種自然氧化膜的熱退火處理，Si原子在暴露的硅襯底表面上自由移動(dòng)，因此便在形成器件區(qū)域的硅襯底上出現(xiàn)了彎曲、凸起的表面。因此，當(dāng)蝕刻處理被施加于這種用于形成上述溝槽的凸起硅表面時(shí)，在溝槽的底部便出現(xiàn)了相應(yīng)的凸起表面形態(tài)。從而，因?yàn)樵谶@種溝槽上外延生長(zhǎng)的SiGe混合晶體區(qū)域由于在這種晶體生長(zhǎng)過程中出現(xiàn)的自限制處理而形成平坦的小平面，所以通過上述凸起表面的體積便減小了構(gòu)成壓縮應(yīng)激物的的SiGe混合晶體區(qū)域的體積。借此，由SiGe混合晶體層引起的壓應(yīng)力不必要地被減小。
與上述相反，本發(fā)明通過將形成柵極絕緣膜之前進(jìn)行的、用于除去柵極絕緣膜的熱退火處理溫度限制至900℃或者更低，并且進(jìn)一步通過在不含氫氣的惰性氣氛中進(jìn)行上述熱退火處理，成功地避免了壓應(yīng)力的這種減小。
當(dāng)結(jié)合附圖理解，本發(fā)明的其它目的和進(jìn)一步特征將從隨后的詳細(xì)描述中變得明顯。


圖1是顯示將SiGe混合晶體層用作壓縮應(yīng)激物的半導(dǎo)體器件的原理圖。
圖2是顯示將SiGe混合晶體層用作壓縮應(yīng)激物的傳統(tǒng)半導(dǎo)體器件的結(jié)構(gòu)圖。
圖3是顯示根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)圖。
圖4A至圖4F是顯示圖3的半導(dǎo)體器件的各種修改的圖解。
圖5A至圖5D是顯示根據(jù)本發(fā)明第一實(shí)施例的各種半導(dǎo)體器件的溝槽形成過程的圖解。
圖6是限定根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體的各種參數(shù)的圖解。
圖7是顯示根據(jù)本發(fā)明修改的半導(dǎo)體的制造過程圖。
圖8A至圖8E是顯示根據(jù)本發(fā)明的第二實(shí)施例、圖4D的半導(dǎo)體的制造過程圖。
圖9是限定圖4D的半導(dǎo)體的參數(shù)的圖解。
圖10A至圖10C是分別顯示根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的各種制造方法圖。
圖11是顯示根據(jù)本發(fā)明第四實(shí)施例、通過使用簇型(cluster type)襯底處理裝置而進(jìn)行的SiGe混合晶體層的生長(zhǎng)方法圖解。
圖12A至圖12C是解釋與本發(fā)明第五實(shí)施例相關(guān)的本發(fā)明的目標(biāo)的圖解。
圖13A至圖13C是解釋本發(fā)明第五實(shí)施例的圖解。
圖14A至圖14C是解釋本發(fā)明第六實(shí)施例的圖解。
具體實(shí)施例方式
第一實(shí)施例圖3顯示根據(jù)本發(fā)明第一實(shí)施例的P溝道MOS晶體管10的結(jié)構(gòu)。
參考圖3，P溝道MOS晶體管10形成在由STI器件隔離區(qū)域11I在(001)面方向的硅襯底上限定的n型器件區(qū)域11A上，其中，熱氧化膜或者SiON膜的高質(zhì)量柵極絕緣膜12形成在與器件區(qū)域11A中的溝道區(qū)域相應(yīng)的硅襯底11上，并具有大約1.2nm的厚度。
在上述器件區(qū)域11A中，在柵極絕緣膜11上形成有p型摻雜的多晶硅柵電極13，其中在柵電極13橫向兩側(cè)處暴露的硅襯底表面由CVD氧化膜12I覆蓋。因此，應(yīng)當(dāng)注意的是，每一CVD氧化膜12I連續(xù)延伸，并且覆蓋柵電極13的側(cè)壁表面。此外，側(cè)壁絕緣膜13A和13B經(jīng)由各自的熱氧化膜12I形成在柵電極13的各個(gè)側(cè)壁表面上。
此外，溝槽11TA和11TB形成在側(cè)壁絕緣膜13A和13B各自外側(cè)處的硅襯底11中，其中，上述溝槽11TA和11TB填充有各自的p型SiGe混合晶體區(qū)域14A和14B，其外延生長(zhǎng)在上述溝槽11TA和11TB處的硅襯底11中。
因?yàn)檫@樣外延生長(zhǎng)至硅襯底11的SiGe區(qū)域14A和14B與構(gòu)成硅襯底11的Si晶體相比具有更大的晶格常數(shù)，所以通過上述參考圖1解釋的機(jī)制，該SiGe區(qū)域14A和14B在柵電極13正下方的硅襯底11中形成的溝道區(qū)域中產(chǎn)生單軸壓應(yīng)力。
此外，利用圖3的p溝道MOS晶體管10，通過將n型雜質(zhì)元素例如Sb傾斜地注入柵電極13橫向兩側(cè)的硅襯底11區(qū)域中，而在與器件區(qū)域11A相應(yīng)的硅襯底11中形成n型袋狀注入?yún)^(qū)域11p。并且，形成p型源極延伸區(qū)域11a和漏極延伸區(qū)域11b，以便與上述袋狀注入?yún)^(qū)域11p部分重疊。
上述p型源極和漏極延伸區(qū)域11a和11b分別延伸至p型SiGe混合晶體區(qū)域14A和14B，其中應(yīng)當(dāng)注意的是，p型SiGe混合晶體區(qū)域14A和14B分別與p型擴(kuò)散區(qū)域11S和11D連續(xù)形成。應(yīng)當(dāng)注意的是，p型擴(kuò)散區(qū)域11S和11D分別構(gòu)成p溝道MOS晶體管10的源極區(qū)域和漏極區(qū)域。
應(yīng)當(dāng)注意的是，p型擴(kuò)散區(qū)域11S和11D被這樣形成，以便分別包括SiGe混合晶體區(qū)域14A和14B。由于這種結(jié)構(gòu)，具有較小帶隙的p型SiGe混合晶體區(qū)域14A或者14B與構(gòu)成器件區(qū)域11A的n型Si阱之間的直接接觸被消除，并且抑制了在Si/SiGe交界面的pn結(jié)處漏電流的出現(xiàn)。
此外，利用圖3的結(jié)構(gòu)，Si外延層15A和15B分別在SiGe混合晶體區(qū)域14A和14B上形成，并且硅化物層16A和16B在Si外延層15A和15B的表面上形成。并且，類似的硅化物層16C在柵電極13上形成。
利用本實(shí)施例的p溝道MOS晶體管10，如圖3中所示，通過側(cè)壁表面14a、14b、14c還有下表面14d限定每一SiGe混合晶體區(qū)域14A和14B，其中應(yīng)當(dāng)注意的是，側(cè)壁表面14a、14b、14c和下表面14d中的每一個(gè)均由平坦的小平面(facet)形成。
在所示實(shí)例中，下表面14d由平行于硅襯底11主要表面的(001)面形成，而小平面14b形成角θ2，基本上垂直于下表面14d。并且，小平面14c相對(duì)于下表面14d形成小于上述角θ2的角θ1。
因而，本發(fā)明的目的是提供p溝道晶體管，其通過多個(gè)小平面14a-14d構(gòu)成SiGe混合晶體區(qū)域14A和14B的下表面和側(cè)壁表面，而使相應(yīng)于柵電極13正下方的溝道區(qū)域的器件區(qū)域11A中產(chǎn)生的單軸壓應(yīng)力場(chǎng)最佳化，能夠提供比將SiGe混合晶體區(qū)域用作壓縮應(yīng)激物的傳統(tǒng)p溝道MOS晶體管更好的性能。
在圖3的結(jié)構(gòu)中，應(yīng)當(dāng)注意的是，SiGe混合晶體區(qū)域14A和14B(其限定柵極絕緣膜12正下方的溝道區(qū)域)的相對(duì)側(cè)壁表面由垂直于硅襯底11的主要表面延伸的小平面14b形成。因此，相比圖1和圖2的傳統(tǒng)結(jié)構(gòu)，相對(duì)SiGe混合晶體區(qū)域14A和14B之間的距離從柵極絕緣膜12和硅襯底11之間的交界面起在硅襯底11的向下方向上不會(huì)增大，并且能夠有效地限制對(duì)該溝道區(qū)域的單軸壓應(yīng)力。
這里，應(yīng)當(dāng)注意的是，形成該小平面14c，以使SiGe混合晶體區(qū)域14A和14B不會(huì)從構(gòu)成源極區(qū)域14S和漏極區(qū)域14D的p型擴(kuò)散區(qū)域突出至n型阱，該n型阱構(gòu)成硅襯底11中的器件區(qū)域。
另一方面，在每個(gè)SiGe混合晶體區(qū)域14A和14B中，應(yīng)當(dāng)注意的是，在小平面14b與小平面14c相接的部分處，限定SiGe混合晶體區(qū)域14A和14B的側(cè)壁表面，將其相對(duì)于硅襯底11主要表面的角度不連續(xù)地從θ2角改變?yōu)棣?角，而這種小平面角度的不連續(xù)變化能夠?qū)簯?yīng)力集中在器件區(qū)域11A位于SiGe混合晶體區(qū)域14A和14B之間的部分處。
圖4A至圖4F顯示了根據(jù)本發(fā)明的第一實(shí)施例的p型半導(dǎo)體器件的各種修改。在附圖中，通過相同的附圖標(biāo)記表示與前述部件相應(yīng)的那些部件，并且將省略其描述。應(yīng)當(dāng)注意的是，圖4A至圖4F顯示了硅化物區(qū)域16A至16C形成之前的狀態(tài)。在附圖中，也同樣在隨后將解釋的附圖中，將省略袋狀注入?yún)^(qū)域11p的說明。
參考圖4A，通過通常垂直于硅襯底11主要表面的小平面14b并且還通過平行于硅襯底11主要表面的下表面14d，形成SiGe混合晶體區(qū)域14A和14B的側(cè)壁表面，其中小平面14b和下表面14d形成基本90度的角。
在圖4A的結(jié)構(gòu)中，其中形成SiGe混合晶體區(qū)域14A和14B的溝槽11TA和11TB如通過圖5A所示的干蝕刻處理形成，其中SiGe混合晶體區(qū)域14A和14B的下表面14d的位置被設(shè)定，以使SiGe混合晶體區(qū)域14A和14B在小平面14b和下表面14d彼此相交處的拐角部分不會(huì)從上述源極/漏極區(qū)域11S和11D突出至n型阱區(qū)域中。將在后文詳細(xì)描述以SiGe混合晶體區(qū)域14A和14B填充溝槽11TA和11TB。
與此相反，圖4B的結(jié)構(gòu)相應(yīng)于前述圖3的結(jié)構(gòu)，其中首先通過干蝕刻處理形成溝槽11TA和11TB，垂直于硅襯底11形成小平面14b，如圖5B所示，其中在上述干蝕刻處理之后，通過在氫氣氣氛中550℃下對(duì)硅襯底11進(jìn)行熱處理而隨后形成小平面14b下面的小平面14c。由此，通過相對(duì)于硅襯底11主要表面形成56度角的Si(111)面而形成小平面14c。
因?yàn)樵趫D4B的結(jié)構(gòu)中小平面14b和下表面14d彼此相接的拐角處被小平面4c截去，所以即使SiGe混合晶體區(qū)域14A和14B的下表面14d在硅襯底11中較深的深度形成，拐角部分超出(beyond)源極區(qū)域11S或者11D而突出至n型阱的風(fēng)險(xiǎn)也能被減小。將在后文詳細(xì)描述以SiGe混合晶體區(qū)域14A和14B填充溝槽11TA和11TB。
圖4C的結(jié)構(gòu)通過形成溝槽11TA和11TB而形成，如圖5C所示通過使用有機(jī)堿性蝕刻劑(水合四甲基銨TMAH、膽堿等)或者水合銨對(duì)硅襯底11應(yīng)用濕蝕刻處理，或者通過在氫氣和HCl氣氛中應(yīng)用800℃的熱處理來形成所述溝槽11TA和11TB。在此情形下，在SiGe混合晶體區(qū)域14A和14B中不形成垂直于硅襯底11的小平面14b，替代為Si(111)面的小平面14c，其恰好起始于柵極絕緣膜12和硅襯底11之間的交界面，并與硅襯底11的主要表面成56度角。
在圖4D的結(jié)構(gòu)中，通過圖5D所示的干蝕刻開始形成硅襯底11中的溝槽11TA和11TB，隨后使用TMAH或者膽堿、水合銨等作為蝕刻劑進(jìn)行濕蝕刻處理。
由于這種干蝕刻處理，在硅襯底11中首先形成垂直于硅襯底11主要表面的小平面14b，而通過使用TMAH對(duì)小平面14b應(yīng)用濕蝕刻處理，使小平面14b改變?yōu)閮A斜形成的(111)面。并且，形成有由(111)面形成的另一小平面14c。
因此，應(yīng)當(dāng)注意的是，由此形成的小平面14b和小平面14c一起限定了形成上述溝槽11TA和11TB的楔形空間，以使形成的楔形溝槽11TA和11TB在硅襯底11中朝向溝道區(qū)域侵入側(cè)壁絕緣膜13A和13B正下方的區(qū)域。這里，應(yīng)當(dāng)注意的是，小平面14c與相應(yīng)于Si(111)面的硅襯底11的主要表面形成大約56度角，而小平面14b也相應(yīng)于Si(111)面形成大約146度角。
根據(jù)圖4D的結(jié)構(gòu)，為填充楔形溝槽11TA和11TB而生長(zhǎng)的SiGe混合晶體區(qū)域14A和14B分別具有尖端，所述尖端侵入側(cè)壁絕緣膜13A和13B正下方的區(qū)域并且接近于柵極絕緣膜12正下方形成的溝道區(qū)域。因此，強(qiáng)單軸壓應(yīng)力被施加于該溝道區(qū)域，并且在該溝道區(qū)域中空穴遷移率顯著提高。因而，由于通過兩個(gè)晶體表面的相交限定的SiGe混合晶體區(qū)域14A和14B的非常尖的尖端部分，因此出現(xiàn)了在這種尖端部分處的應(yīng)力集中，并且進(jìn)一步增強(qiáng)了該溝道區(qū)域中增大應(yīng)力的效應(yīng)。
圖4E的結(jié)構(gòu)是基于圖4D結(jié)構(gòu)的一種結(jié)構(gòu)，其示出了這樣一種情形，其中在SiGe混合晶體區(qū)域14A和14B上，Si外延層15A和15B的形成被省略。
另外，圖4F的結(jié)構(gòu)也基于圖4D結(jié)構(gòu)，并且示出了這樣的情形，其中在相應(yīng)于柵極絕緣膜12正下方區(qū)域的硅襯底11上外延形成SiGe混合晶體的溝道層11G情形。根據(jù)這種結(jié)構(gòu)，溝道層11G本身產(chǎn)生了單軸壓應(yīng)力，并且能夠進(jìn)一步提高溝道層11G中的空穴遷移率。
圖6是概括圖5A至圖5D中所示溝槽11TA和11TB形成過程的圖解，其中進(jìn)行SiGe混合晶體區(qū)域14A和14B的外延生長(zhǎng)。
參考圖6，硅襯底11是具有(001)面的所謂(001)襯底，并且溝槽11TA和11TB具有各自的側(cè)壁表面，每個(gè)側(cè)壁表面由下表面14d以及小平面14b和14c限定。因此，小平面14b與硅襯底11的主要表面形成角θ2，而小平面14c相對(duì)于硅襯底11的主要表面形成角θ1。因而，從柵極絕緣膜12與硅襯底11之間的交界面起測(cè)量，該下表面14d形成在深度y1處，而形成向下至深度y2的小平面14b。優(yōu)選的是，柵電極13在硅襯底11的表面上通常沿<110>方向延伸，同時(shí)該柵電極13通常還可以在<100>方向上延伸。
特別是，在圖4A的結(jié)構(gòu)中，優(yōu)選將上述角θ1和角θ2中的任一個(gè)設(shè)定為大約90度，深度y1設(shè)定為20-70nm。應(yīng)當(dāng)注意的是，這種深度y1能夠通過使用干蝕刻處理而高精度控制。
在圖4B的結(jié)構(gòu)中，優(yōu)選將角θ1設(shè)定為40-60度的范圍，并將角θ2設(shè)定至大約90度。由此，優(yōu)選將深度y1設(shè)定為20-70nm的范圍，并將y2設(shè)定為10-60nm的范圍。這些深度y1和y2能夠通過對(duì)硅襯底11應(yīng)用干蝕刻處理而高精度控制。
特別地，在小平面14c由如前參考圖4B所解釋的Si(111)面形成的情形下，角θ1取值56度。但是，應(yīng)當(dāng)注意的是，上述角θ1決不限于56度角。因此，應(yīng)當(dāng)注意的是，通過在上述干蝕刻處理之后，在氫氣氣氛中大約550℃下進(jìn)行熱處理能夠高精度控制角θ2。
此外，在圖4C的結(jié)構(gòu)中，角θ1和θ2取50-60度的范圍，并且在小平面14c由Si(111)面形成的特殊情形下，角θ1和θ2取值56度。但是，角θ1和θ2決不限于上述56度角。當(dāng)然，在圖4C的結(jié)構(gòu)中深度y2變成零的同時(shí)，優(yōu)選將深度y1設(shè)定在20-70nm的范圍。應(yīng)當(dāng)注意的是，通過使用對(duì)硅襯底11應(yīng)用的濕蝕刻處理，同時(shí)使用有機(jī)堿性蝕刻劑例如TMAH或者通過在HCl/氫氣氣氛中進(jìn)行高溫氣相蝕刻處理，能夠高精度控制角θ1、θ2和深度y1。
此外，在圖4D至4F的結(jié)構(gòu)中，通過連續(xù)應(yīng)用干蝕刻處理和使用有機(jī)堿性蝕刻劑例如TMAH的濕蝕刻處理，優(yōu)選地將深度y1控制在20-70nm的范圍，將深度y2控制在10-60nm的范圍，將角θ1控制在40-60度的范圍，以及將角θ2控制在90-150度的范圍。因此，應(yīng)當(dāng)注意的是，利用本發(fā)明能夠通過在形成溝槽11TA和11TB的時(shí)候結(jié)合干蝕刻處理和濕蝕刻處理，精確地控制角θ1和θ2以及深度y1和y2。仍在此情形下，在小平面14b和14c由Si(111)面形成的情形下，角θ1和θ2分別取值56度和146度。但是，應(yīng)當(dāng)注意的是，圖4D至4F的結(jié)構(gòu)并不限于小平面14b和14c由Si(111)面所形成的情形。
在圖5A至5D的任一種方法中，應(yīng)當(dāng)注意的是，在溝槽11TA和11TB形成之前，在側(cè)壁絕緣膜13A和13B外側(cè)的硅襯底11中形成p型源極區(qū)域11S和p型漏極區(qū)域11D。應(yīng)當(dāng)注意的是，溝槽11TA和11TB形成在這種p型擴(kuò)散區(qū)域內(nèi)部，以便不超出其p/n結(jié)的交界面。
在圖5A至5D的一種方法中，能夠在源極/漏極擴(kuò)散區(qū)域11S、11D形成之前，直接在硅襯底11的器件區(qū)域11A中形成的n型Si阱中形成溝槽11TA和11TB，如圖7的實(shí)例所示，隨后在提供Si氣體源以及p型摻雜氣體的同時(shí)，在溝槽11TA和11TB的表面上選擇性生長(zhǎng)p型Si層。
第二實(shí)施例隨后將參考圖8A至圖8E解釋圖4D的p溝道MOS晶體管的制造過程。
參考圖8A，通過STI型器件隔離結(jié)構(gòu)11I在p型硅襯底11的表面上限定器件區(qū)域11A，并且通過將n型雜質(zhì)元素注入至器件區(qū)域11A而在器件區(qū)域11A中形成n型阱。
并且，在圖8B的步驟中，由于在硅襯底11上均勻形成的SiON膜和多晶硅膜圖案化，在相應(yīng)于器件區(qū)域11A的硅襯底11上形成柵極絕緣膜12和多晶硅柵電極13，并且通過注入p型雜質(zhì)元素例如B+，同時(shí)將多晶硅柵電極13用作掩模，在器件區(qū)域11A中形成p型源極延伸區(qū)域11a和p型漏極延伸區(qū)域11b。
此外，在多晶硅柵電極13上形成側(cè)壁絕緣膜13A和13B之后，再次注入p型雜質(zhì)元素例如B+，從而，在側(cè)壁絕緣膜13A和13B外側(cè)，在硅襯底11的器件區(qū)域11A中形成p型源極區(qū)域11S和p型漏極區(qū)域11D。
下一步，在圖8C的步驟中，首先通過干蝕刻處理蝕刻掉10-60nm深的側(cè)壁絕緣膜13A和13B外側(cè)處硅襯底11的器件區(qū)域的一部分。
由于這種干蝕刻處理，在硅襯底11中形成溝槽，以通過垂直于硅襯底11主要表面的垂直側(cè)壁表面和水平下表面限定每個(gè)溝槽，與前述圖5A的情形相似。在圖8C的步驟中，通過將TMAH用作蝕刻劑的濕蝕刻處理進(jìn)一步蝕刻垂直側(cè)壁表面，借此，形成溝槽11TA和11TB，以使小平面14b和14c限定溝槽11TA和11TB的楔形側(cè)壁表面。在圖8C狀態(tài)中，應(yīng)當(dāng)注意的是，通過側(cè)壁絕緣膜13A和13B外緣的向內(nèi)侵入，接近位于柵電極13正下方的溝道區(qū)域形成上述楔形的尖端部分。
并且，在圖8D的步驟中，在自然氧化膜的除去處理之后，將圖8C的結(jié)構(gòu)引入充滿惰性氣體例如氫氣、氮?dú)?、氬氣、氦氣等的低壓CVD裝置中，然后保持在5-1330Pa的壓力下，并且在氫氣氣氛中加熱到400-550℃溫度(加熱)之后，在上述5-1330Pa壓力下保持最多5分鐘(H2烘焙)。
并且，在400-550℃的襯底溫度下，將惰性氣體氣氛例如氫氣、氮?dú)?、He或者Ar的分壓保持在5-1330Pa的同時(shí)，持續(xù)1-40分鐘分別提供硅烷(SiH4)氣體、鍺烷(GeH4)氣體和乙硼烷(B2H6)氣體以作為Si的氣體源、Ge的氣體源和摻雜氣體，他們各自的分壓為1-10Pa、0.1-10Pa和1×10-5-1×10-3Pa，而且以1-10Pa的分壓提供氯化氫(HCL)作為蝕刻氣體。借此，分別在溝槽11TA和11TB中外延生長(zhǎng)p型SiGe混合晶體區(qū)域14A和14B(SiGe-沉積)。
利用SiGe混合晶體區(qū)域14A和14B的這種外延生長(zhǎng)，應(yīng)當(dāng)注意的是，特別是在Si的(100)面或者(111)面暴露在溝槽11TA和11TB的下表面或者側(cè)壁表面時(shí)，提高了SiGe混合晶體區(qū)域14A和14B的晶體質(zhì)量。還由此觀點(diǎn)出發(fā)，具有楔形側(cè)壁表面的結(jié)構(gòu)被認(rèn)為有利于溝槽11TA和11TB，由形成圖8C所示的Si(111)面的小平面14b和14c限定該楔形。
在圖8D的處理中，填充溝槽11TA和11TB的SiGe混合晶體區(qū)域14A和14B在上述器件區(qū)域11A中柵極絕緣膜12正下方的溝道區(qū)域中產(chǎn)生單軸壓應(yīng)力，該單軸壓應(yīng)力起源于相對(duì)于硅襯底11的晶格常數(shù)差。因?yàn)樾ㄐ蔚募舛瞬糠智秩胛挥诠枰r底11中側(cè)壁絕緣膜13A和13B正下方的區(qū)域中，較大的壓應(yīng)力便被施加于柵極絕緣膜12正下方的溝道區(qū)域中。
并且，在圖8D的步驟中，在等于或者小于用于形成SiGe混合晶體區(qū)域14A和14B的溫度下，通過以各個(gè)分壓1-10Pa和1×10-4-1×10-2Pa提供硅烷氣體和乙硼烷氣體，連同1-10Pa分壓的氯化氫(HCL)氣體，在SiGe混合晶體區(qū)域14A和14B上形成厚度Ys為0-20nm主要由Si形成的p型半導(dǎo)體層。借此，覆蓋層15A和15B分別形成在SiGe混合晶體區(qū)域14A和14B上(覆蓋Si-沉積)。這里，應(yīng)當(dāng)注意的是，其中厚度Ys被設(shè)定為0nm的情形意味著沒有形成覆蓋層15A和15B。
應(yīng)當(dāng)注意的是，預(yù)先在圖8E的硅化物形成過程前，提供上述覆蓋層15A和15B，因而優(yōu)選使用p型硅層，在其上易于硅化物形成，同時(shí)覆蓋層15A和15B能夠包含大約0-20％原子濃度的Ge。此外，就覆蓋層15A和15B的原子濃度而言，能夠使用包含大約2％的C(碳)的SiGeC混合晶體層。在將Ge混合至覆蓋層15A和15B的情形下，在覆蓋層的生長(zhǎng)過程中，以0-0.4Pa的分壓可將GeH4氣體添加至氣體源中。
在構(gòu)成側(cè)壁絕緣膜13A和13B的材料包含相對(duì)大量Si的情形下，SiGe混合晶體層的生長(zhǎng)選擇性往往變差，并且在根據(jù)上述過程已經(jīng)進(jìn)行SiGe混合晶體區(qū)域生長(zhǎng)的情形下，可能引起在這種側(cè)壁絕緣膜13A和13B上SiGe原子核的生長(zhǎng)。
在這種情形下，在與用于生長(zhǎng)SiGe混合晶體區(qū)域14A和14B而使用的溫度相等或者更低的溫度下，將圖8D的結(jié)構(gòu)短期暴露在氯化氫(HCl)氣體中，以通過蝕刻除去可能成為硅化物生長(zhǎng)原子核的部分側(cè)壁絕緣膜13A和13B或者器件隔離結(jié)構(gòu)11I(后蝕刻)。
然后在惰性氣氛中，將由此獲得的結(jié)構(gòu)冷卻至低于400℃的溫度(冷卻)，并從低壓CVD裝置中取出。
應(yīng)當(dāng)注意的是，例如在氫氣、氮?dú)狻e等惰性或者還原氣氛中，在5-1000Pa的處理壓力下，同時(shí)以10-500Pa的分壓在典型時(shí)段0-60分鐘內(nèi)提供氯化氫氣體，能夠進(jìn)行后蝕刻處理。
并且，在圖8E的處理中，由此取出的圖8D的襯底被引入濺射裝置，并且通過硅化處理，在覆蓋層15A和15B上分別形成硅化鎳或者硅化鈷的硅化物膜16A和16B。在圖8E的步驟中，同時(shí)在多晶硅柵電極13上也形成硅化物膜16C。
因此，利用圖8D的處理，其中在550℃或者更低的溫度下通過低溫處理形成SiGe混合晶體層，甚至是在源極/漏極區(qū)域11S和11D形成之后進(jìn)行SiGe混合晶體區(qū)域14A和14B的形成時(shí)，在任何袋狀注入?yún)^(qū)域(未示出)或者源極/漏極延伸區(qū)域11a和11b中、或者進(jìn)一步在源極/漏極區(qū)域11S和11D中雜質(zhì)元素的分布曲線不會(huì)出現(xiàn)實(shí)質(zhì)的改變。從而，確保了期望運(yùn)行特性。
同時(shí)，在圖8D的步驟中，應(yīng)當(dāng)注意的是，SiGe混合晶體區(qū)域14A和14B具有20-70nm的厚度Y2，其相應(yīng)于位于柵極絕緣膜12和硅襯底11之間的交界面下方的部分中溝槽11TA和11TB的深度，同時(shí)，SiGe混合晶體區(qū)域14A和14B的外延生長(zhǎng)超過上述交界面延伸到0-30nm的高度Y1。這里，應(yīng)當(dāng)注意的是，在高度Y1是0nm的情形下，這意味著SiGe混合晶體區(qū)域14A和14B沒有生長(zhǎng)超過柵極絕緣膜12和硅襯底11之間的交界面。
通過在圖8D的處理中使SiGe混合晶體區(qū)域14A和14B生長(zhǎng)超過柵極絕緣膜12和硅襯底11之間的交界面，便能夠形成硅化物層16A和16B，其借助與該溝道區(qū)域的較大分離，往往聚集其中的張應(yīng)力，其中壓應(yīng)力的存在是被期望的。因此，通過硅化物膜16A和16B的張應(yīng)力，能夠抑制在溝道區(qū)域中由SiGe混合晶體區(qū)域14A和14B引起的單軸壓應(yīng)力的抵消效應(yīng)。因此，優(yōu)選控制用于形成硅化物層16A和16B的硅化物處理，以使該硅化物層16A和16B不會(huì)越過覆蓋層15A和15B而到達(dá)SiGe混合晶體區(qū)域14A和14B。
在圖9中應(yīng)當(dāng)注意的是，SiGe混合晶體區(qū)域14A和14B生長(zhǎng)超過柵極絕緣膜12和硅襯底11之間交界面的部分具有側(cè)表面，該側(cè)表面在面對(duì)該溝道區(qū)域一側(cè)由小平面14a限定，同時(shí)在面對(duì)器件隔離結(jié)構(gòu)11I一側(cè)由小平面14e限定。因此，優(yōu)選的是小平面14a形成40-90度的角θ3，并且小平面14e形成40-60度的角θ4。
特別是，通過將角θ3設(shè)定在90度或者更小，那么在覆蓋層15A和15B上的硅化物層16A和16B便不會(huì)與柵電極13的側(cè)壁絕緣膜13A或者13B接觸形成，并且通過該硅化物層16A和16B或者柵電極13與硅化物層16A或者16B之間寄生電容的形成，使得能夠抑制出現(xiàn)短路的問題。
下一步，將研究在利用圖8D的處理而形成的SiGe混合晶體區(qū)域14A和14B中的Ge濃度與厚度Y1和Y2之間的相互關(guān)系。
通常，我們知道，當(dāng)在具有超過臨界厚度的應(yīng)變系統(tǒng)中進(jìn)行外延生長(zhǎng)時(shí)，在該外延結(jié)構(gòu)中會(huì)引起缺陷例如位錯(cuò)，并且不能獲得適于用作半導(dǎo)體器件的有源區(qū)質(zhì)量的半導(dǎo)體層。
另一方面，作為組成本發(fā)明基礎(chǔ)的實(shí)驗(yàn)調(diào)查結(jié)果，已經(jīng)發(fā)現(xiàn)在具有有限面積的半導(dǎo)體器件的器件區(qū)域11A上形成SiGe混合晶體層的情形下，存在這樣的情形，其中與在二維表面上連續(xù)外延生長(zhǎng)的模式相反，即使半導(dǎo)體層的厚度增加超過所謂的臨界厚度時(shí)，由此生長(zhǎng)并形成應(yīng)變系統(tǒng)的半導(dǎo)體層的質(zhì)量不會(huì)降低，并且還存在這樣的情形，其中即使在Ge濃度增大超過臨界濃度水平，其中已經(jīng)考慮到超過該臨界濃度水平將出現(xiàn)形成缺陷例如位錯(cuò)時(shí)，半導(dǎo)體層的質(zhì)量也不會(huì)降低。此外，應(yīng)當(dāng)注意的是，該“有效”臨界厚度隨著降低生長(zhǎng)溫度而增大，因而，通過在低溫下使用在局部區(qū)域中選擇性生長(zhǎng)的SiGe混合晶體，就能夠更加有效地引起MOS晶體管的溝道區(qū)域中的形變。
例如，已經(jīng)證實(shí)當(dāng)如圖9中限定的具有20nm厚度Y1和60nm厚度Y2的SiGe膜已經(jīng)被用于SiGe混合晶體區(qū)域14A和14B時(shí)，即使在Ge濃度水平增大到24％的濃度水平而超過傳統(tǒng)上所接受的有限濃度水平20％時(shí)，也不會(huì)出現(xiàn)SiGe混合晶體區(qū)域14A和14B的晶體質(zhì)量降低。這此實(shí)驗(yàn)中，應(yīng)當(dāng)注意的是，具有10nm厚度的p型Si的覆蓋層15A和15B已經(jīng)外延生長(zhǎng)在SiGe混合晶體區(qū)域14A和14B上。
并且，已經(jīng)證實(shí)SiGe混合晶體區(qū)域14A和14B的外延生長(zhǎng)能夠達(dá)到大約40％的Ge的原子濃度水平。
此外，已經(jīng)發(fā)現(xiàn)在這種高Ge濃度的SiGe混合晶體層中，被引入作為p型摻雜劑的B的溶解限度增大，并且能夠使用大約1×1022cm-3的摻雜劑濃度水平。在上述實(shí)驗(yàn)中，在SiGe混合晶體區(qū)域14A和14B中的摻雜劑濃度被設(shè)定在1×1018-1×1021cm-3的范圍內(nèi)。另一方面，在具有低Ge濃度水平特點(diǎn)的覆蓋層15A和15B中，B的摻雜濃度被設(shè)定在大約1×1018-1×1020cm-3。
因此，利用本發(fā)明，通過增加作為壓縮應(yīng)激物的SiGe混合晶體區(qū)域14A和14B中的Ge濃度，就能夠?qū)⑤^大單軸壓應(yīng)力施加于p溝道MOS晶體管的溝道區(qū)域。
第三實(shí)施例圖10A是作為本發(fā)明的第三實(shí)施例、概括上述解釋的在低壓CVD裝置中進(jìn)行圖8D的處理的圖解。
參考圖10A，首先，在400℃或者更低的溫度下，將被處理的襯底引入至低壓CVD裝置中，并且在氫氣氣氛中將溫度升高至預(yù)定處理溫度400-550℃(加熱)。
隨后，在相同氫氣氣氛中、在相同處理溫度下，保持將被處理的襯底持續(xù)最多5分鐘，并且進(jìn)行氫氣熱處理過程(H2-烘焙)。
接下來，在相同的處理溫度下，引入至低壓CVD裝置的處理氣體變化，并且如前所述，在溝槽11TA和11TB中進(jìn)行p型SiGe混合晶體區(qū)域14A和14B的外延生長(zhǎng)(SiGe沉積)。
并且，在圖10A的步驟中，引入至低壓CVD裝置的處理氣體的組成或者分壓最后被改變?yōu)閜型SiGe混合晶體區(qū)域14A和14B的外延生長(zhǎng)，同時(shí)保持400-550℃的相同處理溫度，并且p型Si或者p型SiGe(C)混合晶體的覆蓋層15A和15B外延生長(zhǎng)在SiGe混合晶體區(qū)域14A和14B上(覆蓋Si沉積)。
此外，在圖10A的步驟中，在形成覆蓋層15A和15B之后，在400-550℃的處理溫度下，在惰性或者氫氣氣氛中將氯化氫氣體引入至該低壓CVD裝置中。因此，從側(cè)壁絕緣膜13A、13B或者器件隔離結(jié)構(gòu)11I中除去能夠在圖8E的硅化物形成處理中成為硅化物形成的原子核的所有結(jié)構(gòu)(后蝕刻)，并且在氫氣或者惰性氣體氣氛中襯底溫度隨后降低至400℃或者更低(冷卻)。
因而，利用圖10A的處理，通過減去在處理中途將襯底取出至大氣中的步驟，能夠無污染地在低壓CVD裝置中，有效且連續(xù)地進(jìn)行從加熱到冷卻的處理步驟。并且，通過在相同襯底溫度下，進(jìn)行從H2-烘焙處理到后蝕刻處理的處理，減去了將襯底溫度變高和變低的處理步驟，并且顯著提高了整個(gè)處理的生產(chǎn)量。
圖10B顯示了相應(yīng)于上文參考圖9解釋的實(shí)施例的處理，其中在溝槽11TA和11TB形成之后，外延生長(zhǎng)p型Si層而形成源極區(qū)域11A和漏極區(qū)域11D，以便覆蓋其側(cè)壁表面。
參考圖10B，例如在上述H2-烘焙處理之后，在特定的處理溫度400-550℃下，，將硅烷氣體和乙硼烷氣體以及HCl氣體引入至低壓CVD裝置，各自分壓為1-10Pa、1×10-4-1×10-2Pa和1-10Pa，在此情形下能夠形成源極區(qū)域11S和漏極區(qū)域11D。
此外，如圖10C所示，根據(jù)需要能夠省略圖10A處理中的后蝕刻處理。
第四實(shí)施例圖11是顯示用于前述圖8D的處理或者圖10A-10C的處理的低壓CVD裝置40的結(jié)構(gòu)圖。
參考圖11，低壓CVD裝置40是所謂的簇型襯底處理裝置，其中用于進(jìn)行圖10A-10C的處理步驟的CVD反應(yīng)爐41經(jīng)由充滿惰性氣體例如氮?dú)獾囊r底傳送室42而與預(yù)處理室43連接，并且具有相應(yīng)于圖10C狀態(tài)的結(jié)構(gòu)的襯底W經(jīng)由未示出的門閥被引入至襯底傳送室42中，其中由此被引入的襯底從襯底傳送室42被傳送至預(yù)處理室43。
在預(yù)處理室43中，通過在稀釋的氫氟酸(DHF)中進(jìn)行處理并隨后進(jìn)行水清洗處理，或者通過氫基清潔處理，或者通過HF氣相處理，來進(jìn)行預(yù)處理，以從襯底表面除去自然氧化膜。
利用該預(yù)處理過程完成的襯底通過襯底傳送室42被傳送至CVD反應(yīng)爐41，而不需進(jìn)行將襯底暴露至空氣和圖10A-10C的處理步驟。
第五實(shí)施例在前述的p溝道MOS晶體管中，熱氧化膜或者具有比熱氧化膜更大的特定介電常數(shù)的SiON膜被頻繁地用作柵極絕緣膜12。
在形成這種柵極氧化膜12時(shí)，通常的作法是在形成柵極氧化膜12之前，對(duì)硅襯底11的表面應(yīng)用熱處理過程，以從中除去自然氧化膜。
應(yīng)當(dāng)注意的是，在氫氣氣氛中的這種熱處理過程要在硅襯底11中形成溝槽11TA和11TB之前進(jìn)行，在此狀態(tài)中僅器件隔離結(jié)構(gòu)11I形成在硅襯底11上。因此，由于利用這種處理從硅襯底11的表面完全除去自然氧化膜，消除了襯底表面上Si原子的束縛，并且Si原子能夠在由器件絕緣結(jié)構(gòu)11I限定的器件區(qū)域11A外部的硅襯底11上自由移動(dòng)。
由于Si原子在硅襯底11表面上的自由移動(dòng)，應(yīng)當(dāng)注意的是，在如圖12A-12C所示的器件區(qū)域11A中形成有波狀起伏(undulation)。這里，應(yīng)當(dāng)注意的是，圖12A是顯示包括器件隔離區(qū)域11I和器件區(qū)域11A的硅襯底11的一部分的平面圖，而圖12B是在柵電極寬度方向上截取圖12A的橫截面圖。此外，圖12C顯示了在器件區(qū)域11A中形成溝槽11TA和11TB并且如此形成的溝槽11TA和11TB填充有p型SiGe混合晶體區(qū)域14A和14B的狀態(tài)下圖12B的結(jié)構(gòu)。
參考圖12B，在器件區(qū)域11A具有較大柵極寬度GW的情形下，在器件區(qū)域11A中的硅襯底11表面上形成有明顯的波狀起伏，其中在如圖12C所示形成溝槽11TA和11TB的情形下，硅襯下表面上的這種波狀起伏會(huì)傳遞至溝槽11TA和11TB的底部。
另一方面，在填充有SiGe混合晶體區(qū)域14A和14B的溝槽11TA和11TB中，由于在晶體生長(zhǎng)過程時(shí)的自限制效應(yīng)，在SiGe混合晶體區(qū)域14A和14B的上表面處出現(xiàn)平坦表面。
因而，在這種情形下，SiGe混合晶體區(qū)域形成在具有平坦上表面的波狀下表面上。因此，由下表面的波狀起伏引起的SiGe混合晶體的體積增加和減小在圖12C中由虛線顯示的高度(level)處被抵消，并且在溝道區(qū)域中獲得壓應(yīng)力，該壓應(yīng)力與在平坦表面上形成SiGe混合晶體區(qū)域的情形下所獲得的壓應(yīng)力相同。
另一方面，在柵極寬度GW較小的情形下，在器件區(qū)域11A的表面上僅出現(xiàn)凸?fàn)畋砻?，如圖13A和13B所示，因而，鑒于由于自限制效應(yīng)而出現(xiàn)SiGe混合晶體區(qū)域14A和14B的平坦表面，在溝槽11TA和11TB形成在具有這種凸?fàn)畋砻娴墓枰r底表面上并且所述溝槽填充有SiGe混合晶體區(qū)域14A和14B的情形下，于下表面處通過凸?fàn)畋砻娴淖饔脺p小了SiGe混合晶體區(qū)域14A和14B的有效體積。因此，基本減小了在溝道區(qū)域中產(chǎn)生的壓應(yīng)力。
因此，本實(shí)施例在不含氫氣的氣氛中，例如氮?dú)?、Ar或者He的氣氛中，在不超過900℃的溫度下，緊接在柵極絕緣膜12形成之前進(jìn)行自然氧化的除去處理，以從硅襯底表面除去自然氧化膜。
由于在低溫不含氫氣下這樣進(jìn)行的自然氧化除去處理，因此在溝槽11TA和11TB的下表面處凸?fàn)畋砻娴男纬杀灰种?，如圖13C所示，并且避免了填充溝槽11TA和11TB的SiGe混合晶體區(qū)域14A和14B的有效體積的減小。因此，利用本實(shí)施例的結(jié)構(gòu)便能夠在溝道區(qū)域中產(chǎn)生大單軸壓應(yīng)力。
第六實(shí)施例同時(shí)，在圖8D的處理中，當(dāng)多晶硅柵電極13的表面被暴露時(shí)，在通過SiGe混合晶體區(qū)域14A和14B填充溝槽11TA和11TB的時(shí)候，多晶硅柵電極13的表面上不可避免會(huì)引起SiGe混合晶體的沉積。
因此，利用圖8D的處理，通過使用二氧化硅膜或者氮化硅膜，在形成多晶硅柵電極13時(shí)，在用于形成該多晶硅柵電極13的多晶硅膜13M上相應(yīng)于該多晶硅柵電極13形成掩模M，如圖14A所示。
下一步，在圖14B的步驟中，圖14A的結(jié)構(gòu)暴露在300-550℃的溫度下以及氫氣/乙硼烷氣體混合氣氛中，以在多晶硅膜13M上相應(yīng)于形成柵電極13的區(qū)域形成具有1-10nm厚度的B(硼)膜13Bo。
下一步，在圖14C的處理中，多晶硅膜13M被圖案化，以形成柵電極13，并且形成側(cè)壁絕緣膜13A和13B。在圖14C中，應(yīng)當(dāng)注意的是，省略了CVD氧化膜12I的表示。在圖14C的結(jié)構(gòu)中，應(yīng)當(dāng)注意的是，硼掩模圖案13Bo形成在多晶硅柵電極13的頂部。
因?yàn)樵谶@種硼掩模圖案13Bo上不會(huì)出現(xiàn)SiGe層的生長(zhǎng)，所以即使在圖8D的步驟中SiGe混合晶體區(qū)域14A和14B在溝槽11TA和11TB中生長(zhǎng)時(shí)，在多晶硅柵電極13上也不會(huì)出現(xiàn)SiGe混合晶體層的生長(zhǎng)。
而且，在圖14B的步驟中還能夠?qū)⑿纬啥嗑Ч钖烹姌O13的多晶硅膜13M的一部分選擇性地?fù)诫s為p型。
此外，本發(fā)明不僅不限于上述實(shí)施例，而且不脫離本發(fā)明的范圍內(nèi)可以進(jìn)行各種變化和修改。
權(quán)利要求
1.一種半導(dǎo)體器件，包括硅襯底，其中包含溝道區(qū)域；柵電極，經(jīng)由柵極絕緣膜形成在相應(yīng)于所述溝道的所述硅襯底上，所述柵電極在其各個(gè)相對(duì)的側(cè)壁表面上具有一對(duì)側(cè)壁絕緣膜；P型擴(kuò)散區(qū)域的源極和漏極延伸區(qū)域，形成在所述柵電極橫向兩側(cè)的所述硅襯底中，以越過所述溝道區(qū)域而彼此相對(duì)；P型擴(kuò)散區(qū)域的源極和漏極區(qū)域，形成在所述側(cè)壁絕緣膜各自外側(cè)的所述硅襯底中，并分別延續(xù)至所述源極和漏極延伸區(qū)域；以及一對(duì)SiGe混合晶體區(qū)域，形成在所述側(cè)壁絕緣膜各自外側(cè)的所述硅襯底中，與所述硅襯底為外延關(guān)系，形成所述SiGe混合晶體區(qū)域，以使其分別被包括在所述源極和漏極區(qū)域中；每一個(gè)所述SiGe混合晶體區(qū)域生長(zhǎng)至超過所述柵極絕緣膜與所述硅襯底之間形成的柵極絕緣膜交界面的高度；所述SiGe混合晶體區(qū)域由彼此面對(duì)的各個(gè)側(cè)壁表面限定；其中，在每一個(gè)所述SiGe混合晶體區(qū)域中，所述側(cè)壁表面由多個(gè)小平面限定，所述多個(gè)小平面相對(duì)于所述硅襯底的主要表面分別形成互相不同的角度。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述硅襯底的所述主要表面形成(001)面，所述柵電極在所述硅襯底上通常沿<110>方向和<100>方向中的任一個(gè)方向延伸。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中每一個(gè)SiGe混合晶體區(qū)域包含濃度水平超過20％原子百分比的Ge。
4.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述濃度水平不超過40％原子百分比。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域?qū)τ谄湮挥谒鰱艠O絕緣膜交界面下方的部分具有20-70nm的厚度，并且對(duì)于其位于所述柵極絕緣膜交界面上面或者上方的部分具有0-30nm的厚度。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，每一個(gè)所述多個(gè)小平面具有平面化表面。
7.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，每一個(gè)所述多個(gè)小平面由晶面限定。
8.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括最高小平面，形成該最高小平面以使所述SiGe混合晶體區(qū)域的所述相對(duì)側(cè)壁表面之間的距離在所述硅襯底的向上方向上增大，所述最高小平面限定了位于所述柵極絕緣膜交界面上方的所述SiGe混合晶體區(qū)域的最高部分。
9.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括在相對(duì)于所述主要表面的垂直方向上延伸的垂直小平面。
10.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括在所述硅襯底的向下方向上減小所述SiGe混合晶體區(qū)域相對(duì)側(cè)壁表面之間的距離的小平面。
11.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括在所述硅襯底的向上方向上減小所述SiGe混合晶體區(qū)域相對(duì)側(cè)壁表面之間的距離的小平面。
12.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括與所述最高小平面相接且垂直于所述襯底主要表面延伸的垂直小平面，所述垂直小平面限定了位于所述SiGe混合晶體區(qū)域的所述最高部分下方的所述SiGe混合晶體區(qū)域的主要部分。
13.根據(jù)權(quán)利要求12的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括與所述垂直小平面相接的小平面，在包括所述SiGe混合晶體區(qū)域下表面的所述SiGe混合晶體區(qū)域的最低部分中，該小平面在所述向上方向上減小所述SiGe混合晶體區(qū)域的相對(duì)側(cè)壁表面之間的距離。
14.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中，在每一個(gè)所述一對(duì)SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括與所述最高小平面相接的主小平面，該主小平面在所述硅襯底的向下方向上減小所述SiGe混合晶體區(qū)域相對(duì)側(cè)壁表面之間的距離，所述主小平面限定了位于所述SiGe混合晶體區(qū)域的所述最高部分的正下方的所述SiGe混合晶體區(qū)域的主要部分，所述多個(gè)小平面進(jìn)一步包括與所述主小平面相接的較低小平面，其在所述硅襯底的向上方向上減小所述SiGe混合晶體區(qū)域相對(duì)側(cè)壁表面之間的距離，所述較低小平面限定了在所述SiGe混合晶體區(qū)域的所述主要部分的正下方形成并且包括所述SiGe混合晶體區(qū)域的的下表面的所述SiGe混合晶體區(qū)域的最低部分。
15.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中所述主小平面和所述較低小平面基本由(111)面或者其結(jié)晶圖等價(jià)面形成。
16.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中，在每一個(gè)所述SiGe混合晶體區(qū)域中，所述多個(gè)小平面包括與所述最高小平面相接的主小平面，所述主小平面在所述硅襯底的向上方向上減小所述SiGe混合晶體區(qū)域相對(duì)側(cè)壁表面之間的距離，所述主小平面限定了在所述SiGe混合晶體區(qū)域的所述最高部分的正下方形成的所述SiGe混合晶體區(qū)域的主要部分。
17.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中每一個(gè)所述SiGe混合晶體區(qū)域在其上具有硅化物膜，所述硅化物膜基本不含Ge。
18.根據(jù)權(quán)利要求1的半導(dǎo)體器件，進(jìn)一步包括每一個(gè)所述SiGe混合晶體區(qū)域上的p型Si層，硅化物層形成在所述p型Si層中。
19.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中所述硅化物層具有位于所述柵極絕緣膜交界面上方的下表面。
20.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中所述p型Si層基本不含Ge。
21.一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件在溝道區(qū)域的橫向兩側(cè)處具有一對(duì)SiGe壓縮應(yīng)激物，該方法包括以下步驟在硅襯底上形成柵極絕緣膜；經(jīng)由所述柵極絕緣膜，在相應(yīng)于所述溝道區(qū)域的所述硅襯底上形成柵電極；在相應(yīng)于所述柵電極橫向兩側(cè)的所述硅襯底中，形成一對(duì)p型擴(kuò)散區(qū)域；在所述柵電極橫向兩側(cè)的所述硅襯底中，形成一對(duì)P型擴(kuò)散區(qū)域作為源極和漏極區(qū)域，其通過所述柵電極上形成的各個(gè)側(cè)壁絕緣膜而與所述溝道區(qū)域分離；通過蝕刻處理，在分別相應(yīng)于所述源極和漏極區(qū)域的所述硅襯底中形成一對(duì)溝槽，以使每一個(gè)所述溝槽具有由多個(gè)小平面限定的側(cè)壁表面，并且以使每一個(gè)所述溝槽具有被構(gòu)成所述源極區(qū)域或者所述漏極區(qū)域的所述p型擴(kuò)散區(qū)域連續(xù)覆蓋的所述側(cè)壁表面和下表面；以及通過使p型SiGe混合晶體層外延生長(zhǎng)而填充每一個(gè)所述溝槽；所述p型SiGe混合晶體層的所述外延生長(zhǎng)在400-550℃的溫度下進(jìn)行。
22.根據(jù)權(quán)利要求21的方法，在所述p型SiGe層的所述外延生長(zhǎng)之前，進(jìn)一步包括以下步驟對(duì)所述溝槽的暴露表面應(yīng)用預(yù)處理過程，該預(yù)處理過程包括清洗處理和自然氧化膜除去處理；以及在所述預(yù)處理步驟之后，在氫氣氣氛中，對(duì)所述溝槽的所述暴露表面應(yīng)用熱退火處理。
23.根據(jù)權(quán)利要求22的方法，其中在所述氫氣氣氛中的所述熱退火步驟是在與用于所述SiGe層的所述外延生長(zhǎng)的溫度相同的溫度下進(jìn)行。
24.根據(jù)權(quán)利要求21的方法，其中所述p型SiGe混合晶體層的所述外延生長(zhǎng)是通過將p型摻雜氣體以及蝕刻氣體添加到Si的氣體源和Ge的氣體源的低壓CVD處理而進(jìn)行。
25.根據(jù)權(quán)利要求24的方法，其中所述p型SiGe混合晶體層的所述外延生長(zhǎng)是通過提供Si的所述氣體源和Ge的所述氣體源來進(jìn)行，并設(shè)定各個(gè)流速，以使所述SiGe混合晶體層包含等于或者大于20％但是小于28％濃度的Ge。
26.根據(jù)權(quán)利要求21的方法，其中進(jìn)行所述p型SiGe混合晶體層的所述外延生長(zhǎng)超過所述硅襯底和所述柵極絕緣膜之間的交界面。
27.根據(jù)權(quán)利要求21的方法，在所述p型SiGe層的所述外延生長(zhǎng)之后，進(jìn)一步包括以下步驟在所述p型SiGe混合晶體層上，外延生長(zhǎng)主要是Si并且基本不含Ge的p型半導(dǎo)體層的覆蓋層。
28.根據(jù)權(quán)利要求21的方法，在所述p型SiGe混合晶體層的所述外延生長(zhǎng)之后，進(jìn)一步包括以下步驟在所述p型SiGe混合晶體層上，生長(zhǎng)主要是Si并且含有濃度不超過20％的Ge的p型半導(dǎo)體層的覆蓋層。
29.根據(jù)權(quán)利要求27的方法，其中在基本等于或者低于用于所述p型SiGe混合晶體層的所述外延生長(zhǎng)的溫度的溫度下外延進(jìn)行形成所述p型覆蓋層的所述步驟。
30.根據(jù)權(quán)利要求28的方法，進(jìn)一步包括以下步驟在所述覆蓋層上形成硅化物層，以使所述硅化物層的下表面不超過所述p型SiGe混合晶體層與所述覆蓋層之間的交界面。
31.根據(jù)權(quán)利要求30的方法，在形成所述覆蓋層之后而在形成所述硅化物層之前，進(jìn)一步包括以下步驟在基本等于或者低于用于所述p型SiGe混合晶體層的所述外延生長(zhǎng)的溫度的溫度下，通過蝕刻氣體處理所述側(cè)壁絕緣膜的表面。
32.根據(jù)權(quán)利要求21的方法，其中所述p型SiGe混合晶體層的所述外延生長(zhǎng)是在所述柵極的表面被硼膜覆蓋的狀態(tài)下進(jìn)行。
33.根據(jù)權(quán)利要求21的方法，其中形成所述溝槽的所述步驟包括干蝕刻處理和濕蝕刻處理。
34.根據(jù)權(quán)利要求21的方法，其中形成所述柵極絕緣膜的所述步驟包括以下步驟從所述硅襯底的表面除去自然氧化膜；以及在所述自然氧化膜被除去的所述硅襯底的所述表面上形成所述柵極絕緣膜，除去所述自然氧化膜的所述步驟包括在900℃或者更低的溫度下、在不含氫氣的非氧化氣氛中將所述硅化物襯底退火的步驟。
35.一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件在溝道區(qū)域的橫向兩側(cè)處具有一對(duì)SiGe壓縮應(yīng)激物，包括步驟在硅襯底上形成柵極絕緣膜；經(jīng)由所述柵極絕緣膜，在相應(yīng)于所述溝道區(qū)域的所述硅襯底上形成柵電極；在所述柵電極橫向兩側(cè)的所述硅襯底中，形成一對(duì)p型擴(kuò)散區(qū)域；在分別相應(yīng)于所述半導(dǎo)體器件的源極區(qū)域和漏極區(qū)域的所述硅襯底中形成一對(duì)溝槽，以使每一個(gè)所述溝槽具有由多個(gè)小平面限定的側(cè)壁表面；在每一個(gè)所述溝槽中，用p型摻雜的Si外延層覆蓋所述溝槽的所述側(cè)壁表面和下表面；以及在每一個(gè)所述溝槽中，外延生長(zhǎng)p型SiGe混合晶體層以填充所述溝槽；所述p型SiGe混合晶體層的所述外延生長(zhǎng)是在400-550℃的溫度下進(jìn)行。
全文摘要
一種半導(dǎo)體器件，包括柵電極，其經(jīng)由柵極絕緣膜在相應(yīng)于溝道區(qū)域的硅襯底上形成；p型擴(kuò)散區(qū)域的源極和漏極區(qū)域，形成在柵電極的側(cè)壁絕緣膜的各自外側(cè)處的硅襯底中；以及一對(duì)SiGe混合晶體區(qū)域，形成在側(cè)壁絕緣膜各自外側(cè)處的硅襯底中，與所述硅襯底具有外延關(guān)系；SiGe混合晶體區(qū)域由彼此面對(duì)的各個(gè)側(cè)壁表面限定；其中，在每一個(gè)SiGe混合晶體區(qū)域中，側(cè)壁表面由多個(gè)小平面限定，所述多個(gè)小平面相對(duì)于硅襯底的主要表面以互相不同角度而分別形成。
文檔編號(hào)H01L21/336GK1797783SQ20051006685
公開日2006年7月5日 申請(qǐng)日期2005年4月29日 優(yōu)先權(quán)日2004年12月28日
發(fā)明者島宗洋介, 片上朗, 畑田明良, 島昌司, 田村直義 申請(qǐng)人:富士通株式會(huì)社