專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件及其制造方法。
背景技術：
在未經審查的日本專利申請(KOKAI)出版物No.2002-368184中公開了一種多芯片半導體器件，其中多個半導體芯片貼裝在引腳架的島上，每個半導體芯片通過導線與內引腳接合，并且所貼裝的多個半導體芯片完全為樹脂模制。因為多個半導體芯片貼裝在一個引腳架上，導致引腳架很大，因此該半導體器件占據很大的貼裝(占用)面積。因為采用了使用引腳架的導線接合，制造成本也很高。
在未經審查的日本專利申請(KOKAI)出版物No.2003-273321中公開了一種具有很小貼裝面積的半導體器件。該半導體器件具有多個雙面基板，在各個基板上面貼裝有一個或多個半導體芯片?；逋ㄟ^，例如熱壓進行堆疊或者層疊。
在未經審查的日本專利申請(KOKAI)出版物No.2001-094046中公開的半導體器件具有貼裝在底板上表面中心上的兩個堆疊裸芯片。設置在各個裸芯片的上表面外圍區(qū)域的連接墊通過接合導線與設置在底板的上表面外圍的連接墊相連。為了能夠進行下面裸芯片的導線接合，上面裸芯片的尺寸比下面裸芯片的尺寸小，以便下面裸芯片的上表面外圍露出，并且設置在上面裸芯片上的連接墊比設置在下面裸芯片上的連接墊位于更內側。此外，因為上面裸芯片的導線接合是在下面裸芯片的導線接合之后在底板的上表面上進行，因此用于下面裸芯片的連接墊被設置在下面裸芯片的貼裝區(qū)域之外，并且用于上面裸芯片的連接墊被設置在其外側。
在上述未經審查的日本專利申請(KOKAI)出版物No.2003-273321中公開的半導體器件具有雙面板，通過使形成于各個雙面板上的導電連接端子聚合而將半導體芯片貼裝于所述雙面板上。對于該半導體器件，因為各個電路板厚而昂貴，因此整個半導體器件也厚而昂貴。另外，因為各個層被接合，因此根據環(huán)境變化，很難獲得強度可靠性。在未經審查的日本專利申請(KOKAI)出版物No.2001-094946中公開的半導體器件中，因為用于下面裸芯片的連接墊設置在底板的上表面上，并且用于上面裸芯片的連接墊設置在其外側，因此，當堆疊半導體芯片的數量增加時，底板上的墊板所占據的面積將變大。因此，整個半導體器件的面積將變大。此外，因為導線長度變長，因此電阻值變大并且更不適用于高頻。
因此，本發(fā)明的一個目的是提供一種半導體器件及其制造方法，其中貼裝面積很小并且連接單元中的強度可靠性得到保證。

發(fā)明內容
為了達到上述目的，根據本發(fā)明第一個方面的半導體器件包括具有多個用于外部連接的電極(14)的第一半導體元件(4)；設置在第一半導體元件(4)外圍的絕緣元件(16)；設置在第一半導體元件(4)和絕緣元件(16)上表面一側的上部布線結構(17，20，21，24)；設置在第一半導體元件(4)和絕緣元件(16)下表面一側的下部布線結構(2，1，3，31，33，34，37)；和貼裝在上部布線結構(17，20，21，24)和下部布線結構(2，1，3，31，33，34，37)中至少一者上面的第二半導體元件(40，71，77)。
根據本發(fā)明第二個方面的半導體器件制造方法包括通過分別進行密封由底板(1)、絕緣元件(16)和上部絕緣膜(17)形成第一半導體元件(4)，其中各個半導體元件(4)包括多個用于外部連接的電極；在上部絕緣膜(17)上面形成上重新布線層(20)；在底板(1)下面形成下重新布線層(33)；在至少上重新布線層(20)或下重新布線層上面貼裝第二半導體元件(40)；和通過切斷底板(1)、絕緣元件(16)和上部絕緣膜(17)獲得多個半導體器件，其中半導體器件包括至少一個半導體元件(4)和至少一個第二半導體元件(40)。


圖1是根據本發(fā)明第一個實施例的半導體器件的橫截面圖。
圖2是為制造圖1中所示半導體器件而最初準備的部件的橫截面圖。
圖3是在圖2所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖4是在圖3所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖5是在圖4所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖6是在圖5所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖7是在圖6所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖8是在圖7所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖9是在圖8所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖10是在圖9所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖11是在圖10所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖12是在圖11所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖13是在圖12所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖14是在圖13所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖15是在圖14所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖16是在圖15所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖17是在圖16所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖18是在圖17所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖19是在圖18所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖20是根據本發(fā)明第二個實施例的半導體器件的橫截面圖。
圖21是一個制造步驟中半導體器件的橫截面圖，用于說明圖20中所示半導體器件的制造方法。
圖22是在圖21所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖23是在圖22所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖24是在圖23所示步驟之后的制造步驟中半導體器件的橫截面圖。
圖25是根據本發(fā)明第三個實施例的半導體器件的橫截面圖。
圖26是根據本發(fā)明第四個實施例的半導體器件的橫截面圖。
圖27是根據本發(fā)明第五個實施例的半導體器件的橫截面圖。
具體實施例方式
第一個實施例下面將參考圖1中橫截面圖說明根據本發(fā)明第一個實施例的半導體器件。該半導體器件包括矩形形狀的底板1。底板1由，例如滲入玻璃纖維基底中的環(huán)氧基樹脂形成。由銅箔形成的上層布線2形成于底板1的上表面上，并且由銅箔形成的下層布線3形成于底板1的下表面上。上層布線2用作接地布線并且具有形成于基本上整個表面上的圖案。下層布線3用作電流源(電源)布線并且具有形成于基本上整個表面上的圖案。
半導體元件4設置在上層布線2上。更具體地說，半導體元件4具有矩形外形并且具有一定程度上小于底板1的尺寸。半導體元件4的底面通過芯片接合(die-bonding)物質形成的粘接層5被連接到上層布線2的上表面上。半導體元件4包括后面將要說明的配線層、柱狀電極和密封膜，并且通常被稱為CSP(芯片級封裝)。因為半導體元件4通過在配線層、柱狀電極和密封膜形成于硅晶片上之后切割硅晶片獲得，因此半導體元件4也被稱為晶片級CSP(W-CSP)。
下面將詳細說明半導體元件4的結構。
半導體元件4包括硅基板(半導體基板)6。硅基板6通過粘接層5被連接到底板1上。具有預定功能(例如，用作CPU)的集成電路(未示出)形成于硅基板6的上表面區(qū)域中。與該集成電路相連并且由鋁合金等形成的多個連接墊7形成于上表面的外圍。由二氧化硅等形成的絕緣膜8形成于除連接墊7的中心部分以外的硅基板6的上表面上。連接墊7的中心部分通過設置在絕緣膜8中的孔9露出。
由環(huán)氧樹脂或聚酰亞胺樹脂等形成的保護膜(絕緣膜)10形成于絕緣膜8上面?？?1形成于保護膜10中與絕緣膜8中的孔9對應(重疊)的區(qū)域中。由銅等形成的基底金屬層12設置在保護膜10的上表面上。由銅形成的配線層13分別設置在基底金屬層12的整個上表面上?；捉饘賹?2和堆疊的配線層13作為一個整體用作多層(兩層)配線層(重新布線層)。包括各自的基底金屬層12的各個配線層13的一個端部通過孔9和11與各個連接墊7相連。
由銅形成的柱狀電極(用于外部連接的電極)14設置在配線層13的連接墊的上表面上。各個柱狀電極14的高度為60至150μm。由環(huán)氧樹脂或聚酰亞胺樹脂等形成的密封膜(絕緣膜)15設置在包括配線層13的保護膜10的上表面上，使得密封膜15的上表面與柱狀電極14的上表面齊平。
這樣，被稱為W-CSP的半導體元件4包括硅基板6、連接墊7、絕緣膜8、保護膜10、配線層13、柱狀電極14和密封膜15。
具有類似矩形框形狀的絕緣層16形成于包括上層布線2的底板1的上表面上以包圍半導體元件4的外圍。絕緣層16的上表面與半導體元件4的上表面基本上齊平。絕緣層16由，例如熱固性樹脂，或者包含分散于其中的增強劑如玻璃纖維或硅土填充劑的樹脂形成。
在半導體元件4和絕緣層16的上表面上設置有第一上部絕緣膜17，使得該上表面非常平坦。第一上部絕緣膜17由常用于，例如積層基板(build-up substrate)中的所謂積層材料形成，并且例如，由熱固性樹脂，如包含分散于其中的增強劑如纖維或填充劑的環(huán)氧樹脂或BT(馬來酰亞胺三嗪)樹脂等形成。纖維可以為玻璃纖維或芳香尼龍纖維等。填充劑可以為硅土填充劑或陶瓷填充劑等。
孔18分別形成于第一上部絕緣膜17中和柱狀電極14的中心部分上。由銅等形成的第一上部基底金屬層19形成于第一上部絕緣膜17的上表面上。由銅形成的第一上部配線層20分別設置在第一上部基底金屬層19的整個上表面上。第一上部基底金屬層19和堆疊的第一上部配線層20作為一個整體用作多層(兩層)配線層(重新布線層)。各個第一上部基底金屬層19和第一上部配線層20的一個端部通過形成于第一上部絕緣膜17中的各個孔18與各個柱狀電極14的上表面相連。
由與第一上部絕緣膜17相同材料形成的第二上部絕緣膜21設置在第一上部配線層20和第一上部絕緣膜17的上表面上?？?2形成于第二上部絕緣膜21中與各個第一上部配線層20的連接墊的至少一部分對應的區(qū)域中。由銅等形成的第二上部基底金屬層23分別設置在第二上部絕緣膜21的上表面上。由銅形成的第二上部配線層24分別設置在第二上部基底金屬層23的上表面上。第二上部基底金屬層23和堆疊的第二上部配線層24用作多層(兩層)配線層(重新布線層)。各個第二上部基底金屬層23和第二上部配線層24的端部的至少一部分通過第二上部絕緣膜21的孔22與第一上部配線層20的連接墊相連。
由阻焊劑等形成的頂絕緣膜25設置在第二上部配線層24和第二上部絕緣膜21的上表面上?？?6設置在頂絕緣膜25中與第二上部配線層24的連接墊對應的部分中。多個焊球27設置在孔26的內部和上部，與第二上部配線層24的連接墊相連。多個焊球27在頂絕緣膜25的頂面上以矩陣形式布置。
由與第一上部絕緣膜17相同材料形成的下部絕緣膜31設置在底板1和下層布線3的下表面上。并且，下部絕緣膜31的下表面非常平坦。由銅等形成的第一下部基底金屬層32分別設置在第一下部絕緣膜31的下表面上。由銅形成的第一下部配線層33分別設置在第一下部基底金屬層32的幾乎整個下表面上?；捉饘賹?2和堆疊的第一下部配線層33作為一個整體用作多層(兩層)配線層(重新布線層)。
由與第一上部絕緣膜17相同材料形成的第二下部絕緣膜34設置在第一下部配線層33和第一下部絕緣膜31的下表面上?？?5形成于第二下部絕緣膜34中與第一下部配線層33的連接墊對應的區(qū)域中。由銅等形成的第二下部基底金屬層36設置在第二下部絕緣膜34的下表面上。由銅形成的第二下部配線層37分別設置在第二下部基底金屬層36的整個下表面上。第二下部基底金屬層36和堆疊的第二下部配線層37作為一個整體用作多層配線層。包括各自的第二下部基底金屬層36的各個第二下部配線層37的一個端部的至少一部分通過形成于第二下部絕緣膜34中的各個孔35與各個第一下部配線層33的連接墊相連。
由阻焊劑等形成的底絕緣膜38設置在第二下部配線層37和第二下部絕緣膜34的下表面上。孔39形成于底絕緣膜38中與第二下部配線層37的連接墊對應的區(qū)域中。多個半導體元件40以下面狀態(tài)貼裝在底絕緣膜38的下表面上，即設置在半導體元件40的上表面上的多個焊球41通過底絕緣膜38中的孔39與第二下部配線層37的連接墊相連。
盡管半導體元件40的細節(jié)并沒有示于圖中，但是，半導體元件40可能為裸芯片、BGA(球柵陣列)或CSP等。各個半導體元件40具有由硅等形成的半導體基板。具有預定功能(例如，用作半導體存儲器)的集成電路形成于各個半導體基板的上表面區(qū)域中。由鋁等形成并且與該集成電路相連的多個連接墊在各個半導體基板的上表面的外圍區(qū)域處形成。焊球41設置在連接墊上，或者與連接墊相連的用于外部連接的電極，如柱狀電極上。
穿透(通)孔42形成為穿透下面元件的預定位置，即第一上部絕緣膜17、絕緣層16、包括上層布線2和下層布線3的底板1、第一下部絕緣膜31、包括第一下部基底金屬層32的第一下部配線層33(層32和33設置在圖1中未示出的位置)和第二下部絕緣膜34。豎直導體43分別形成于穿透孔42的內壁上。各豎直導體43包括由銅等形成、形成于孔42內壁上的基底金屬層43a和形成于基底金屬層43a上的銅層43b。
包括第二上部基底金屬層23的第二上部配線層24、包括上部基底金屬層19的第一上部配線層20、上層布線2或下層布線3和包括第二下部基底金屬層36的第二下部配線層37通過豎直導體43連接。在圖1中，上層布線2與左側豎直導體43相連，并且下層布線3與右側豎直導體43相連。
為了使豎直導體43的導電性更高，由銅漆、銀漆、導電性樹脂等形成的導電性材料44被填充在豎直導體43中。作為替代，可以將絕緣樹脂填充在豎直導體43中，或者豎直導體43的內部可以為中空。
作為一個例子，用于接地的柱狀電極14通過第一上部配線層20和豎直導體43與用作接地布線的上層布線2相連。用于電源的柱狀電極14通過第一上部配線層20和豎直導體43與用作電源布線的下層布線3相連。
用于半導體元件40接地的焊球41通過第二下部配線層37和豎直導體43與用作接地布線的上層布線2相連。用于半導體元件40電源的焊球41通過第二下部配線層37和豎直導體43與用作電源布線的下層布線3相連。
用于半導體元件40信號的焊球41通過第一上部配線層20、豎直導體43、第一下部配線層33和第二下部配線層37與用于半導體元件4信號的柱狀電極14相連。包括層2、23、24、36和37以及豎直導體43的接地布線與用于接地的焊球27相連。包括層3、23、24、36和37以及豎直導體43的電源布線與用于電源的焊球27相連。連接到半導體元件4或40信號端子的信號布線與用于信號的焊球27相連。
作為一個例子，硅基板6的厚度為0.1至0.35mm，柱狀電極14的厚度為0.06至0.15mm，半導體元件4的厚度為0.25至0.5mm，第一上部絕緣膜17至頂絕緣膜25的總厚度為0.2至0.25mm，底板1至底絕緣膜38的總厚度為0.25至0.3mm，半導體元件40的厚度為0.25至0.3mm，并且整體厚度為1.0至1.2mm。
底板1在平面內一定程度上大于半導體元件4的原因是為了根據硅基板6上連接墊7的數量獲得焊球27以矩陣形式布置的足夠的布置面積，該布置面積大于半導體元件4，由此使第二上部配線層24中連接墊(頂絕緣膜25中孔26的內部導電部分)的尺寸和間距大于柱狀電極14的尺寸和間距。
第二上部配線層24中以矩陣形式(行和列)布置的連接墊不僅布置在與半導體元件4對應的區(qū)域上，而且布置在與設置于半導體元件4的周圍側表面外部的絕緣層16對應的區(qū)域上。換句話說，在以矩陣形式布置的焊球27中，至少位于最外圍的焊球27布置在半導體元件4的外面。
在該半導體器件中，用作CPU的半導體元件4設置在底板1的上面，并且用作半導體存儲器的多個半導體元件40設置在底板1的下面。換句話說，具有不同功能的半導體元件彼此堆疊。因此，半導體器件的尺寸或占用面積可以小于半導體元件布置在一個平面上的裝置。因此，即使半導體器件包括具有不同功能的半導體元件4、40，裝置的尺寸也可以很小。此外，根據該實施例，因為由銅箔形成的上層布線2和下層布線3設置在底板1的上、下表面上，因此與布線2和3通過積層處理形成的情況相比，用于形成半導體器件的步驟數量可以減少。
接下來將說明該半導體器件的制造方法的一個例子。
首先將說明半導體元件4的制造方法的一個例子。
首先制備圖2中所示晶片狀態(tài)的硅基板(半導體基板)6。具有預定功能的集成電路形成于硅基板6的各個元件區(qū)域中。與各個集成電路電連接的連接墊7形成于半導體基板6的上表面區(qū)域上。連接墊7可以由鋁等形成。由二氧化硅等形成的絕緣膜8和由環(huán)氧樹脂、或聚酰亞胺樹脂等形成的保護膜10形成于基板6和連接墊7上。連接墊7的中心部分通過形成于絕緣膜8和保護膜10中的孔9、11露出。
接下來，如圖3中所示，基底金屬層12形成于保護膜10的整個上表面和連接墊7通過孔9和11露出的中心部分上面。基底金屬層12可以是通過無電鍍(electroless deposition或electrolessplating)或濺鍍(sputtering)形成的銅層。此外，基底金屬層12可以具有多層結構，包括，例如通過濺鍍形成于基板6上的鈦等的薄膜層和通過濺鍍形成于該薄膜層上的銅層。
防鍍膜51形成于所產生的結構上。然后，防鍍膜51通過，例如PEP(照相蝕刻處理)形成圖案，使孔52形成于與配線層13將要形成于其上的區(qū)域相對應的區(qū)域中。配線層13通過使用基底金屬層12作為電鍍電流通路(電極)進行電解鍍銅形成在防鍍膜51的孔52中的基底金屬層12的上表面上。然后，防鍍膜51被去除。
接下來，如圖4中所示，防鍍膜53形成于所產生的結構上，也就是形成于基底金屬層12和配線層13的上表面上。然后，防鍍膜53通過，例如PEP形成圖案，使得在柱狀電極14隨后將要形成的區(qū)域上形成孔54。然后，通過使用基底金屬層12和配線層13作為電鍍電流通路進行電解鍍銅，柱狀銅層在防鍍膜53的孔54中和配線層13的連接墊區(qū)域上面生長。當具有期望厚度的柱狀電極14形成時，電鍍停止。防鍍膜53被去除。然后，基底金屬層12中不需要的部分通過使用配線層13作為蝕刻掩模進行蝕刻而被去除，由此，如圖5中所示，基底金屬層12只剩下配線層13下面的部分。
如圖6中所示，通過絲網印刷、旋涂或模具涂布等，由環(huán)氧樹脂、或聚酰亞胺樹脂等形成的密封膜15形成于所產生的結構上，也就是形成于柱狀電極14、配線層13和保護膜10的整個上表面上，使其厚度比柱狀電極14的高度更厚。在這種狀態(tài)下，柱狀電極14的上表面被密封膜15覆蓋，如圖6中所示。
密封膜15和柱狀電極14的上表面，通過例如CMP(化學機械拋光)被拋光以露出柱狀電極14的上表面并且使密封膜15的上表面和露出的柱狀電極14的上表面平坦，如圖7中所示。通過電鍍形成的柱狀電極14具有不同高度，而拋光使柱狀電極14具有相同的高度。
如圖8中所示，粘接層5被粘附到硅基板6的整個下表面上。粘接層5由粘晶(die bond)材料，如環(huán)氧樹脂和聚酰亞胺樹脂等形成，并且通過在半硬化狀態(tài)下進行熱壓被固定到硅基板6上。接下來，固定到硅基板6上的粘接層5被連接到切割帶上(未示出)。
晶片如圖9中所示被切割，由此獲得在硅基板6的下表面上包含粘接層5的多個半導體元件4。通過將粘接層5與切割帶分離，獲得圖1中所示半導體元件4。
因為這樣獲得的半導體元件4包括位于硅基板6下表面上的粘接層5，就不需要在各個半導體元件4的硅基板6的下表面上提供粘接層。與在各個半導體元件4的硅基板6的下表面上分別提供粘接層相比，從切割帶上分離這種粘接層的操作很容易。
接下來將說明具有這樣獲得的半導體元件4的半導體器件的制造方法的一個例子。
首先，如圖10中所示，制備具有可以獲得多個底板1的尺寸的平面矩形底板1。底板1的平面形狀不限于矩形。銅箔被層疊到底板1的上、下表面上。上層布線2和下層布線3通過光刻法使銅箔形成圖案而形成。很多對上層布線2和下層布線以矩陣形式形成于底板1上。
然后，粘附到半導體元件4的硅基板6的各個下表面上的粘接層5被粘附到底板1的上表面上的預定位置上。在這里，粘接層5通過熱壓完全硬化。預定數量的半導體元件4以矩陣形式布置在底板1上。
第一絕緣材料16a被貼裝在底板1的上表面上。更具體地說，第一絕緣材料16a通過絲網印刷或旋涂等被貼裝在底板1的上表面上并且位于半導體元件4之間并且位于半導體元件4的外側。
薄片形第二絕緣材料17a被設置在半導體元件4和第一絕緣材料16a的上表面上。薄片形第三絕緣材料31a被設置在底板1的下表面上。
第一絕緣材料16a由熱固性樹脂，或者包含分散于其中的增強劑如玻璃纖維或硅土填充劑的熱固性樹脂形成。優(yōu)選的是，薄片形第二和第三絕緣材料17a和31a由積層材料形成。但是，它并不限于積層材料。對于這種積層材料，存在半硬化熱固性樹脂，如環(huán)氧樹脂或BT樹脂等的材料，其中混合有硅土填充劑。對于第二和第三絕緣材料17a和31a，可以使用通過下面方法獲得的薄片形預浸制品，即將熱固性樹脂如環(huán)氧樹脂等浸入玻璃纖維基底中，并且使熱固性樹脂或者僅僅由不包括混入其中的填充劑的熱固性樹脂形成的材料半硬化。
第一至第三絕緣材料16a、17a和31a通過使用一對熱壓板55、56進行熱壓，如圖11中所示。由此，絕緣層16在以矩陣形式布置在最外圍的半導體元件4和半導體元件4之間形成于底板1的上表面上，第一上部絕緣膜17形成于半導體元件4和絕緣層16的上表面上，并且第一下部絕緣膜31形成于底板1的下表面上。
因為第一上部絕緣膜17的上表面被位于上側的熱壓板55的下表面壓緊，因此第一上部絕緣膜17的上表面變得平坦。而且，因為第一下部絕緣膜31被位于下側的熱壓板56的上表面壓緊，因此第一下部絕緣膜31的下表面變得平坦。因此，不需要使第一上部絕緣膜17的上表面和第一下部絕緣膜31的下表面變得平坦的拋光處理。這樣，即使底板1的尺寸相對較大，例如為大約500×500mm，第一絕緣膜17的上表面和第一下部絕緣膜31的下表面也可以變得平坦，同時第一絕緣膜17和絕緣膜31形成于底板1上布置的多個半導體元件4上面。
如圖12中所示，孔18通過照射激光束形成于第一絕緣膜17中與柱狀電極14的上表面中心部分對應的部分中。在第一絕緣膜31中沒有形成孔。如果需要，在第一上部絕緣膜17的孔18等中產生的環(huán)氧樹脂污跡等通過去污處理去除。
接下來，如圖13中所示，第一上部基底金屬層19通過無電鍍銅等形成于第一上部絕緣膜17的整個上表面和通過孔18露出的柱狀電極14的上表面上。而且，第一下部基底金屬層32通過無電鍍銅等形成于第一下部絕緣膜31的整個下表面上。
然后，上防鍍膜61形成于上部基底金屬層19上，并且下防鍍膜62形成于下部基底金屬層32上。上防鍍膜61形成圖案以便形成孔63，并且下防鍍膜62形成圖案以便形成孔64。孔63形成于第一上部配線層20將要形成的區(qū)域中。孔64形成于下部配線層33將要形成的區(qū)域中。
通過使用基底金屬層19、32作為電鍍電流通路進行電解鍍銅，第一上部配線層20形成在上防鍍膜61的孔63中的第一上部基底金屬層19的上表面上，并且第一下部配線層33形成在下防鍍膜62的孔64中的第一下部基底金屬層32的下表面上。
防鍍膜61、62被去除，然后，第一上部基底金屬層19和第一下部基底金屬層32中不需要的部分通過使用第一上部配線層20和第一下部配線層33作為掩模進行蝕刻而被去除。通過該處理，如圖14中所示，第一上部基底金屬層19只剩下第一上部配線層20下面的部分，并且第一下部基底金屬層32只剩下第一下部配線層33下面的部分。
如圖15中所示，第二上部絕緣膜21通過絲網印刷、旋涂或模具涂布等形成于第一上部配線層20和第一上部絕緣膜17的上表面上，并且第二下部絕緣膜34形成于第一下部絕緣膜31和第一下部配線層33的下表面上。與第一上部絕緣膜17相同的材料可以用于第二上部絕緣膜21和第二下部絕緣膜34。但是，它們可以由不同于上述第一上部絕緣膜17的材料形成。
如圖16中所示，孔22通過照射激光束形成于第二上部絕緣膜21的區(qū)域中以便露出第一上部配線層20的至少部分連接墊區(qū)域?？?5形成于第二下部絕緣膜34的區(qū)域中以便露出第一下部配線層33的至少部分連接墊區(qū)域。
然后，通過使用機械鉆，通過照射CO2激光束，或者通過沖孔等，穿透(通)孔42形成于下面元件的預定位置中，即第二上部絕緣膜21、第一上部配線層20和第一上部基底金屬層19、第一上部絕緣膜17、絕緣層16、底板1、上層布線2、下層布線3、第一下部絕緣膜31、設置在圖16中未示出的位置上的第一下部配線層33和第一下部基底金屬層32、以及第二下部絕緣膜34。然后，根據需要，在孔22、35和穿透孔42等中產生的環(huán)氧樹脂污跡等通過去污處理去除。
如圖17中所示，金屬層通過電解鍍銅等形成于第二絕緣膜21的整個上表面上、第一上部配線層20通過孔22露出的連接墊上、第二下部絕緣膜34的整個下表面上、第一下部配線層33通過孔35露出的連接墊上、以及穿透孔42的內壁表面上。所形成的金屬層構成第二上部基底金屬層23、第二下部基底金屬層36和基底金屬層43a。
然后，在第二上部基底金屬層23上形成上防鍍膜65，并且在第二下部基底金屬層36上形成下防鍍膜66。
然后，上防鍍膜65形成圖案以在上防鍍膜65中以及與穿透孔42和第二上部配線層24將要形成的區(qū)域對應的區(qū)域中形成孔67，如圖17中所示。此外，下防鍍膜66形成圖案以在下防鍍膜66中以及與穿透孔42和第二下部配線層37將要形成的區(qū)域對應的區(qū)域中形成孔68，如圖17中所示。
通過使用基底金屬層23、36和43a作為電鍍電流通路進行電解鍍銅，第二上部配線層24形成在上防鍍膜65的孔67中的第二上部基底金屬層23的上表面上，并且第二下部配線層37形成在下防鍍膜66的孔68中的第二下部基底金屬層36的下表面上，此外，銅層43b形成在穿透孔42中的基底金屬層43a的表面上。
接下來，防鍍膜65、66被去除。然后，第二上部基底金屬層23和第二下部基底金屬層36中不需要的部分通過使用第二上部配線層24和第二下部配線層37作為掩模進行蝕刻而被去除。由此，如圖18中所示，第二上部基底金屬層23只剩下第二上部配線層24下面的部分，并且第二下部基底金屬層36只剩下第二下部配線層37下面的部分。
在這種狀態(tài)下，作為一個例子，用于半導體元件4接地的柱狀電極14通過第一上部配線層20和豎直導體43與用作接地布線的上層布線2相連。用于半導體元件4電源的柱狀電極14通過第一上部配線層20和豎直導體43與用作電源布線的下層布線3相連。
如圖19中所示，由銅漆、銀漆、導電性樹脂等形成的導電性材料44通過絲網印刷等填充在豎直導體43中。接下來，根據需要，從穿透孔42中伸出的額外的導電性材料44通過拋光等被去除。
接下來，由阻焊劑等形成的頂絕緣膜25通過絲網印刷或旋涂等形成于第二上部配線層20和第二上部絕緣膜21的上表面上。在這種情況下，孔26形成于頂絕緣膜25中與第二上部配線層24的連接墊對應的部分中。
通過絲網印刷或旋涂等，由阻焊劑等形成的底絕緣膜38形成于第二下部配線層37和第二下部絕緣膜34的下表面上。在這種情況下，孔39形成于底絕緣膜38中與第二下部配線層37的連接墊對應的部分中。
焊球41通過底絕緣膜38的孔39與第二下部配線層37的連接墊相連。然后，半導體元件40被貼裝到底絕緣膜38的下表面上。接下來，焊球27通過孔26與第二上部配線層24的連接墊相連。
用于半導體元件40接地的焊球41通過第二下部配線層37和豎直導體43與用作接地布線的上層布線2相連。用于半導體元件40電源的焊球41通過第二下部配線層37和豎直導體43與用作電源布線的下層布線3相連。用于半導體元件40信號的焊球41通過第一上部配線層20、豎直導體43、第一下部配線層33和第二下部配線層37與用于半導體元件4信號的柱狀電極14相連。
然后，通過在各相鄰半導體元件4之間切斷(切割)下面元件獲得多個圖1中所示的半導體器件，即頂絕緣膜25、第二上部絕緣膜21、第一上部絕緣膜17、絕緣層16、底板1、第一下部絕緣膜31、第二下部絕緣膜34和底絕緣膜38。
根據上述制造方法，因為實現了上層布線2、下層布線3、第一和第二上部配線層20和24、第一和第二下部配線層33和37、豎直導體43以及焊球27的形成，因此制造過程可以簡化成放置在底板1上的多個半導體元件4，并且此后通過切割所產生的結構而獲得多個半導體器件。因為各個絕緣膜和配線層形成為它們粘接堆疊，因此與傳統(tǒng)半導體器件相比，有可能減薄半導體器件的整體厚度。
而且，因為在圖11所示步驟之后的步驟中多個半導體元件4可以與底板1一起轉移，因此制造過程可以簡化。此外，因為電極和配線層之間以及各配線層之間的連接通過鍍膜形成，因此與熱壓縮方法相比，關于器件強度的可靠性可以得到保證。
柱狀電極14具有大約0.1mm的高度。所以，即使在因為環(huán)境變化而由硅基板6和電路基板(未示出)的熱膨脹差異產生應力的情況下，也可以通過柱狀電極在水平方向的變動避免應力集中。
在上述實施例中，上層布線2用作接地布線并且形成于基本上整個表面上，并且下層布線3用作電源布線并且形成于基本上整個表面上。但是，本發(fā)明并不限于此，并且上層布線2可以用作電源布線并且下層布線3可以用作接地布線。
而且，上層布線2和/或下層布線3可以用作屏蔽層和/或一般電路圖案。此外，上層布線2和/或下層布線3可以形成于僅僅部分區(qū)域上和/或具有任意圖案。
在上述實施例中，CPU形成于半導體元件4的硅基板6中。但是，形成于基板6中的電路是任意的。例如，包括形成于絕緣膜上的薄膜晶體管的SOI(絕緣硅)可以形成于硅基板6中。在這種情況下，微帶線可以由用作接地布線并且形成于基本上整個表面上的上層布線2和由導電性材料形成的粘接層5形成。
在上述實施例中，上部配線層和下部配線層都具有兩層結構。但是，本發(fā)明并不限于此。各個上部配線層和下部配線層可以由一層、或者由等于或大于三層的層形成。而且，上部配線層和下部配線層的層數可以彼此不同。
此外，由電容器或電阻器等構成的若干芯片部分可以貼裝在底絕緣膜38上。
此外，在上述實施例中，半導體元件4以面朝上的貼裝狀態(tài)貼裝在底板1上。但是，它可以通過為底板1提供墊單元而以面朝下的狀態(tài)貼裝。
半導體元件40貼裝在作為底板1下表面一側的底層的第二下部配線層37上。但是，半導體元件40可以貼裝在作為頂層的第二上部配線層24上，或者可以貼裝在第二下部配線層37和第二上部配線層24的兩個表面上。在半導體元件40貼裝在底板1下表面一側的情況下，有可能下部配線層可以直接設置在底板1的下表面上，并且半導體元件40貼裝在下部配線層上。
在該實施例中，半導體元件40以面朝下的狀態(tài)貼裝。但是，半導體元件面朝上的貼裝也可以采用。其例子將作為第二個實施例進行說明。
第二個實施例在圖20所示第二個實施例中，貼裝在第二下部配線層37上的第一半導體元件71和第二半導體元件77是面朝上貼裝，不同于圖1中所示第一個實施例。下面將主要說明第二個實施例和第一個實施例之間的差別。相同參考標記被用于與第一個實施例具有相同結構的部分，并且省略了重復說明部分。
與第一個實施例一樣，包括第二下部基底金屬層36的第二下部配線層37形成于第二下部絕緣膜34的下表面上。但是，圖案是與后面將要說明的第一外部半導體元件71和第二外部半導體元件77的接合位置一致。
由阻焊劑等形成的底絕緣膜38設置在第二下部絕緣膜34和第二下部配線層37的下表面上?？?9設置在底絕緣膜38中與第二下部配線層37的連接墊對應的部分中。由金形成的第一和第二表面層70a和70b設置在孔39中第二下部配線層37的連接墊的下表面上。第一表面層70a布置在后面將要說明的第一外部半導體元件71的貼裝區(qū)域的外圍，并且第二表面層70b布置在其外圍。
第一外部半導體元件71的下表面通過芯片接合材料形成的粘接層72被粘附到底絕緣膜38的下表面中心部分上。第一外部半導體元件71通常被稱為裸芯片。并且第一外部半導體元件71具有硅基板73(半導體基板)、設置在硅基板73的主要表面(圖20中的下表面)中心區(qū)域上的集成電路、由鋁金屬等形成并與該集成電路相連的多個連接墊74和由二氧化硅等形成并且覆蓋連接墊74除其中心部分以外的區(qū)域的絕緣膜75。第一外部半導體元件71的連接墊74通過第一接合導線76與第一表面層70a相連。
第二外部半導體元件77的下表面通過芯片接合材料形成的粘接層78被粘附到第一外部半導體元件71的下表面中心部分上。與第一外部半導體元件71一樣，第二外部半導體元件77是裸芯片。其尺寸僅僅一定程度上小于第一外部半導體元件71的尺寸。因為第二外部半導體元件77的基本結構與第一外部半導體元件71相同，其詳細說明將被省略。第二外部半導體元件77的連接墊79通過由金形成的第二接合導線80與第二表面層70b相連。由環(huán)氧樹脂或聚酰亞胺樹脂等形成的密封件81覆蓋第一和第二外部半導體元件71和77、第一和第二接合導線76和80以及底絕緣膜38的下表面中心部分。
包括第二上部基底金屬層23的第二上部配線層24的至少一部分通過豎直導體43與包括第二下部基底金屬層36的第二下部配線層37的至少一部分相連。豎直導體43包括銅等形成的基底金屬層43a和設置在穿透孔42內壁表面上的銅層43b。穿透孔42設置在底板1包括下面元件的預定位置中，即第二上部絕緣膜21、第一上部基底金屬層19、第一上部配線層20、第一上部絕緣膜17、絕緣層16、上部配線層或下部配線層3、第一下部絕緣膜31、第一下部基底金屬層32、第一下部配線層33和第二下部絕緣膜34。
在這種情況下，由銅漆、銀漆、或導電性樹脂等形成的導電性材料44填充在豎直導體43中，用于獲得上、下層布線更好的導電性。但是，可以填充絕緣樹脂，或者豎直導體43可以為中空。
這里，作為一個例子，用于半導體元件4接地的柱狀電極14通過第一上部配線層20和豎直導體43與用作接地布線的上層布線2相連。用于半導體元件4電源的柱狀電極14通過第一上部配線層20和豎直導體43與用作電源布線的下層布線3相連。
用于第一和第二外部半導體元件71、77接地的連接墊74、79通過第二下部配線層37和豎直導體43與用作接地布線的上部配線層2相連。用于第一和第二外部半導體元件71、77電源的連接墊74、79通過第二下部配線層37和豎直導體43與用作電源的下部配線層3相連。
用于半導體元件4信號的柱狀電極14和用于外部半導體元件71、77信號的連接墊74、79通過第一上部配線層20、豎直導體43、第一下部配線層33和第二下部配線層37相連。然后，接地布線與用于接地的焊球27相連，電源布線與用于電源的焊球27相連，并且信號布線與用于信號的焊球27相連。
底板1的尺寸一定程度上大于半導體元件4的尺寸的原因是為了根據硅基板6上連接墊7數量的增加使焊球27的布置區(qū)域一定程度上大于半導體元件4的尺寸，由此使第二上部配線層24的連接墊(頂絕緣膜25中孔26的內部)的尺寸和間距大于柱狀電極14的尺寸和間距。
這樣，以矩陣形式布置的第二上部配線層24的連接墊不僅設置在與半導體元件4對應的區(qū)域上，而且設置在與設置于半導體元件4的周圍側表面外部的絕緣層16對應的區(qū)域上。換句話說，在以矩陣形式布置的焊球27中，至少位于最外圍的焊球27設置在半導體元件4外部的位置的外圍。
采用該半導體器件，因為第一和第二下部配線層33、37設置在底板1下面，并且第一和第二上部配線層20、24的至少一部分以及第一和第二下部配線層33、37的至少一部分通過豎直導體43相連，第一和第二外部半導體元件71、77可以堆疊貼裝在底絕緣膜38的下表面上。此外，根據該半導體器件，盡管三個半導體元件4、71和77基本上作為一個整體堆疊，因為僅僅第一和第二外部半導體元件71和77進行布線接合，在堆疊三個半導體元件并且為每個半導體元件進行布線接合的結構中，與位于頂部的外部半導體元件的布線接合可以省略，可以防止底板1面積的增加，并且可以減小電阻值。
接下來將說明制造該半導體器件的一個例子。圖18中所示狀態(tài)是第一個實施例經過圖2至17所示方法之后的狀態(tài)。
如圖21中所示，通過絲網印刷等，由銅漆、銀漆、或導電性樹脂等形成的導電性材料44填充在豎直導體43中。接下來，根據需要，從豎直導體43中伸出的額外的導電性材料44通過拋光等被去除。接下來，通過絲網印刷或旋涂等，由阻焊劑等形成的頂絕緣膜25形成于包括第二上部配線層24的第二上部絕緣膜21的上表面上。
而且，通過絲網印刷或旋涂等，由阻焊劑等形成的底絕緣膜38形成于包括第二下部配線層37的第二下部絕緣膜34的下表面上。在這種情況下，在底絕緣膜38中與第二下部配線層37的連接墊對應的部分中形成孔39。在此，在頂絕緣膜25中與第二上部配線層24的連接墊對應的部分中沒有形成孔26。
這里，包括第二上部基底金屬層23的第二上部配線層24被完全分離。另一方面，包括第二下部基底金屬層36的第二下部配線層37沒有完全分離，并且與后面將要說明的切斷線(對應于切割線)區(qū)域上形成的電鍍電流通路(未示出)相連。
如圖22中所示，通過使用底絕緣膜38作為掩模進行電解鍍金在孔39中的第二下部配線層37的下表面上形成第一和第二表面層70a和70b。
接下來，如圖23中所示，在頂絕緣膜中與第二上部配線層24的連接墊對應的部分中形成孔26。然后，如圖24中所示，第一外部半導體元件71的粘接層72被粘附到底絕緣膜38的下表面中心部分，然后，第二外部半導體元件77的粘接層78與第一外部半導體元件71的下表面中心部分相連。然后，第一外部半導體元件71的連接墊74通過由金形成的第一接合導線76與第一表面層70a相連。此后，第二外部半導體元件77的連接墊79通過第二接合導線80與第二表面層70b相連。
或者，可以如此，即第一外部半導體元件71的粘接層72被粘附到底絕緣膜38的下表面中心部分，然后，第一外部半導體元件71的連接墊74和第一表面層70a通過第一接合導線76相連。此后，第二外部半導體元件77的粘接層78與第一外部半導體元件71的下表面中心部分相連，然后，第二外部半導體元件77的連接墊79和第二表面層70b通過第二接合導線80相連。
通過灌封或絲網印刷等，由環(huán)氧樹脂或聚酰亞胺樹脂等形成的密封件81在第一和第二外部半導體元件71、77以及包括第一和第二接合導線76和80的底絕緣膜38的下表面上形成。然后，焊球27通過在孔26及其上側將它連接到第二上部重新布線層的連接墊上而形成。接下來，通過在各相鄰半導體元件4之間切斷下面元件獲得多個圖20中所示的半導體器件，即頂絕緣膜25、第二上部絕緣膜21、第一上部絕緣膜17、絕緣層16、底板1、第一下部絕緣膜31、第二下部絕緣膜34和底絕緣膜38。
在這種情況下，當按照上面切斷線進行切斷時，因為包括第二下部基底金屬層36的第二下部配線層37與在切斷線區(qū)域上形成的電鍍電流通路分離，因此，包括第二下部基底金屬層36的第二下部配線層37被完全分離。這里，表面層70a、70b通過電解鍍，而不是通過無電鍍形成。這是因為，在表面層70a、70b通過無電解鍍形成的情況下，其厚度相對較薄，至于在表面層70a、70b通過電解鍍形成的情況下，其厚度相對較厚。如果表面層70a、70b的厚度相對較薄，由布線接合產生的連接缺陷就更有可能出現。另一方面，如果表面層70a、70b的厚度相對較厚，由布線接合產生的連接缺陷就最不可能出現。
第三個實施例圖25是作為本發(fā)明第三個實施例的半導體器件的橫截面圖。圖25中所示半導體器件與圖20中所示半導體器件的主要不同點在于，第一和第二外部半導體元件71、77設置為堆疊在頂絕緣膜25上，并且焊球27設置在底絕緣膜38下面。在這種情況下，第一和第二外部半導體元件71、77以及覆蓋第一和第二接合導線76、80的密封件81通過傳遞模塑法等形成，并且當通過切斷獲得各個半導體元件時，密封件81也被切斷。
第四個實施例圖26是顯示作為本發(fā)明第四個實施例的半導體器件的主要部分(例如，其中密封件81、第一和第二接合導線76、80等被省略的半導體器件)的俯視圖。因為在該半導體中頂絕緣膜25等存在于半導體元件4和第一外部半導體元件71之間，具有較大外部尺寸的半導體元件被用于在與半導體元件4中區(qū)域對應的頂絕緣膜25上面提供第一和第二表面層70a、70b，其中所述表面層通過第一和第二外部半導體元件71、77的連接墊(未示出)以及第一和第二接合導線(未示出)相連。
在第一和第二外部半導體元件71、77被直接堆疊在設置于底板1上的半導體元件4上面的情況下，通過三個半導體元件4、71和77以及接合導線相連的連接墊設置于底板1上半導體元件4的貼裝區(qū)域的外面，因此，底板1的尺寸變得很大。另一方面，采用圖26中所示的半導體器件，如上所述，因為通過第一和第二外部半導體元件71、77的連接墊以及第一和第二接合導線相連的第一和第二表面層70a、70b設置在與半導體元件4中區(qū)域對應的頂絕緣膜25上面，因此，底板1的尺寸可以很小。
第五個實施例圖27是作為本發(fā)明第五個實施例的半導體器件的前視圖。在該半導體器件中，與圖20中所示半導體器件對應的多個半導體塊，例如四個半導體塊被堆疊。在這種情況下，底層半導體塊91與圖20中所示半導體器件基本上相同。但是，半導體塊91的尺寸稍大于圖20中所示半導體器件，并且在密封件81的外圍，在半導體塊91的上表面上設置有上連接墊92。另一個半導體塊93與底層的半導體塊91基本上相同。但是，半導體塊93不包括焊球27。作為替代，焊球95設置在下連接墊94下面，而下連接墊94在半導體塊93的下表面上設置在與密封件81外圍對應的區(qū)域上。在半導體塊93的上表面上，上連接墊96設置在密封件81的外圍。
這里，上連接墊92、96由圖20中所示第二下部配線層37的連接墊的一部分形成。在這種情況下，表面層可以在底絕緣膜38的孔39中形成，用于露出第二下部配線層37的連接墊。下連接墊94由圖20中所示第二上部配線層24的連接墊形成。在這種情況下，用于形成下連接墊94的第二上部配線層的連接墊僅僅設置在與密封件81外圍對應的區(qū)域上。
第二層半導體塊93通過將半導體塊93的焊球95連接到底層半導體塊91的上連接墊92上而被貼裝在底層半導體塊91上。第三層和第四層半導體塊93通過將第三層和第四層焊球95連接到第二層和第三層半導體塊93的上連接墊96上而被貼裝在第二層和第三層半導體塊93上。在密封件81的厚度為0.5至0.6mm的情況下，使用直徑為0.8至1.0mm的焊球95。
在上述各個實施例中，說明了兩個外部半導體元件被堆疊和貼裝的情況。但是，本發(fā)明并不限于此，并且一個外部半導體元件被貼裝，或者三個或更多外部半導體元件被堆疊和貼裝的情況也有可能。在上述實施例中，說明了上部配線層和下部配線層具有兩層的情況。本發(fā)明并不限于此，并且上部配線層和下部配線層可以具有一層、或三層或更多層，而且，層數不必相同，并且可以具有不同的層數。但是，在層數相同的情況下，可以減小半導體的翹曲。
在上述實施例中，各個相鄰的半導體元件4被切斷。但是，本發(fā)明并不限于此，并且兩個或更多半導體元件4可以作為一對被切斷。在這種情況下，多個外部半導體元件可以堆疊到各個半導體元件4上。通過多個半導體元件4成為一對的半導體元件可以為相同類型或者不同類型。
在上述實施例中，半導體元件4包括作為用于外部連接的電極的柱狀電極14。但是，本發(fā)明并不限于此，并且半導體元件4可以包括包含有作為用于外部連接的電極的連接墊的配線層13，而不包括柱狀電極?；蛘甙雽w元件4可以為包括作為用于外部連接的電極的連接墊7的半導體元件(即裸芯片)，而不包括柱狀電極或者配線層。
在本發(fā)明中，包括多個用于外部連接的電極的第一半導體元件通過下面方法處于密封狀態(tài)，即，將第一半導體元件貼裝在底板上，并且通過絕緣材料覆蓋其外圍，并且通過上部絕緣膜覆蓋其上表面。第二半導體元件與設置在上部絕緣膜上的上部配線層，或者直接設置在底板上或通過下部絕緣膜設置的下部配線層中至少一者相連。通過采用這種結構，本發(fā)明可以提供一種半導體器件和半導體器件的制造方法，其中可以實現進一步薄化，同時保持很小的貼裝表面并且保證連接單元的強度可靠性。
可以不脫離本發(fā)明的寬廣精神和范圍對其形成各種實施例和改變。上述實施例旨在說明本發(fā)明，而并非限制本發(fā)明的范圍。本發(fā)明的范圍通過所附權利要求書而非實施例表示。在本發(fā)明權利要求書的等效物意義范圍內和權利要求書范圍內進行的各種修改被認為位于本發(fā)明的范圍內。
權利要求
1.一種半導體器件，包括第一半導體元件(4)，其具有多個用于外部連接的電極(14)；絕緣元件(16)，其設置在第一半導體元件(4)的外圍；上部布線結構(17，20，21，24)，其形成于第一半導體元件(4)和絕緣元件(16)的上表面上；下部布線結構(2，1，3，31，33，34，37)，其形成于第一半導體元件(4)和絕緣元件(16)的下表面上；和第二半導體元件(40，71，77)，其貼裝在上部布線結構(17，20，21，24)和下部布線結構(2，1，3，31，33，34，37)中至少一者的上面。
2.根據權利要求1所述的半導體器件，還包括導體(43)，其穿透絕緣元件(16)以電連接上部布線結構(17，20，21，24)和下部布線結構(2，1，3，31，33，34，37)。
3.根據權利要求1所述的半導體器件，其特征在于，所述第二半導體元件(40，71，77)僅僅貼裝在上部布線結構(17，20，21，24)和下部布線結構(2，1，3，31，33，34，37)中一者上面，并且焊球(27)貼裝在另一者上面。
4.根據權利要求1所述的半導體器件，其特征在于，所述上部布線結構(17，20，21，24)包括具有多層結構的上部絕緣膜(17，21)和具有多層結構的上部布線層(20，24)。
5.根據權利要求4所述的半導體器件，其特征在于，所述上部布線層(20，24)的頂層包括連接墊，并且上部布線結構(17，20，21，24)包括頂絕緣膜(25)，所述頂絕緣膜(25)覆蓋除所述連接墊以外的上部布線層(24)頂層。
6.根據權利要求5所述的半導體器件，還包括設置在頂層的上部布線層(24)的連接墊上面的焊球(27)。
7.根據權利要求5所述的半導體器件，還包括設置在頂層的上部布線層(24)上面的表面層(70a，70b)。
8.根據權利要求7所述的半導體器件，還包括貼裝在頂層的絕緣膜(25)上面的第二半導體元件(71，77)。
9.根據權利要求7所述的半導體器件，其特征在于，所述第二半導體元件(71，77)包括與表面層(70a，70b)相連的接合導線(76，80)。
10.根據權利要求1所述的半導體器件，其特征在于，所述下部布線結構(2，1，3，31，33，34，37)包括底板(1)、下部絕緣膜(31)和下部布線層(33)。
11.根據權利要求10所述的半導體器件，其特征在于，所述底板(1)包括設置在底板(1)上表面上的上層布線(2)和設置在底板(1)下表面上的下層布線(3)中至少一者。
12.根據權利要求11所述的半導體器件，其特征在于，所述上層布線(2)和下層布線(3)中至少一者為接地布線。
13.根據權利要求10所述的半導體器件，其特征在于，所述底板(1)由包含增強劑的熱固性樹脂形成。
14.根據權利要求1所述的半導體器件，其特征在于，所述下部布線結構(2，1，3，31，33，34，37)包括具有多層結構的下部絕緣膜(31，34)和具有多層結構的下部布線層(33，37)。
15.根據權利要求14所述的半導體器件，其特征在于，所述下部布線層(33，37)的底層包括連接墊，并且下部布線結構(2，1，3，31，33，34，37)包括一底絕緣膜(38)，所述底絕緣膜(38)覆蓋除連接墊以外的下部配線層(37)底層。
16.根據權利要求15所述的半導體器件，還包括插入第二半導體元件(40)和下部布線層(33，37)的底層之間的焊球(41)。
17.根據權利要求15所述的半導體器件，還包括設置在下部布線層(33，37)的底層上的表面層(70a，70b)。
18.根據權利要求17所述的半導體器件，還包括貼裝在底絕緣膜(38)上的第二半導體元件(71，77)。
19.根據權利要求18所述的半導體器件，其特征在于，所述第二半導體元件(71，77)包括與表面層(70a，70b)相連的接合導線(76，80)。
20.根據權利要求1所述的半導體器件，其特征在于，所述第一半導體元件(4)的用于外部連接的電極(14)是高度等于或高于60μm的柱狀電極。
21.根據權利要求1所述的半導體器件，其特征在于，所述第一半導體元件(4)包括保護膜(10)，并且用于外部連接的電極(14)設置在保護膜(10)上面。
22.根據權利要求21所述的半導體器件，其特征在于，所述第一半導體元件(4)包括在用于外部連接的電極(14)之間設置在保護膜(10)上面的絕緣膜(15)。
23.一種半導體器件制造方法，包括通過分別進行密封由底板(1)、絕緣膜(16)和上部絕緣膜(17)形成第一半導體元件(4)，其中各個半導體元件(4)包括多個用于外部連接的電極；在上部絕緣膜(17)上面形成上部布線層(20)；在底板(1)下面形成下部布線層(33)；在至少上部布線層(20)或下部布線層上面貼裝第二半導體元件(40)；和通過切斷底板(1)、絕緣元件(16)和上部絕緣膜(17)獲得多個半導體器件，其中半導體器件包括至少一個半導體元件(4)和至少一個第二半導體元件(40)。
24.根據權利要求23所述的半導體器件制造方法，其中通過分別密封形成第一半導體元件(4)，所述方法包括制備具有可以布置多個第一半導體元件(4)的尺寸的底板(1)；在底板(1)上面固定所述第一半導體元件(4)使得在所述第一半導體元件之間具有一定距離；在各個第一半導體元件(4)的外圍在底板(1)上面形成絕緣元件(16)；和在第一半導體元件(4)上面形成上部絕緣膜(17)。
25.根據權利要求24所述的半導體器件制造方法，其中通過分別密封形成第一半導體元件(4)，所述方法包括通過使用熱壓板(55，56)熱壓上部絕緣膜(17)、第一半導體元件(4)、絕緣元件(16)和底板(1)。
26.根據權利要求25所述的半導體器件制造方法，其特征在于，所述底板(1)包括上布線層(2)和下布線層(3)。
27.根據權利要求26所述的半導體器件制造方法，包括進一步形成底板(1)、絕緣元件(16)和上部絕緣膜(17)的穿透孔(42)，并且在穿透孔(42)中形成連接上部布線層(20)與上層布線(2)或下層布線(3)中至少一者的導體(43)。
28.根據權利要求23所述的半導體器件制造方法，包括進一步形成底板(1)、絕緣元件(16)和上部絕緣膜(17)的穿透孔(42)，并且在穿透孔(42)中形成連接上部布線層(20)與下部布線層(33)的導體(43)。
29.根據權利要求26所述的半導體器件制造方法，其特征在于，所述上層布線(2)和下層布線(3)中至少一者與導體(43)相連。
30.根據權利要求23所述的半導體器件制造方法，其特征在于，所述用于外部連接的電極(14)是高度等于或高于60μm的柱狀電極。
31.根據權利要求23所述的半導體器件制造方法，其特征在于，所述第一半導體元件(4)包括保護膜(10)，并且用于外部連接的電極(14)設置在保護膜(10)上面。
32.根據權利要求31所述的半導體器件制造方法，其特征在于，所述第一半導體元件(4)包括在用于外部連接的電極(14)之間設置在保護膜(10)上面的絕緣膜(15)。
全文摘要
第一半導體元件(4)貼裝在底板(1)上面，并且處于其外圍由絕緣元件(16)覆蓋并且其上表面由上部絕緣膜(17)覆蓋的密封狀態(tài)中。形成于上部絕緣膜(17)上面的上部布線層(20，24)和通過下部絕緣膜(31，34)形成于底板(1)下面的下部布線層(33，37)通過導體(43)相連。第二半導體元件(40)露出貼裝，并與下部布線層(33，37)相連。
文檔編號H01L23/52GK1830083SQ200480021710
公開日2006年9月6日 申請日期2004年11月10日 優(yōu)先權日2003年11月10日
發(fā)明者脅坂伸治, 定別當?？? 若林猛, 三原一郎 申請人:卡西歐計算機株式會社