專利名稱：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置及其制造方法，特別是縮短基極區(qū)域?qū)挾惹姨岣呒姌O區(qū)域濃度的半導體裝置及其制造方法。
背景技術(shù)：
近年來，在使用GHz帶的高頻電路中使用了化合物半導體元件。但是，由于化合物半導體元件的制造過程、技術(shù)不同，價格高昂，適合大批量生產(chǎn)且可由現(xiàn)有的生產(chǎn)線制造的硅半導體元件即待開發(fā)。以下，以npn雙極晶體管為例說明這樣的高頻用的半導體裝置。
圖12是表示現(xiàn)有npn型雙極晶體管的一例的剖面圖。在雙極晶體管中，在n+型半導體襯底31上進行n-型外延層的層積等，設(shè)置集電極區(qū)域32。
另外，設(shè)置LOCOS氧化膜34，并在LOCOS氧化膜34間的襯底表面設(shè)置外部基極區(qū)域39及本征基極區(qū)域41。
外部基極區(qū)域39及本征基極區(qū)域41配置成例如梳齒狀，并在各本征基極區(qū)域41表面設(shè)置發(fā)射極區(qū)域46。使兼作用于形成外部基極區(qū)域39及發(fā)射極區(qū)域46區(qū)域的雜質(zhì)擴散源的導電材料構(gòu)成的基極引出電極37及發(fā)射極引出電極45與上述各區(qū)域連接，由接觸，設(shè)置與各電極接觸的基極48及發(fā)射極49。另外，設(shè)置與接觸集電極區(qū)域32電連接的集電極(未圖示)。另外，在此表示單層電極結(jié)構(gòu)，但也可以是兩層金屬結(jié)構(gòu)(例如參照專利文獻1)。
其次，參照圖12～圖14說明現(xiàn)有雙極晶體管的制造方法。
首先，在n+型硅襯底31上進行n-型外延層的層積等，形成集電極區(qū)域32。設(shè)置將規(guī)定的區(qū)域開口的掩膜，形成LOCOS氧化膜34。
其次，在整個面堆積多晶硅層35，離子注入p型雜質(zhì)。這時，離子注入能量為40KeV以下，劑量為5E15cm-2左右。另外，堆積TEOS膜36等絕緣膜(圖13(A))。
然后，為將預(yù)定的發(fā)射極區(qū)域部分開口，且將多晶硅層35構(gòu)圖成規(guī)定的形狀，而設(shè)置由抗蝕劑構(gòu)成的掩膜，進行蝕刻，除去露出的多晶硅層35及TEOS膜36，形成開口部OP。由此，形成兼作基極擴散源的基極取出電極37。其次，為保護本征基極區(qū)域表面，在開口部OP形成絕緣膜40。然后，向開口部OP離子注入p型雜質(zhì)(圖13(B))。
利用RTA(Rapid Thermal Anneal)施行短時間的熱處理，形成本征基極區(qū)域41。另外，利用相同的熱處理工序?qū)⒒鶚O擴散源37中的p型雜質(zhì)擴散到集電極區(qū)域32的表面。在如前所述的基極擴散源37內(nèi)摻雜p型雜質(zhì)，通過擴散，形成外部基極區(qū)域39。本征基極區(qū)域41與外部基極區(qū)域39在表面附近進行接觸(圖13(C))。
在整個面堆積非摻雜多晶硅層，進行反復蝕刻。由此，在開口部OP內(nèi)壁形成邊墻(サイドウオ一ル)43?？衫迷撨厜?3以自對準的方式來確保外部基極區(qū)域39與之后的工序中形成的發(fā)射極區(qū)域之間的距離(圖14(A))。
其次，為在本征基極區(qū)域41表面形成發(fā)射極區(qū)域，故利用濕蝕法除去本征基極區(qū)域41上的絕緣膜40，形成露出本征基極區(qū)域41的發(fā)射極接觸部EC。
進而，在整個面堆積多晶硅層，摻雜n型雜質(zhì)。將多晶硅層進行構(gòu)圖，保留開口部OP部分和配線所必需的規(guī)定形狀。由此，形成作為發(fā)射極擴散源的發(fā)射極引出電極45。發(fā)射極引出電極45在開口部OP周圍的TEOS膜36上也保留其一部分。
然后，從發(fā)射極擴散源45向本征基極區(qū)域41表面擴散n型雜質(zhì)，形成發(fā)射極區(qū)域46，通過形成發(fā)射極區(qū)域46得到規(guī)定的基極寬度Wb(圖14(B))。
另外，為了平坦化形成絕緣膜47，在LOCOS氧化膜34上的絕緣膜47及TEOS膜36上形成通孔TH，在發(fā)射極引出電極45上的絕緣膜47上形成通孔TH。然后，堆積金屬層，構(gòu)圖成規(guī)定的形狀，形成與基極引出電極37接觸的基極48。另外，形成與發(fā)射極引出電極45接觸的發(fā)射極49。還形成與集電極區(qū)域電連接的集電極(未圖示)，得到圖12所示的最終結(jié)構(gòu)。
專利文獻1特開2001-358152號(第3頁、第1圖)體現(xiàn)雙極晶體管性能的指標之一有fT(電流增益帶寬積)。對于提高fT彈性，將本征基極區(qū)域41薄型化或?qū)⒓姌O32變薄是有效的。
另外，當集電極電流密度變高時，電子形成的空間電荷抵消集電極耗盡層內(nèi)部的空間電荷，實際上產(chǎn)生本征基極區(qū)域?qū)挾葦U大的現(xiàn)象(柯克效應(yīng))，由此，產(chǎn)生了電流增幅率(hFE)或fT特性的降低。
對于印制該柯克效應(yīng)，提高本征基極區(qū)域41下方的集電極濃度是有效的。
因此，為實現(xiàn)上述，可知有如圖15所示在本征基極區(qū)域41下方形成基極層和逆導電型的雜質(zhì)層的SIC(Selectivelv Ion Implanted Collector)。
利用由SIC形成的雜質(zhì)層55可使本征基極區(qū)域41薄型化，局部提高進行雙極動作的本征基極區(qū)域下方的集電極濃度。
在此，本征基極區(qū)域41下方的SIC層55的雜質(zhì)濃度高時抑制柯克效應(yīng)是有效的。但是，若SIC層55的雜質(zhì)濃度增高導致集電極-發(fā)射極間擊穿電壓(以下稱VCEO)的降低。因為，VCEO一般由集電極區(qū)域32整體的雜質(zhì)濃度決定，但如果通過設(shè)置SIC層55進行雙極動作的本征基極區(qū)域41下方的雜質(zhì)濃度高，則由其雜質(zhì)濃度決定擊穿電壓。
為防止VCEO降低，降低SIC層55的雜質(zhì)濃度，不能實現(xiàn)本征基極區(qū)域41薄層化，另外也不能抑制柯克效應(yīng)。由此，SIC層55的濃度和VCEO特性成折衷選擇的關(guān)系，如何不降低VCEO特性而有效形成SIC層55成為課題。

發(fā)明內(nèi)容
本發(fā)明是鑒于所述問題點開發(fā)的，第一，本發(fā)明提供一種半導體裝置，其包括設(shè)置在半導體襯底表面上的單導電型集電極區(qū)域；設(shè)置在所述集電極區(qū)域表面上的逆導電型基極區(qū)域；設(shè)置在所述基極區(qū)域表面上的單導電型發(fā)射極區(qū)域，在所述基極區(qū)域下方的所述集電極區(qū)域設(shè)置第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層。
另外，所述基極區(qū)域由本征基極區(qū)域和與該本征基極區(qū)域兩端接觸的外部基極區(qū)域構(gòu)成，所述第一及第二單導電型雜質(zhì)層被設(shè)置在所述本征基極區(qū)域下方。
另外，在所述基極區(qū)域和所述第一單導電型雜質(zhì)層之間設(shè)置所述第二單導電型雜質(zhì)層。
另外，所述第一單導電型雜質(zhì)層比所述第二單導電型雜質(zhì)層的雜質(zhì)濃度高。
另外，所述第一單導電型雜質(zhì)層比所述集電極區(qū)域的雜質(zhì)濃度高。
另外，所述第一單導電型雜質(zhì)層的雜質(zhì)比第二單導電型雜質(zhì)層的雜質(zhì)的擴散系數(shù)大。
第二，本發(fā)明提供一種半導體裝置的制造方法，其包括在半導體襯底上形成單導電型集電極區(qū)域的工序；在所述集電極區(qū)域表面形成逆導電型基極區(qū)域，并在該基極區(qū)域下方形成第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層的工序；在所述基極區(qū)域上形成單導電型發(fā)射極區(qū)域的工序。
第三，本發(fā)明提供一種半導體裝置的制造方法，其包括在半導體襯底上形成單導電型集電極區(qū)域的工序；在所述集電極區(qū)域表面形成逆導電型外部基極區(qū)域的工序；在外部基極區(qū)域間離子注入第一單導電型雜質(zhì)、第二單導電型雜質(zhì)及逆導電型雜質(zhì)的工序；通過熱處理形成逆導電型本征基極區(qū)域，并形成該本質(zhì)基極區(qū)域下方的第一單導電型雜質(zhì)層和所述本征基極區(qū)域及第一單導電型雜質(zhì)層之間的第二單導電型雜質(zhì)層的工序；在所述本征基極區(qū)域形成單導電型發(fā)射極區(qū)域的工序。
另外，以比所述第二單導電型雜質(zhì)層高的雜質(zhì)濃度形成所述第一單導電型雜質(zhì)層。
另外，以比所述集電極區(qū)域高的雜質(zhì)濃度形成所述第一單導電型雜質(zhì)層。
另外，所述本征基極區(qū)域、第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層，注入擴散系數(shù)不同的雜質(zhì)，通過一次熱處理同時形成。
第一，根據(jù)本發(fā)明，可在深的位置設(shè)置1E18cm-3左右雜質(zhì)濃度的第一SIC，降低集電極區(qū)域的電阻，通過提高基極-集電極間的空間電荷密度來抑制柯克效應(yīng)。
第二，在本征基極區(qū)域下方設(shè)置存在于比第一SIC層淺的位置的第二SIC層，可通過截割本征基極區(qū)域下端的雜質(zhì)濃度的分布的平滑的部分來縮短本征基極區(qū)域?qū)挾?Wb)，謀求fT提高。
第三，第二SIC層的濃度為1E17cm-3左右，由于比第一SIC層的濃度低，故可抑制現(xiàn)有的SIC層擔心的VCEO的大幅降低。
第四，第二SIC層可使用擴散系數(shù)小的砷離子來縮短本征基極區(qū)域?qū)挾?Wb)。
這樣，通過在本征基極區(qū)域下方設(shè)置深度和雜質(zhì)濃度不同的兩種SIC層，得到不降低VCEO特性而提高高頻特性的效果。


圖1(A)是本發(fā)明半導體裝置的平面圖；圖1(B)是其剖面圖；圖2是本發(fā)明半導體裝置的特性圖；
圖3是本發(fā)明半導體裝置制造方法的剖面圖；圖4是本發(fā)明半導體裝置制造方法的剖面圖；圖5是本發(fā)明半導體裝置制造方法的剖面圖；圖6是本發(fā)明半導體裝置制造方法的剖面圖；圖7是本發(fā)明半導體裝置的剖面圖；圖8是本發(fā)明半導體裝置制造方法的剖面圖；圖9是本發(fā)明半導體裝置制造方法的剖面圖；圖10是本發(fā)明半導體裝置制造方法的剖面圖；圖11是本發(fā)明半導體裝置制造方法的剖面圖；圖12是現(xiàn)有半導體裝置的剖面圖；圖13是現(xiàn)有半導體裝置制造方法的剖面圖；圖14是現(xiàn)有半導體裝置制造方法的剖面圖；圖15是現(xiàn)有半導體裝置制造方法的剖面圖。
符號說明1 n+型硅襯底2 集電極區(qū)域4 LOCOS氧化膜5 多晶硅層6 TEOS膜7 基極引出電極8 槽9 外部基極區(qū)域10 絕緣膜11 本征基極區(qū)域13 邊墻15 發(fā)射極引出電極16 發(fā)射極區(qū)域17 絕緣膜18 基極19 發(fā)射極20 基極區(qū)域
21 動作區(qū)域22 基極焊盤電極23 發(fā)射極焊盤電極25 第一SIC層26 第二SIC層31 n+型硅襯底32 集電極區(qū)域34 LOCOS氧化膜35 多晶硅層36 TEOS膜37 基極引出電極39 外部基極區(qū)域40 絕緣膜41 本征基極區(qū)域43 邊墻45 發(fā)射極引出電極46 發(fā)射極區(qū)域47 絕緣膜48 基極49 發(fā)射極TH 通孔EC 發(fā)射極接觸部OP 開口部Wb 基極寬度具體實施方式
參照圖1～圖11，以npn型雙極晶體管為例說明本發(fā)明的半導體裝置。
首先，圖1～圖6表示第一實施例。圖1是本實施例的雙極晶體管的平面圖及剖面圖。圖1(A)的A-A線剖面圖是圖1(B)。
本實施例的雙極晶體管包括半導體襯底1；集電極區(qū)域2；外部基極區(qū)域9；本征基極區(qū)域11；發(fā)射極區(qū)域16；基極引出電極7；發(fā)射極引出電極15；基極18；發(fā)射極19；第一單導電型雜質(zhì)層25；第二單導電型雜質(zhì)層。
如圖1(A)，在動作區(qū)域21上梳齒狀地設(shè)置作為擴散區(qū)域的基極區(qū)域及發(fā)射極區(qū)域(在此都未圖示)，與其各自接觸的基極18及發(fā)射極19被配置成咬合梳齒的形狀?；鶚O18被延伸設(shè)置直到動作區(qū)域21外，與基極焊盤電極22連接。另外，發(fā)射極19也延伸到動作區(qū)域21外，與發(fā)射極焊盤電極23連接。
如圖1(B)，半導體襯底1是n+型硅襯底，在其上進行例如n-型外延層的層積等，構(gòu)成集電極區(qū)域2。在集電極區(qū)域2表面以規(guī)定的間隔設(shè)置LOCOS氧化膜4。在LOCOS氧化膜4間的集電極區(qū)域2表面例如梳齒狀地配置由外部基極區(qū)域9及本征基極區(qū)域11構(gòu)成的基極區(qū)域20。
在本征基極區(qū)域11的下方，通過例如擴散雜質(zhì)而設(shè)置第一單導電型雜質(zhì)層25及第二單導電型雜質(zhì)層26。在此，作為利用SiCl形成的第一SIC層25及第二SIC層26。第一SIC層25使用例如磷(P)。在此，使用磷的理由是，由于磷離子的質(zhì)量小，離子注入時的Rp(投影射程距離)大，故適合在深的位置形成第一SIC層。
另一方面，第二SIC層26是例如砷(As)等，其利用比第一SIC層的擴散系數(shù)小的雜質(zhì)形成。在此，使用擴散系數(shù)小的雜質(zhì)的理由是，第二SIC層是以截割本征基極區(qū)域下端輪廓的平滑部分為目的的，當使用擴散系數(shù)大的雜質(zhì)(例如磷等)時，對本征基極區(qū)域的輪廓自身有影響。第二SIC層26在第一SIC層25及本征基極區(qū)域11之間與兩區(qū)域接觸。
在本征基極區(qū)域11表面分別形成發(fā)射極區(qū)域16。即，梳齒狀形成多個這些基極區(qū)域20、發(fā)射極區(qū)域16，作為動作區(qū)域21，構(gòu)成雙極晶體管。
外部基極區(qū)域9是被設(shè)于集電極區(qū)域2表面的p+型雜質(zhì)擴散區(qū)域，其與本征基極區(qū)域11接觸。
基極引出電極7接觸外部基極區(qū)域9，被引出到LOCOS氧化膜4上?；鶚O引出電極7由導入雜質(zhì)的多晶硅等導電材料構(gòu)成，兼作用于形成外部基極區(qū)域9的基極擴散源。另外，在LOCOS氧化膜4上，介由設(shè)于TEOS膜6及絕緣膜17的通孔TH與基極18接觸。
發(fā)射極引出電極15通過向多晶硅等導電材料導入n型雜質(zhì)，覆蓋開口部OP內(nèi)而設(shè)置。發(fā)射極引出電極15兼作形成發(fā)射極區(qū)域16的發(fā)射極擴散源，并與發(fā)射極區(qū)域16接觸。
基極18介由基極引出電極7連接到外部基極區(qū)域9及本征基極區(qū)域11上。另外，發(fā)射極19介由發(fā)射極引出電極15連接到發(fā)射極區(qū)域16上。
圖2表示由本實施例的B-B線剖面得到的濃度分布圖。
自襯底表面(Xj＝0)向深度方向表示發(fā)射極區(qū)域16、本征基極區(qū)域11、第二SIC層26、第一SIC層25、集電極區(qū)域2、半導體襯底1的濃度分布圖。
首先，第一SIC層25的雜質(zhì)是磷(P)，其在從襯底表面到0.4μm～0.5μm程度的位置形成。其雜質(zhì)濃度為1E18cm-3左右，比第二SIC層26高。由于在從襯底表面到深的位置設(shè)置第一SIC層25，可使低濃度集電極區(qū)域2的寬度窄，提高基極-集電極間的空間電荷密度，抑制柯克效應(yīng)。
另外，第二SIC層26的雜質(zhì)是砷(As)，其在從襯底表面到0.2μm左右的位置形成。其雜質(zhì)濃度為1E17cm-3左右，比第一SIC層25低。即使第二SIC層26與本征基極區(qū)域接觸，以截割本征基極區(qū)域11下端這樣來形成，但由于擴散系數(shù)小，故不影響本征基極區(qū)域11的分布，可得到規(guī)定的本征基極區(qū)域11寬度。
即，根據(jù)本實施例，在本征基極區(qū)域11下方配置第二SIC層26，謀求fT提高，在從襯底表面到深的位置配置第一SIC層25，謀求柯克效應(yīng)的抑制。
另外，關(guān)于由于提高SIC層的雜質(zhì)濃度而擔心的VCEO的劣化，影響進行雙極動作的本征基極區(qū)域11下方的雜質(zhì)濃度，但由于在本實施例中配置有雜質(zhì)濃度比較低的第二SIC層26，故可抑制VCEO大幅的降低。
其次，參照圖3～圖7及圖1說明本實施例的雙極晶體管的制造方法的一例。
雙極晶體管的制造方法包括在半導體襯底上形成單導電型集電極區(qū)域的工序；在集電極區(qū)域表面形成逆導電型基極區(qū)域，并在基極區(qū)域下方形成第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層的工序；在基極區(qū)域形成單導電型發(fā)射極區(qū)域的工序。
第一工序(參照圖3)在半導體襯底1上形成單導電型集電極區(qū)域2的工序。
在n+型硅襯底1上進行n-外延層的層積等，形成集電極區(qū)域2。為形成LOCOS氧化膜，形成順序?qū)臃e例如氧化膜/多晶硅/氮化膜的掩膜(未圖示)，蝕刻規(guī)定的區(qū)域。在其開口部使氧化膜成長，形成LOCOS氧化膜4。
第二工序(參照圖4、圖5)在集電極區(qū)域表面形成逆導電型基極區(qū)域，并在基極區(qū)域下方形成第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層的工序。
首先，在集電極區(qū)域2表面形成作為基極擴散源的基極引出電極。即，在整個面堆積多晶硅層5，離子注入p型雜質(zhì)。此時，離子注入能量為40KeV左右，另外，離子注入的劑量為5E15cm-2左右。進而堆積TEOS膜6等絕緣膜(圖4(A))。
為將預(yù)定的發(fā)射極區(qū)域部分開口，且將多晶硅層5構(gòu)圖為規(guī)定的形狀，設(shè)置采用抗蝕劑膜的掩膜，進行蝕刻，除去露出的多晶硅層5及TEOS膜6，形成開口部OP。然后，除去抗蝕劑膜。由此，形成兼作基極擴散源的基極取出電極7。然后，為進行開口部OP部底部的保護及發(fā)射極-基極間分離，在開口部OP上形成絕緣膜10(圖4(B))。
其次，如圖5，形成基極區(qū)域20和第一SIC層25及第二SIC層26。首先，在開口部OP底部通過離子注入(SiC)的方式以加速能量300KeV、劑量2E13cm-2的條件注入第一單導電型雜質(zhì)(例如磷)。進一步通過離子注入(SiC)的方式以加速能量300KeV、劑量2E12cm-2的條件注入第二單導電型雜質(zhì)(例如砷)。最后，通過離子注入的方式以加速能量16KeV、劑量3E13cm-2的條件注入用于本征基極區(qū)域形成的逆導電型雜質(zhì)層(例如氟化硼)(圖5(A))。
然后，利用RTA實施短時間(在1000℃下5秒左右)的熱處理。由此，從基極擴散源7到集電極區(qū)域擴散p型雜質(zhì)，形成外部基極區(qū)域9。同時，將氟化硼擴散到集電極區(qū)域2，形成本征基極區(qū)域11。本征基極區(qū)域11與外部基極區(qū)域9接觸，構(gòu)成基極區(qū)域20。
另外，同時擴散磷和砷，在本征基極區(qū)域下方形成第一SIC層25和第二SIC層26。可根據(jù)擴散系數(shù)的不同形成深度不同的第一SIC層25和第二SIC層26。
即，在此，在一次熱處理工序中，可同時形成深的第一SIC層25和其上層的第二SIC層26及其上層的本征基極區(qū)域11(圖5(B))。
第二SIC層26可與本征基極區(qū)域11接觸，并截割本征基極區(qū)域11下端，可得到規(guī)定寬度的本征基極區(qū)域11。
另外，第一SIC層25可和第二SIC層接觸，并可在從襯底表面到深的位置形成。通過使第一SIC層25的雜質(zhì)濃度比第二SIC層26的濃度高，本征基極區(qū)域11下方的第一及第二SIC層25、26結(jié)果形成臺階狀。本征基極區(qū)域11與由以后的工序形成的發(fā)射極區(qū)域都是微小寬度(深度)的區(qū)域。由于當熱處理工序多時，在這些區(qū)域的輪廓上也受到惡影響，故如本實施例，最好通過一次熱處理形成兩層SIC層。
第三工序(參照圖6)基極區(qū)域上形成單導電型發(fā)射極區(qū)域的工序。
首先，在絕緣膜10的膜厚相對于發(fā)射極-基極間的擊穿電壓薄時，在絕緣膜10上進一步追加形成絕緣膜(未圖示)。然后，為以自對準的方式來形成發(fā)射極區(qū)域，在開口部OP內(nèi)壁形成邊墻。即，在整個面堆積多晶硅層，并進行蝕刻。由此，在開口部OP內(nèi)壁形成側(cè)壁13(圖6(A))。
其次，為在本征基極區(qū)域11表面形成發(fā)射極區(qū)域，在開口部OP底部通過濕蝕法除去本征基極區(qū)域11上的絕緣膜10，形成露出本征基極區(qū)域11的發(fā)射極接觸部EC。其次，形成發(fā)射極擴散源。在整個面堆積多晶硅層，并摻雜n型雜質(zhì)。開口部OP內(nèi)被多晶硅層覆蓋。構(gòu)圖成多晶硅層，保留該開口部OP和配線所必需的規(guī)定形狀。由此，覆蓋開口部OP內(nèi)，形成作為發(fā)射極擴散源的發(fā)射極引出電極15。發(fā)射極引出電極15通過發(fā)射極接觸部EC與本征基極區(qū)域11接觸，即使在開口部OP周圍的TEOS膜6上也保留其一部分(圖6(B))。
另外，從發(fā)射極擴散源15向本征基極區(qū)域11表面擴散n型雜質(zhì)，形成發(fā)射極區(qū)域16(圖6(C))。
然后，在LOCOS氧化膜4上形成由BPSG膜及SOG膜等構(gòu)成的絕緣膜17，并在該絕緣膜17及TEOS膜6上形成通孔TH。另外，設(shè)置新的抗蝕劑膜，在發(fā)射極引出電極15上的絕緣膜17上形成通孔TH。另外，堆積金屬層，構(gòu)圖成規(guī)定的形狀，形成與基極引出電極7接觸的基極18。形成接觸發(fā)射極引出電極15的發(fā)射極19。還形成與集電極區(qū)域2電連接的集電極(未圖示)，得到圖1(B)所示的最終結(jié)構(gòu)。在動作區(qū)域21外形成與發(fā)射極19連接的發(fā)射極焊盤電極23、與基極18接觸的基極焊盤電極22(參照圖1(A))。
其次，參照圖7～圖11說明本發(fā)明的第二實施例。
第二實施例中，為降低外部基極區(qū)域的電阻，提高高頻特性，在本征基極區(qū)域11上設(shè)置槽8。
圖7是第二實施例的圖1(A)的A-A線剖面圖。并且，與第一實施例相同的構(gòu)成要素使用同一符號，故重復部分省略說明。
如圖7，在本實施例中，從基極引出電極7下端以0.1μm～0.2μm程度的深度在外部基極區(qū)域9間設(shè)置槽8，并將其側(cè)壁與外部基極區(qū)域9的表面附近接觸。另外，通過將槽8的側(cè)壁與外部基極區(qū)域9的表面附近接觸，抑制外部基極區(qū)域9表面附近的襯底水平方向的擴散(以下稱橫擴散)的進行。
即，外部基極區(qū)域9通過從表面擴散直至0.4μm～0.5μm程度的深度而設(shè)置，與本征基極區(qū)域11接觸。本征基極區(qū)域11被設(shè)置在槽8底部的集電極區(qū)域2的表面，且其表面位于外部基極區(qū)域9表面的下方。
在本征基極區(qū)域11的下方設(shè)置第一SIC層25及第二SIC層26。在本實施例中，與第一實施例的相比，本征基極區(qū)域11被設(shè)置在深槽8的深度程度的深的位置。即，第一SIC層25及第二SIC層26與第一實施例的相比較，也可在深的位置形成。
在槽8底部的本征區(qū)域11表面設(shè)置單導電型發(fā)射極區(qū)域16。
基極引出電極7在LOCOS氧化膜4上介由TEOS膜6及設(shè)于層間絕緣膜17上的通孔TH與基極18接觸。在本實施例中，由于可將基極引出電極7中的雜質(zhì)濃度設(shè)為2～3E20cm-3程度，故可將外部基極區(qū)域9的雜質(zhì)濃度提高。
發(fā)射極引出電極15覆蓋槽8而設(shè)置，其下端位于基極引出電極7和外部基極區(qū)域9的結(jié)合面的下方。
參照圖8～圖11說明第二實施例的半導體裝置的制造方法。
第一工序(參照圖8)在半導體襯底1上形成單導電型集電極區(qū)域2的工序。
在n+型硅襯底1上進行n-型外延層的層積等，形成集電極區(qū)域2。為形成LOCOS氧化膜，形成順序?qū)臃e例如氧化膜/多晶硅/氮化膜的掩膜(未圖示)，蝕刻規(guī)定的區(qū)域。使氧化膜在其開口部成長，形成LOCOS氧化膜4。
第二工序(參照圖9)在作為外部基極區(qū)域的預(yù)定區(qū)域間的集電極區(qū)域表面形成槽的工序。
首先，在集電極區(qū)域2表面形成作為基極擴散源的基極引出電極。即，在整個面堆積多晶硅層5，離子注入p型雜質(zhì)。此時，離子注入能量為40KeV左右，另外，離子注入的劑量為現(xiàn)有的兩倍量，1.0E16cm-2左右。還堆積TEOS膜6等絕緣膜(圖9(A))。
為將預(yù)定的發(fā)射極區(qū)域開口，且將多晶硅層5構(gòu)圖成規(guī)定的形狀，設(shè)置采用抗蝕劑膜的掩膜，進行蝕刻，除去露出的多晶硅層5及TEOS膜6，形成開口部OP。然后，除去抗蝕劑膜PR。由此，形成兼作基極擴散源的基極取出電極7(圖9(B))。
其次，將露出開口部OP的集電極區(qū)域2進行0.1μm～0.2μm程度蝕刻。由此，除去露出開口部OP的基極引出電極7間的集電極區(qū)域2表面，形成槽8(圖9(C))。
通過進行900度30分鐘程度的充分熱處理，將基極擴散源7中的p型雜質(zhì)在集電極區(qū)域2表面進行擴散，形成外部基極區(qū)域9。如前所述，在基極擴散源7中摻雜高濃度的雜質(zhì)，通過擴散形成深的外部基極區(qū)域9。此時，也進行橫擴散，雜質(zhì)濃度最高容易進行橫擴散的表面附近，當達到槽8側(cè)壁時，其進行被阻止。即，在達到槽8側(cè)壁后，向襯底深度方向進行擴散。
由此，形成接觸槽8側(cè)壁的外部基極區(qū)域9。外部基極區(qū)域9的擴散深度從表面起為0.4μm～0.5μm。在該狀態(tài)下，在槽8的側(cè)壁上露出外部基極區(qū)域9。
在第一實施例中為抑制擴散，與本征基極區(qū)域的擴散同時通過利用RTA的短時間的熱處理形成外部基極區(qū)域。但是，根據(jù)本實施例即使以高的雜質(zhì)濃度加深擴散區(qū)域深度，對本征基極區(qū)域的影響也少，可實現(xiàn)低電阻的外部基極區(qū)域9(圖9(D))。
第三工序(參照圖10)向外部基極區(qū)域間離子注入第一單導電型雜質(zhì)、第二單導電型雜質(zhì)及逆導電型雜質(zhì)的工序。
首先，為進行本征基極區(qū)域表面的保護及發(fā)射極-基極間的分離而形成絕緣膜10。然后，向槽8底部離子注入(SIC)第一單導電型雜質(zhì)(例如磷)。進而離子注入(SIC)第二單導電型雜質(zhì)(例如砷)。最后，離子注入用于形成本征基極區(qū)域的逆導電型雜質(zhì)(例如氟化硼)(圖10(A))。
然后，由RTA施行短時間(在1000℃下進行5秒左右)的熱處理。由此，將逆導電型雜質(zhì)向集電極區(qū)域2擴散，形成本征基極區(qū)域11。本征基極區(qū)域11與外部基極區(qū)域9接觸，形成基極區(qū)域20。由此，在例如槽8的更下方即使存在外部基極區(qū)域9的橫擴散，但由于其雜質(zhì)濃度低，也幾乎不影響本征基極區(qū)域11。
另外，第一及第二單導電型雜質(zhì)也同時擴散，形成第一SIC層25及其上層的第二SIC層26。這些是擴散系數(shù)不同的雜質(zhì)，可在一次熱處理工序中同時形成。因此，該本征基極區(qū)域11不受外部基極區(qū)域9的影響，而保持規(guī)定的分布(圖10(B))。
第四工序(參照圖11)在本征基極區(qū)域上形成單導電型發(fā)射極區(qū)域的工序。
首先，在絕緣膜10的膜厚相對于發(fā)射極-基極間的擊穿電壓薄時，在絕緣膜10上還追加形成絕緣膜(未圖示)。然后，為以自對準的方式來形成發(fā)射極區(qū)域，而在槽8內(nèi)壁形成邊墻。即，在整個面堆積多晶硅層，進行反復蝕刻。由此，在槽8內(nèi)壁形成邊墻13(圖11(A))。
其次，為在本征基極區(qū)域11表面形成發(fā)射極區(qū)域，而由槽8底部通過濕蝕法除去本征基極區(qū)域11上的絕緣膜10，形成露出本征基極區(qū)域11的發(fā)射極接觸部EC。
另外，在整個面堆積多晶硅層，摻雜n型雜質(zhì)。槽8內(nèi)被多晶硅層覆蓋，構(gòu)圖多晶硅層，以保留槽8部分和配線所必需的規(guī)定形狀。由此，覆蓋槽8內(nèi)，形成作為發(fā)射極擴散源的發(fā)射極引出電極15。發(fā)射極引出電極15在發(fā)射極接觸部EC與本征基極區(qū)域11接觸，在槽8周圍的TEOS膜6上也保留其一部分(圖11(B))。
另外，從發(fā)射極擴散源15向本征基極區(qū)域11表面擴散n型雜質(zhì)，形成發(fā)射極區(qū)域16。如前所述，槽8底部的本征基極區(qū)域11以規(guī)定的輪廓形成，通過形成發(fā)射極區(qū)域8得到規(guī)定的基極寬度Wb(圖11(C))。
然后，在LOCOS氧化膜4上形成由BPSG膜及SOG膜等構(gòu)成的絕緣膜17，并在該絕緣膜17及TEOS膜6上形成通孔TH。另外，設(shè)置新的抗蝕劑膜，在發(fā)射極引出電極15上的絕緣膜17上形成通孔TH。然后，堆積金屬層，構(gòu)圖成規(guī)定的形狀，形成與基極引出電極7接觸的基極18。另外，形成與發(fā)射極引出電極15接觸的發(fā)射極19。還形成與集電極區(qū)域2電連接的集電極(未圖示)，得到圖7所示的最終結(jié)構(gòu)。另外，在動作區(qū)域21外形成與發(fā)射極19連接的發(fā)射極焊盤電極23、與基極8接觸的基極焊盤電極22(參照圖1(A))。
權(quán)利要求
1.一種半導體裝置，其特征在于，包括設(shè)置在半導體襯底表面上的單導電型集電極區(qū)域；設(shè)置在所述集電極區(qū)域表面上的逆導電型基極區(qū)域；設(shè)置在所述基極區(qū)域表面上的單導電型發(fā)射極區(qū)域，在所述基極區(qū)域下方的所述集電極區(qū)域設(shè)置第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層。
2.如權(quán)利要求1所述的半導體裝置，其特征在于，所述基極區(qū)域由本征基極區(qū)域和與該本征基極區(qū)域兩端接觸的外部基極區(qū)域構(gòu)成，所述第一及第二單導電型雜質(zhì)層被設(shè)置在所述本征基極區(qū)域下方。
3.如權(quán)利要求1所述的半導體裝置，其特征在于，在所述基極區(qū)域和所述第一單導電型雜質(zhì)層之間設(shè)置所述第二單導電型雜質(zhì)層。
4.如權(quán)利要求1所述的半導體裝置，其特征在于，所述第一單導電型雜質(zhì)層比所述第二單導電型雜質(zhì)層的雜質(zhì)濃度高。
5.如權(quán)利要求1所述的半導體裝置，其特征在于，所述第一單導電型雜質(zhì)層比所述集電極區(qū)域的雜質(zhì)濃度高。
6.如權(quán)利要求5所述的半導體裝置，其特征在于，所述第一單導電型雜質(zhì)層的雜質(zhì)比第二單導電型雜質(zhì)層的雜質(zhì)的擴散系數(shù)大。
7.如權(quán)利要求2所述的半導體裝置，其特征在于，在所述外部基極區(qū)域間設(shè)置使側(cè)壁與該外部基極區(qū)域表面附近接觸的槽，所述本征基極區(qū)域設(shè)置在所述槽底部的所述集電極區(qū)域表面。
8.一種半導體裝置的制造方法，其特征在于，包括在半導體襯底上形成單導電型集電極區(qū)域的工序；在所述集電極區(qū)域表面形成逆導電型基極區(qū)域，并在該基極區(qū)域下方形成第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層的工序；在所述基極區(qū)域上形成單導電型發(fā)射極區(qū)域的工序。
9.一種半導體裝置的制造方法，其特征在于，包括在半導體襯底上形成單導電型集電極區(qū)域的工序；在所述集電極區(qū)域表面形成逆導電型外部基極區(qū)域的工序；在外部基極區(qū)域間離子注入第一單導電型雜質(zhì)、第二單導電型雜質(zhì)及逆導電型雜質(zhì)的工序；通過熱處理形成逆導電型本征基極區(qū)域，并形成該本質(zhì)基極區(qū)域下方的第一單導電型雜質(zhì)層和所述本征基極區(qū)域及第一單導電型雜質(zhì)層之間的第二單導電型雜質(zhì)層的工序；在所述本征基極區(qū)域形成單導電型發(fā)射極區(qū)域的工序。
10.如權(quán)利要求8或權(quán)利要求9所述的半導體裝置的制造方法，其特征在于，以比所述第二單導電型雜質(zhì)層高的雜質(zhì)濃度形成所述第一單導電型雜質(zhì)層。
11.如權(quán)利要求8或權(quán)利要求9所述的半導體裝置的制造方法，其特征在于，以比所述集電極區(qū)域高的雜質(zhì)濃度形成所述第一單導電型雜質(zhì)層。
12.如權(quán)利要求8或權(quán)利要求9所述的半導體裝置的制造方法，其特征在于，所述本征基極區(qū)域、第一單導電型雜質(zhì)層及第二單導電型雜質(zhì)層，注入擴散系數(shù)不同的雜質(zhì)，通過一次熱處理同時形成。
13.如權(quán)利要求9所述的半導體裝置的制造方法，其特征在于，在所述集電極區(qū)域形成槽之后，在該槽兩側(cè)形成所述外部基極區(qū)域。
全文摘要
一種半導體裝置及其制造方法，在雙極晶體管中，在本征基極區(qū)域下方設(shè)置SIC，謀求柯克效應(yīng)的抑制和本征基極區(qū)域的薄膜化，從而提高fT。并且，SIC層的雜質(zhì)濃度越高其效果越好。當一側(cè)SIC層的雜質(zhì)濃度高時，VCEO降低，fT提高及柯克效應(yīng)的抑制和VCEO特性在于折衷選擇(トレ一ドオフ)的關(guān)系。在本征基極區(qū)域下方設(shè)置與本征基極區(qū)域接觸的第二SIC層，并在第二SIC層的下方設(shè)置比第二SIC層的雜質(zhì)濃度高的第一SIC層?？衫玫谝籗IC層縮短集電極寬度，并抑制柯克效應(yīng)，由第二SIC層截斷本征基極區(qū)域下端，謀求提高fT。另外，通過采用比第二SIC層的雜質(zhì)擴散系數(shù)大的第一SIC層的雜質(zhì)，可通過一次熱處理形成深度不同的兩層SIC層。
文檔編號H01L29/732GK1649167SQ20041010211
公開日2005年8月3日 申請日期2004年12月14日 優(yōu)先權(quán)日2004年1月30日
發(fā)明者冨永久昭, 小田島慶汰, 松本成仁, 山室正倫 申請人:三洋電機株式會社