專利名稱:半導體器件的制作方法
【專利摘要】本披露涉及半導體器件。一種半導體器件可以包括多層互連板，該多層互連板以堆疊關(guān)系具有下部導電層、電介質(zhì)層以及上部導電層。該電介質(zhì)層可以具有形成的凹陷，該凹陷具有底部以及從該底部向上延伸的傾斜側(cè)壁。該上部導電層可以包括跨該傾斜側(cè)壁延伸的多條上部導電跡線，并且該下部導電層可以包括多條下部導電跡線。該半導體器件可以包括在該下部導電層與該上部導電層之間延伸的多個過孔、在該凹陷中由該多層互連板承載的IC、將該多條上部導電跡線耦接至該IC的多條鍵合接線以及與該IC相鄰并與該多層互連板的多個部分相鄰的包封材料。
【專利說明】
半導體器件
技術(shù)領(lǐng)域
[0001]本披露涉及電子器件領(lǐng)域，并且更具體地涉及半導體器件。
【背景技術(shù)】
[0002]在具有集成電路(IC)的電子器件中，IC通常安裝到電路板上。為了電耦接在電路板和IC之間的連接，通常對IC進行“封裝”。IC封裝通常提供用于物理地保護IC的小型封套并且提供用于耦接至電路板的接觸焊盤。在一些應(yīng)用中，經(jīng)封裝的IC可以經(jīng)由焊料凸塊耦接到電路板。
[0003]—種IC封裝方法包括經(jīng)封裝的有機層壓襯底器件。參照圖1，現(xiàn)在描述一種典型的半導體器件100。該半導體器件100包括第一掩模層104和第二掩模層105、在第一掩模層與第二掩模層之間的核心層106以及由核心層承載的多個觸點107a-107d。該半導體器件100包括同樣由核心層106承載的多個接觸焊盤108a-108b、IC 103、在IC與第一掩模層104之間的粘合層109以及耦接這些接觸焊盤和IC的多條鍵合接線102a-102b。該半導體器件100包括在IC 103和第一掩模層104之上的包封材料101。
[0004]現(xiàn)在參照圖2，現(xiàn)在描述另一種典型的半導體器件200。該半導體器件200包括掩模層204以及在該掩模層之下的核心層206。核心層206和掩模層204限定凹陷。該半導體器件200包括同樣由核心層206承載的多個接觸焊盤208a-208b、在凹陷中的IC 203以及耦接這些接觸焊盤和IC的多條鍵合接線202a-202b。該半導體器件200包括在IC 203和掩模層204之上的包封材料201以及在掩模層204上的多個球柵陣列觸點209a-209b。
【實用新型內(nèi)容】
[0005]本披露的實施例旨在提供在一個或多個方面(例如，器件尺寸，可靠性等)比上述經(jīng)封裝的半導體器件更優(yōu)的半導體器件。
[0006]通常而言，一種半導體器件可以包括多層互連板，該多層互連板以堆疊關(guān)系包括下部導電層、至少一個電介質(zhì)層以及上部導電層。該至少一個電介質(zhì)層可以具有在其中形成的凹陷，該凹陷具有底部以及從底部向上延伸的傾斜側(cè)壁，并且上部導電層可以具有跨傾斜側(cè)壁延伸的多條上部導電跡線。下部導電層可以包括多條下部導電跡線。半導體器件可以包括在下部導電層與上部導電層之間延伸的多個過孔、在凹陷中由多層互連板承載的至少一個1C、將該多條上部導電跡線耦接至該至少一個IC的多條鍵合接線以及與該至少一個IC相鄰并與多層互連板的多個部分相鄰的包封材料。
[0007]具體地，該多條上部導電跡線可以各自在其中具有一對相鄰的彎頭以由此與傾斜側(cè)壁共形。多層互連板可以包括與下部導電層相鄰的下部電介質(zhì)掩模層以及與上部導電層相鄰的上部電介質(zhì)掩模層。下部電介質(zhì)掩模層可以限定多個下部開口，并且下部導電層可以包括多個觸點，這些觸點耦接至該多條下部導電跡線并且通過該多個下部開口是可達的。同樣，上部電介質(zhì)掩模層可以限定多個上部開口，并且上部導電層可以包括多個接觸焊盤，這些接觸焊盤耦接至該多條上部導電跡線并且通過該多個上部開口是可達的。
[0008]在一些實施例中，該至少一個電介質(zhì)層可以包括鍵合在一起的上部和下部電介質(zhì)層。上部電介質(zhì)層可以是在其中具有限定凹陷的開口的環(huán)形形狀。例如，傾斜側(cè)壁可以具有在30度至60度范圍內(nèi)的傾斜角度。該至少一個IC可以包括在其上表面上耦接于該多條上部導電跡線中的對應(yīng)導電跡線的多個鍵合焊盤。
[0009]根據(jù)一些實施例，一種半導體器件，包括:多層互連板，多層互連板以堆疊關(guān)系包括下部電介質(zhì)掩模層，下部導電層，至少一介質(zhì)層，上部導電層，以及上部電介質(zhì)掩模層;至少一個電介質(zhì)層具有在其中形成的凹陷，凹陷具有底部以及從底部向上延伸的傾斜側(cè)壁，多條上部導電跡線各自在其中具有一對相鄰的彎頭以由此與傾斜側(cè)壁共形;上部導電層包括跨傾斜側(cè)壁延伸的多條上部導電跡線;下部導電層包括多條下部導電跡線;多個過孔，多個過孔在下部導電層與上部導電層之間延伸；至少一個集成電路，至少一個集成電路在凹陷中由多層互連板承載；多條鍵合接線，多條鍵合接線將多條上部導電跡線耦接至至少一個集成電路；以及包封材料，包封材料與至少一個集成電路相鄰并且與多層互連板的多個部分相鄰。
[0010]在一些實施例中，下部電介質(zhì)掩模層限定多個下部開口；并且其中，下部導電層包括多個觸點，多個觸點耦接至多條下部導電跡線并且通過多個下部開口是可達的。
[0011]在一些實施例中，上部電介質(zhì)掩模層限定多個上部開口；并且其中，上部導電層包括多個接觸焊盤，多個接觸焊盤耦接至多條下部導電跡線并且通過多個上部開口是可達的。
[0012]在一些實施例中，至少一個電介質(zhì)層包括鍵合在一起的上部和下部電介質(zhì)層。
[0013]在一些實施例中，上部電介質(zhì)層是在其中具有限定凹陷的開口的環(huán)形形狀。
[0014]在一些實施例中，傾斜側(cè)壁具有在30度至60度范圍內(nèi)的傾斜角度。
[0015]本披露的實施例所提供的半導體器件可以具有減小的總體厚度和剖面高度。這使得半導體器件可用于空間受限的應(yīng)用中，如移動設(shè)備。同樣，半導體器件減小了粘合層從IC之下流出并損壞多條鍵合接線的風險。
【附圖說明】

[0016]圖1是根據(jù)現(xiàn)有技術(shù)的半導體器件的示意性橫截面視圖。
[0017]圖2是根據(jù)現(xiàn)有技術(shù)的另一個半導體器件的示意性橫截面視圖。
[0018]圖3A是根據(jù)本披露的半導體器件的示意性橫截面視圖。
[0019]圖3B是圖3A中的半導體器件的一部分的示意性透視圖。
[0020]圖4A至圖4G是圖3A的半導體器件在制造過程中的示意性橫截面視圖。
【具體實施方式】
[0021]現(xiàn)在將在下文中參照附圖更全面描述本披露，其中附圖示出了本披露的若干實施例。然而本披露可以以許多不同的形式來實施，并且不應(yīng)當被解釋為限于在此所陳述的實施例。相反，提供這些實施例以使得本披露將是全面和完整的，并且將向本領(lǐng)域技術(shù)人員完全傳達本披露的范圍。貫穿全文相同的數(shù)字是指相同的元件。
[0022]現(xiàn)在參照圖3A至圖3B，描述了根據(jù)本披露的半導體器件10。半導體器件10示意性地包括多層互連板27，該多層互連板以堆疊關(guān)系包括下部電介質(zhì)掩模層15、下部導電層(例如，銅、鋁)29a-29b、鍵合在一起的上部和下部電介質(zhì)層22、16、上部導電層(例如，銅、鋁)28a-28b、以及與上部導電層相鄰的上部電介質(zhì)掩模層14。在一些實施例中，上部和下部電介質(zhì)層22、16可以包括單一電介質(zhì)層。上部和下部電介質(zhì)層22、16可以包括多個預(yù)浸漬的(半固化片)電路板層。
[0023]上部和下部電介質(zhì)層22、16具有在其中形成的凹陷26，該凹陷具有底部和從底部向上延伸的傾斜側(cè)壁25a-25b。例如，傾斜側(cè)壁25a-25b可以具有在30度至60度范圍內(nèi)的傾斜角度。上部電介質(zhì)層22示意性地是在其中具有限定凹陷26的開口或內(nèi)緣的環(huán)形形狀。開口可以是長方形形狀或正方形形狀。
[0024]上部導電層28a_28b具有跨傾斜側(cè)壁25a_25b延伸的多條上部導電跡線23a_23b以及耦接至該多條上部導電跡線的多個接觸焊盤18a-18b。具體地，該多條上部導電跡線23a-23b各自在其中具有一對相鄰的彎頭以由此與傾斜側(cè)壁25a-25b共形。換言之，該多條上部導電跡線23a-23b沿傾斜側(cè)壁25a-25b豎直地傾斜。
[0025]下部導電層29a_29b包括多條下部導電跡線24a_24b以及耦接至該多條下部導電跡線的多個觸點17a-17d(例如，所展示的平面柵格陣列觸點或球柵陣列觸點)。半導體器件10包括在下部導電層29a-29b與上部導電層28a-28b之間延伸的多個過孔(例如，銅、鋁)21a_21b ο
[0026]下部電介質(zhì)掩模層15限定多個下部開口，并且該多個觸點17a_17d通過該多個下部開口是可達的。同樣，上部電介質(zhì)掩模層14限定多個上部開口，并且該多個接觸焊盤18a-18b通過該多個上部開口是可達的。
[0027]半導體器件10示意性地包括在凹陷26中由多層互連板27承載的IC13(例如，片上系統(tǒng)、處理器、存儲器)以及在IC與多層互連板之間的粘合層ILIC 13可以包括在其上表面上耦接于該多條上部導電跡線23a-23b中的對應(yīng)導電跡線的多個鍵合焊盤30a-30b。在一些實施例中，IC 13可以包括其中的多個鍵合焊盤。
[0028]半導體器件10示意性地包括將該多條上部導電跡線23a_23b耦接于IC13的多條鍵合接線(例如，金)12a-12b。半導體器件10示意性地包括與IC 13相鄰并與多層互連板27的多個部分相鄰的包封材料11。
[0029]現(xiàn)在參照圖4A至圖4G，另一個方面涉及一種用于制造半導體器件10的方法。該方法可以包括形成多層互連板27，該多層互連板以堆疊關(guān)系包括下部導電層29a-29b、上部和下部電介質(zhì)層22、16以及上部導電層28a-28b。上部和下部電介質(zhì)層22、16可以具有在其中形成的凹陷26，該凹陷具有底部和從底部向上延伸的傾斜側(cè)壁25a-25b。上部導電層28a-28b可以具有跨傾斜側(cè)壁25a-25b延伸的多條上部導電跡線23a-23b，并且下部導電層29a-29b可以包括多條下部導電跡線24a-24b。該方法可以包括形成在下部導電層29a-29b與上部導電層28a-28b之間延伸的多個過孔21a-21b、耦接在多層互連板27的凹陷26中的IC 13、將多條鍵合接線12a-12b耦接于多條上部導電跡線23a-23b與IC之間、并且形成與IC相鄰且與多層互連板的多個部分相鄰的包封材料11。
[0030]具體地，在圖4B中，使用半固化片層壓工藝使上部電介質(zhì)層22與下部電介質(zhì)層16鍵合在一起。例如，在圖4C中，上部電介質(zhì)層22是使用激光燒蝕或化學蝕刻形成的，而在圖4D中，過孔21a-21b的開口是使用機械的或基于激光的鉆孔工藝形成的。在圖4E中，在鍵合在一起的上部和下部電介質(zhì)層22、16上形成薄導電層，并且然后執(zhí)行選擇性蝕刻。在圖4F中，現(xiàn)在將導電材料選擇性地鍍在之前的薄層上。在圖4G中，形成上部電介質(zhì)掩模層14和下部電介質(zhì)掩模層15，并且執(zhí)行鎳金電鍍步驟。
[0031]有利地，半導體器件10可以提供優(yōu)于圖1和圖2的現(xiàn)有技術(shù)方法的若干益處。具體地，半導體器件10具有減小的總體厚度和剖面高度。這使得半導體器件10可用于空間受限的應(yīng)用中，如移動設(shè)備。同樣，半導體器件10減小了粘合層19從IC 13之下流出并損壞該多條鍵合接線12a-12b的風險(例如，參見圖1)。此外，對比于圖2中的現(xiàn)有方法，半導體器件10提供了設(shè)計靈活性，其中，跡線布線在凹陷26上(S卩，上部導電跡線23a-23b可以在凹陷中進行布線)并且使得IC 13與該多條鍵合接線12a-l2b之間的間隔更小。
[0032]得益于在前述說明和相關(guān)聯(lián)附圖中呈現(xiàn)的教導，本領(lǐng)域技術(shù)人員將想到本披露的許多修改和其他實施例。因此，應(yīng)該理解的是，本披露并不限于所披露的特定實施例，并且修改和實施例旨在包括于所附權(quán)利要求書的范圍內(nèi)。
【主權(quán)項】
1.一種半導體器件，其特征在于，所述半導體器件包括: 多層互連板，所述多層互連板以堆疊關(guān)系包括下部導電層、至少一個電介質(zhì)層以及上部導電層； 所述至少一個電介質(zhì)層具有在其中形成的凹陷，所述凹陷具有底部以及從所述底部向上延伸的傾斜側(cè)壁； 所述上部導電層包括跨所述傾斜側(cè)壁延伸的多條上部導電跡線； 所述下部導電層包括多條下部導電跡線； 多個過孔，所述多個過孔在所述下部導電層與所述上部導電層之間延伸； 至少一個集成電路，所述至少一個集成電路在所述凹陷中由所述多層互連板承載；多條鍵合接線，所述多條鍵合接線將所述多條上部導電跡線耦接至所述至少一個集成電路；以及 包封材料，所述包封材料與所述至少一個集成電路相鄰并且與所述多層互連板的多個部分相鄰。2.如權(quán)利要求1所述的半導體器件，其特征在于，所述多條上部導電跡線各自在其中具有一對相鄰的彎頭以由此與所述傾斜側(cè)壁共形。3.如權(quán)利要求1所述的半導體器件，其特征在于，所述多層互連板包括與所述下部導電層相鄰的下部電介質(zhì)掩模層以及與所述上部導電層相鄰的上部電介質(zhì)掩模層。4.如權(quán)利要求3所述的半導體器件，其特征在于，所述下部電介質(zhì)掩模層限定多個下部開口；并且其中，所述下部導電層包括多個觸點，所述多個觸點耦接至所述多條下部導電跡線并且通過所述多個下部開口是可達的。5.如權(quán)利要求3所述的半導體器件，其特征在于，所述上部電介質(zhì)掩模層限定多個上部開口 ；并且其中，所述上部導電層包括多個接觸焊盤，所述多個接觸焊盤耦接至所述多條下部導電跡線并且通過所述多個上部開口是可達的。6.如權(quán)利要求1所述的半導體器件，其特征在于，所述至少一個電介質(zhì)層包括鍵合在一起的上部和下部電介質(zhì)層。7.如權(quán)利要求6所述的半導體器件，其特征在于，所述上部電介質(zhì)層是在其中具有限定所述凹陷的開口的環(huán)形形狀。8.如權(quán)利要求1所述的半導體器件，其特征在于，所述傾斜側(cè)壁具有在30度至60度范圍內(nèi)的傾斜角度。9.如權(quán)利要求1所述的半導體器件，其特征在于，所述至少一個集成電路包括在其上表面上耦接于所述多條上部導電跡線中的對應(yīng)導電跡線的多個鍵合焊盤。10.一種半導體器件，其特征在于，所述半導體器件包括: 多層互連板，所述多層互連板以堆疊關(guān)系包括 下部電介質(zhì)掩模層， 下部導電層， 至少一個電介質(zhì)層， 上部導電層，以及 上部電介質(zhì)掩模層；所述至少一個電介質(zhì)層具有在其中形成的凹陷，所述凹陷具有底部以及從所述底部向上延伸的傾斜側(cè)壁； 所述上部導電層包括跨所述傾斜側(cè)壁延伸的多條上部導電跡線； 所述多條上部導電跡線各自在其中具有一對相鄰的彎頭以由此與所述傾斜側(cè)壁共形； 所述下部導電層包括多條下部導電跡線； 多個過孔，所述多個過孔在所述下部導電層與所述上部導電層之間延伸； 至少一個集成電路，所述至少一個集成電路在所述凹陷中由所述多層互連板承載； 多條鍵合接線，所述多條鍵合接線將所述多條上部導電跡線耦接至所述至少一個集成電路；以及 包封材料，所述包封材料與所述至少一個集成電路相鄰并且與所述多層互連板的多個部分相鄰。11.如權(quán)利要求10所述的半導體器件，其特征在于，所述下部電介質(zhì)掩模層限定多個下部開口；并且其中，所述下部導電層包括多個觸點，所述多個觸點耦接至所述多條下部導電跡線并且通過所述多個下部開口是可達的。12.如權(quán)利要求10所述的半導體器件，其特征在于，所述上部電介質(zhì)掩模層限定多個上部開口 ；并且其中，所述上部導電層包括多個接觸焊盤，所述多個接觸焊盤耦接至所述多條下部導電跡線并且通過所述多個上部開口是可達的。13.如權(quán)利要求10所述的半導體器件，其特征在于，所述至少一個電介質(zhì)層包括鍵合在一起的上部和下部電介質(zhì)層。14.如權(quán)利要求13所述的半導體器件，其特征在于，所述上部電介質(zhì)層是在其中具有限定所述凹陷的開口的環(huán)形形狀。15.如權(quán)利要求10所述的半導體器件，其特征在于，所述傾斜側(cè)壁具有在30度至60度范圍內(nèi)的傾斜角度。
【文檔編號】H01L23/48GK205723510SQ201620246683
【公開日】2016年11月23日
【申請日】2016年3月28日
【發(fā)明人】G·迪瑪尤加, J·塔利多
【申請人】意法半導體公司