專利名稱：半導體裝置、半導體裝置的制造方法及其電子設備的制作方法
技術領域：
本發(fā)明涉及例如一種具有如CMOS圖象傳感器的光電二極管的固態(tài)成像裝置，涉及一種由帶有嵌入式DRAM等的邏輯LSI(大規(guī)模集成電路)表示的半導體裝置，涉及它的制造方法以及涉及一種裝配有該半導體裝置的電子設備。更具體地說，本發(fā)明涉及一種具有由難熔金屬的金屬硅酸鹽層形成的半導體區(qū)和不具有難熔金屬的金屬硅酸鹽層的半導體區(qū)的半導體裝置，涉及它的制造方法以及涉及一種裝配有該半導體裝置的電子設備。
背景技術：
在近年來，在具有CMOS邏輯電路的半導體器件的工藝中取得進展，利用定標規(guī)則來制作具有精細構造的器件。在這樣的工藝中，為了降低寄生電阻，通常采用一種利用自對準硅化物技術(salicide technology)在MOS晶體管的源/漏區(qū)中形成難熔金屬的金屬硅酸鹽層的方法。自對準硅化物技術是用于在硅柵電極表面上和MOS晶體管的源/漏區(qū)上同時選擇地和自調(diào)整地形成難熔金屬的金屬硅化物層的工藝。另外，針對具有CMOS邏輯電路的半導體器件，為了器件的精細結構，同時為了降低功耗、提高工作速度和降低成本，非常需要在硅襯底上的總系統(tǒng)合一。例如，怎樣形成例如CMOS圖象傳感器和具有嵌入式DRAM的邏輯LSI的功能器件成為重要的主題。
然而，技術上很難使CMOS邏輯區(qū)和具有DRAM單元和光電二極管的固態(tài)成像器件統(tǒng)一，其中在CMOS邏輯區(qū)中，在源區(qū)和漏區(qū)中形成有難熔金屬的金屬硅化物層，在固態(tài)成像器件中，存在單個硅襯底上的結漏電流的問題。更詳細地，當難熔金屬的金屬硅化物層形成在源區(qū)和漏區(qū)中時，它引起結漏電流的增加，并尤其成為具有DRAM單元和光電二極管的固態(tài)成像器件的嚴重問題，其中結漏電流是嚴重的問題。通過在源區(qū)和漏區(qū)的表面上形成難熔金屬的金屬，并通過使硅和難熔金屬的金屬反應，形成難熔金屬的金屬硅化物層。然而，當硅和難熔金屬的金屬彼此之間不徹底反應并且由于某些可能性沒有反應的難熔金屬的金屬殘留在結的附近時，根據(jù)難熔金屬的殘留金屬成為核的事實，會引起結漏電流的增加。
另一方面，對于MOS晶體管，利用在柵電極及其側壁上形成絕緣膜間隔層，即所謂的側壁，將源區(qū)和漏區(qū)制作成LDD結構。然后，例如，通過使用光致抗蝕劑方法，提出一種僅對形成有難熔金屬的金屬硅化物層的CMOS邏輯區(qū)施行回刻蝕工藝的方法，以便僅在CMOS邏輯區(qū)中的源區(qū)和漏區(qū)中形成難熔金屬的金屬硅化物層。然而，在該方法的情況下，存在無論是源區(qū)和漏區(qū)都不能形成在沒有形成難熔金屬的金屬硅化物層的區(qū)域中的問題。
從而，在形成具有較深結的源區(qū)和漏區(qū)的情況下，為了避免對于MOS晶體管的溝道區(qū)的影響，側壁結構是必要的。如上所述，當同一區(qū)域被用于由難熔金屬的金屬硅化物層形成的區(qū)域和由側壁形成的區(qū)域時，在沒有形成難熔金屬的金屬硅化物層的區(qū)域中不能形成側壁，并且不可能同時在難熔金屬的金屬硅化物層的形成區(qū)和非形成區(qū)中形成源區(qū)和漏區(qū)。在CMOS圖象傳感器中，例如，通過使光電二極管的電勢(potential)設置更深以便增加飽和信號和使S/N比率變大，來試圖提高圖象質(zhì)量。然而，當設置光電二極管的電勢較深時，用于讀出的MOS晶體管的源/漏區(qū)的電勢設置應當相應地較深，以便讀出光電二極管的信號電荷。關于這種方式，絕對需要通過使用側壁作為掩模注入高濃度的雜質(zhì)來形成源/漏區(qū)。換句話說，有必要也在沒有形成難熔金屬的金屬硅化物層的圖象元件區(qū)域中形成源/漏區(qū)，但在現(xiàn)有技術中存在這種必要性不能被準許的主題。
應該注意日本特開專利No.2001-44404公開了關于在連接到光接收部分的MOS晶體管的源/漏區(qū)中形成金屬硅化物層的構造。

發(fā)明內(nèi)容
考慮到上述方面，本發(fā)明提出一種半導體器件及其制造方法以及提出一種裝配有這種半導體器件的電子裝置，在具有結漏電流問題的場效應晶體管的情況下，例如是在DRAM單元或CMOS型成像器的區(qū)域中的MOS晶體管，沒有形成難熔金屬的金屬硅化物層，以及在必須用于降低寄生電阻的場效應晶體管的情況下，例如是在邏輯電路部分的區(qū)域中的MOS晶體管，可以形成難熔金屬的金屬硅化物層。
依照本發(fā)明的第一半導體器件，其具有在襯底上形成有難熔金屬的金屬硅化物層的第一區(qū)和沒有形成難熔金屬的金屬硅化物層的第二區(qū)，其中在第一區(qū)形成的第一場效應晶體管的柵電極的側壁上形成由多個絕緣膜構成的側壁，在第一場效應晶體管的源/漏區(qū)中形成難熔金屬的金屬硅化物層，用多個絕緣膜的下層絕緣膜覆蓋第二區(qū)和在所述第二區(qū)中形成的第二場效應晶體管；以及對應第二場效應晶體管的柵電極的側壁形成由多個絕緣膜的上層絕緣膜構成的側壁。
至于襯底，例如，可以使用半導體襯底并優(yōu)選硅襯底。至于第一和第二場效應晶體管，使用所謂MOS晶體管的絕緣柵場效應晶體管。以下，場效應晶體管被說明為用于縮寫的MOS晶體管。第一MOS晶體管和第二MOS晶體管都形成有在它們的柵電極上的側壁，以便用所謂的LDD結構形成源/漏區(qū)。在其它半導體器件和制造方法的情況下這是相同的事實，以便省略重復說明。
還可以在第一區(qū)中形成的第一場效應晶體管的柵電極上形成難熔金屬的金屬硅化物層。
能夠用第一絕緣膜、第二絕緣膜和第三絕緣膜形成多個絕緣膜；用第一和第二絕緣膜形成覆蓋第二區(qū)的下層；以及用第三絕緣膜形成上層。能夠用具有與第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第二絕緣膜。例如，能夠用氧化硅膜形成第一和第三絕緣膜并且能夠用氮化硅膜形成第二絕緣膜。希望選擇形成第一絕緣膜的氧化硅膜的膜厚為20nm以下。希望選擇形成第二絕緣膜的氮化硅膜的膜厚為30nm以下。希望選擇形成第三絕緣膜的氧化硅膜的膜厚為100nm以下。
另外，能夠用第一絕緣膜和第二絕緣膜形成多個絕緣膜、能夠用第一絕緣膜形成覆蓋第二區(qū)的下層、以及能夠用第二絕緣膜形成上層絕緣膜。能夠用具有與第一絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第二絕緣膜。例如，能夠用氮化硅膜形成第一絕緣膜并且能夠用氧化硅膜形成第二絕緣膜。希望選擇形成第一絕緣膜的氮化硅膜的膜厚為30nm以下。希望選擇形成第二絕緣膜的氧化硅膜的膜厚為100nm以下。
依照本發(fā)明的第一半導體器件，通過使用由第一、第二和第三絕緣膜構成的3層結構或由第一和第二絕緣膜構成的2層結構這樣的多個絕緣膜的側壁，能夠在第一區(qū)的LDD結構的源/漏區(qū)上或在該源/漏區(qū)和柵電極的表面上形成難熔金屬的金屬硅化物層，以便能制作具有精細結構并同時具有降低的寄生電阻的器件，使得能夠?qū)崿F(xiàn)高速操作和功耗的降低。另一方面，在第二區(qū)中，多個絕緣膜的下層，即例如，在3層結構的情況中的第一和第二絕緣膜以及在2層結構的情況中的第一絕緣膜覆蓋其表面，并且對應柵電極的側壁形成側壁，以便能夠避免形成難熔金屬的金屬硅化物層并能夠抑制結漏電流。另外，能形成LDD結構的MOS晶體管。因此，都可以是具有LDD結構的源/漏區(qū)的MOS晶體管，其中具有用難熔金屬的金屬硅化物層形成的MOS晶體管的一個區(qū)和沒有難熔金屬的金屬硅化物層形成的MOS晶體管的另一區(qū)制作在同一半導體芯片上。
當使用3層結構的絕緣膜時，通過使用具有與第三絕緣膜的刻蝕特性不同的刻蝕特性的第二絕緣膜，在第一和第二絕緣膜保留在柵電極的側壁上的條件下，能夠通過回刻蝕工藝在第二區(qū)中形成由第三絕緣膜構成的側壁，以便能夠避免在第二區(qū)中形成難熔金屬的金屬硅化物層。在分別用氧化硅膜形成第一絕緣膜、用氮化硅形成第二絕緣膜和用氧化硅膜形成第三絕緣膜的條件下，這種回刻蝕工藝能成為可能。當使用2層結構的絕緣膜時，通過使用具有與第二絕緣膜的刻蝕特性不同的刻蝕特性的第一絕緣膜，在第一絕緣膜保留在柵電極的側壁上的條件下，能夠通過回刻蝕工藝在第二區(qū)中形成由第二絕緣膜構成的側壁，以便能夠避免在第二區(qū)中形成難熔金屬的金屬硅化物層。在分別用氮化硅形成第一絕緣膜和用氧化硅膜形成第二絕緣膜的條件下，這種回刻蝕工藝能成為可能。
在用3層膜形成多個絕緣膜的情況下，通過選擇第一絕緣膜的氧化硅膜的膜厚為20nm以下、第二絕緣膜的氮化硅膜的膜厚為30nm以下以及第三絕緣膜的氧化硅膜的膜厚為100nm以下，能容易地制作側壁。如果膜厚超出上述值，變得很難在精細器件中制作側壁。而且，當在例如傳感器部分上制作反射阻止膜時，如果選擇第一絕緣膜的氧化硅膜的膜厚為20nm以下以及選擇第二絕緣膜的氮化硅膜的膜厚為30nm以下，這是很方便的。在制作布線的工藝中，在傳感器部分的第二氮化硅膜上形成絕緣膜(例如，氮化硅膜、氧化硅膜，等等)，并且借助于在制作布線的工藝中形成的將具有反射阻止功能的氧化硅膜和絕緣膜，能夠增加進入傳感器部分的入射光的效率。在用2層膜形成多個絕緣膜時的情況下，類似地，變得很容易制作側壁并且很方便地在例如傳感器部分上制作反射阻止膜。
依照本發(fā)明的半導體器件的第一制造方法，包括通過絕緣膜在襯底上形成有難熔金屬的金屬硅化物層的第一區(qū)和沒有形成難熔金屬的金屬硅化物層的第二區(qū)上形成柵電極的工序；使用柵電極作為掩模通過把雜質(zhì)引入襯底形成第一雜質(zhì)引入?yún)^(qū)的工序；在包括柵電極的襯底的全部表面上形成成為下層的絕緣膜的工序；通過選擇性地僅僅回刻蝕在第一區(qū)上成為下層的絕緣膜，來在柵電極的側壁上形成側壁的工序；通過在第一和第二區(qū)上形成成為上層的絕緣膜，通過回刻蝕成為所述上層的絕緣膜在對應柵電極側壁的部分上形成側壁，以及通過使用所述側壁和柵電極作為掩模引入雜質(zhì)，來形成第二雜質(zhì)引入?yún)^(qū)的工序；以及在第一區(qū)的第二雜質(zhì)引入?yún)^(qū)或在所述第二雜質(zhì)引入?yún)^(qū)和柵電極上形成難熔金屬的金屬硅化物層的工序。
這時，在第一區(qū)和第二區(qū)中，上述第一雜質(zhì)引入?yún)^(qū)在MOS晶體管的情況下成為源/漏區(qū)，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為形成光電二極管的導電類型區(qū)之一。而且，上述第二雜質(zhì)引入?yún)^(qū)在MOS晶體管的情況下成為高濃度的源/漏區(qū)，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為用于降低結漏電流的高濃度的半導體區(qū)。對于MOS晶體管，形成所謂的LDD結構的源/漏區(qū)。
能夠用第一絕緣膜、第二絕緣膜和第三絕緣膜的3層結構形成構成下層和上層絕緣膜的多個絕緣膜；能夠用第一絕緣膜和第二絕緣膜形成下層膜；以及能夠用第三絕緣膜形成上層膜。能夠用具有與第三絕緣膜的刻蝕特性的不同的刻蝕特性的絕緣膜形成第二絕緣膜。以這種方式，當回刻蝕第三絕緣膜時第二絕緣膜成為終止層并且能夠使第二和第一絕緣膜保留在第二區(qū)中。例如，能夠用氧化硅膜形成第一絕緣膜；能夠用氮化硅膜形成第二絕緣膜并且能夠用氧化硅膜形成第三絕緣膜。
另外，能夠用第一絕緣膜、第二絕緣膜的2層結構形成構成下層和上層絕緣膜的多個絕緣膜；能夠用第一絕緣膜形成下層膜；以及能夠用第二絕緣膜形成上層膜。在這種情況下，還能夠用具有與第二絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第一絕緣膜。以這種方式，當回刻蝕第二絕緣膜時第一絕緣膜成為終止層并且能夠使第一絕緣膜保留在第二區(qū)中。例如，能夠用氮化硅膜形成第一絕緣膜并且能夠用氧化硅膜形成第二絕緣膜。而且，還能夠用氧化硅膜形成第一絕緣膜并且能夠用氮化硅膜形成第二絕緣膜。
依照本發(fā)明的第一半導體制造方法，通過使用由第一、第二和第三絕緣膜構成的3層結構或由第一和第二絕緣膜構成的2層結構這樣的多個絕緣膜，并且在在全部表面上形成下層例如第一和第二絕緣膜或第一絕緣膜之后，通過僅僅選擇性地回刻蝕第一區(qū)來形成側壁。接著，通過在全部表面上形成例如第三絕緣膜或第二絕緣膜的上層，通過回刻蝕該絕緣膜以及通過形成由第三絕緣膜構成的側壁，在第一和第二區(qū)中都能形成LDD結構的MOS晶體管。應當注意，通過用于第二區(qū)的下側層絕緣膜來保護難熔金屬的金屬硅化物層，以便它僅被形成在第一區(qū)中而不形成在第二區(qū)中。因此，能夠制造精細結構的MOS晶體管，并且同時能夠制造包括在同一半導體芯片上的第一區(qū)和第二區(qū)的半導體器件，在第一區(qū)中形成了降低寄生電阻、高速操作和降低功耗的MOS晶體管，和在第二區(qū)中形成了抑制結漏電流的MOS晶體管。
在3層膜的情況下當回刻蝕第三絕緣膜時的第二絕緣膜或在2層膜的情況下當回刻蝕第二絕緣膜時的第二絕緣膜具有不同于回刻蝕的絕緣膜的刻蝕特性，以便成為保護膜的絕緣膜保留在第二區(qū)的表面上，使得能阻止在第二區(qū)中形成難熔金屬的金屬硅化物層。另外，由于用絕緣膜保護第二區(qū)，當回刻蝕時刻蝕硅襯底的表面，并因此不能暴露到等離子中，使得硅襯底避免受損。
通過選擇保留在第二區(qū)上的下部絕緣膜的膜厚為上述值，能夠引入雜質(zhì)并能夠在第二區(qū)中形成第二雜質(zhì)引入?yún)^(qū)。
依照本發(fā)明的第二半導體器件具有在襯底上形成有難熔金屬的金屬硅化物層的第一區(qū)和沒有形成難熔金屬的金屬硅化物層的第二區(qū)，其中用多個絕緣膜的下層絕緣膜覆蓋第二區(qū)和在所述第二區(qū)中形成的第二場效應晶體管，對應第二MOS晶體管的柵電極的側壁形成由多個絕緣膜的上層絕緣膜構成的單層膜的側壁，在第一區(qū)形成的第一MOS晶體管的柵電極的側壁上形成由不包括氮化硅的單層膜構成的側壁，以及在第一MOS晶體管的源/漏區(qū)中或在源/漏區(qū)和柵電極中形成難熔金屬的金屬硅化物層。
能夠用第一絕緣膜、第二絕緣膜和第三絕緣膜形成多個絕緣膜；用第一絕緣膜形成覆蓋第二區(qū)的下層并能夠形成第二絕緣膜；以及用第三絕緣膜形成上層。在這種情況下，還能夠如上所述用具有與第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第二絕緣膜。例如，能夠用氧化硅膜形成第一和第三絕緣膜并且能夠用氮化硅膜形成第二絕緣膜。希望選擇形成第一絕緣膜的氧化硅膜的膜厚為20nm以下。希望選擇形成第二絕緣膜的氮化硅膜的膜厚為30nm以下。希望選擇形成第三絕緣膜的氧化硅膜的膜厚為100nm以下。
另外，能夠用第一絕緣膜和第二絕緣膜形成多個絕緣膜、能夠形成用第一絕緣膜覆蓋第二區(qū)的下層、以及能夠形成用第二絕緣膜形成上層絕緣膜。在這種情況下，還能夠用具有與第一絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第二絕緣膜。例如，能夠用氮化硅膜形成第一絕緣膜并且能夠用氧化硅膜形成第二絕緣膜。希望選擇形成第一絕緣膜的氮化硅膜的膜厚為30nm以下。希望選擇形成第二絕緣膜的氧化硅膜的膜厚為100nm以下。
依照本發(fā)明的第二半導體器件，在第一區(qū)中柵電極的側壁上形成不包括氮化硅的單層膜的側壁，以便在引入雜質(zhì)后，當進行引入雜質(zhì)的活化退火時，能避免在柵電極中的雜質(zhì)尤其是在p溝道MOS晶體管的柵電極中的硼(B)擴散進入半導體襯底，以便能抑制晶體管特性的惡化，如MOS晶體管的電流驅(qū)動能力下降。對于其它方案，能夠例如是在第一區(qū)中形成具有難熔金屬的金屬硅化物層的LDD結構的MOS晶體管，以及在第二區(qū)中形成抑制了結漏電流并沒有難熔金屬的金屬硅化物層的LDD結構的MOS晶體管，使得它具有與本發(fā)明上述的第一半導體器件相同的效果。當用3層膜構成絕緣膜時，通過分別地選擇第一、第二和第三絕緣膜的膜厚為20nm以下、30nm以下和100nm以下，變得很容易與上述相同地制作側壁。而且很方便制作反射阻止膜。
當用2層膜構成絕緣膜時，通過分別地選擇第一和第二絕緣膜的膜厚為100nm，變得很容易類似地制作側壁，使得很方便制作反射阻止膜。
依照本發(fā)明的第三半導體器件具有在襯底上形成有難熔金屬的金屬硅化物層的第一區(qū)和沒有形成難熔金屬的金屬硅化物層的第二區(qū)，其中用多個絕緣膜覆蓋第二區(qū)和所述第二區(qū)中形成的第二MOS晶體管，在第一區(qū)中形成的第一MOS晶體管的柵電極的側壁上形成由不包括氮化硅的多個絕緣膜的上層絕緣膜構成的單層膜的側壁，以及在第一MOS晶體管的源/漏區(qū)中或在源/漏區(qū)和柵電極中形成難熔金屬的金屬硅化物層。
能夠用第一絕緣膜、第二絕緣膜和第三絕緣膜形成多個絕緣膜；用第一絕緣膜形成覆蓋第二區(qū)的下層并能夠形成第二絕緣膜；以及用第三絕緣膜形成上層。在這種情況下，還能夠如上所述用具有與第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第二絕緣膜。例如，能夠用氧化硅膜形成第一和第三絕緣膜并且能夠用氮化硅膜形成第二絕緣膜。希望選擇形成第一絕緣膜的氧化硅膜的膜厚為20nm以下。希望選擇形成第二絕緣膜的氮化硅膜的膜厚為30nm以下。希望選擇形成第三絕緣膜的氧化硅膜的膜厚為100nm以下。
另外，能夠用第一絕緣膜和第二絕緣膜形成多個絕緣膜以及能夠用第二絕緣膜形成上層絕緣膜。例如，可用氮化硅膜形成第一絕緣膜并且可用氧化硅膜形成第二絕緣膜。希望選擇形成第一絕緣膜的氮化硅膜的膜厚為100nm以下以及選擇形成第二絕緣膜的氧化硅膜的膜厚為100nm以下。
依照本發(fā)明的第三半導體器件，如同本發(fā)明的第二半導體器件，在第一區(qū)中柵電極的側壁上形成不包括氮化硅的單層膜的側壁，以便在引入雜質(zhì)后當進行引入雜質(zhì)的活化退火時，能避免在柵電極中的雜質(zhì)尤其是在p溝道MOS晶體管的柵電極中的硼(B)擴散進入半導體襯底，以便能抑制晶體管特性的惡化，如MOS晶體管的電流驅(qū)動能力惡化。對于其它方案，能夠例如是在第一區(qū)中形成具有難熔金屬的金屬硅化物層的LDD結構的MOS晶體管，以及在第二區(qū)中形成能夠抑制了結漏電流并沒有難熔金屬的金屬硅化物層的LDD結構的MOS晶體管，使得它具有與本發(fā)明上述的第一半導體器件相同的效果。當用3層膜構成絕緣膜時，通過分別地選擇第一、第二和第三絕緣膜的膜厚為20nm以下、30nm以下和100nm以下，變得很容易與上述相同地制作側壁。而且很方便地制作反射阻止膜。當用2層膜構成絕緣膜時，通過分別地選擇第一和第二絕緣膜的膜厚為100nm，變得很容易與上述相同地制作側壁，使得很方便地制作反射阻止膜。
依照本發(fā)明的半導體器件的第二制造方法，包括經(jīng)由柵絕緣膜在襯底上將要形成難熔金屬的金屬硅化物層的第一區(qū)和不會形成難熔金屬的金屬硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理第二區(qū)的柵電極的材料膜來形成柵電極的工序；使用柵電極作為掩模通過把雜質(zhì)引入第二區(qū)來形成第一雜質(zhì)引入?yún)^(qū)的工序；在第一區(qū)和第二區(qū)的全部表面上堆疊第一絕緣膜和第二絕緣膜的工序；通過掩蔽第二區(qū)的上表面，通過除去在第一區(qū)的柵電極的材料膜上的第一和第二絕緣膜并且構圖處理所述柵電極的材料膜的工藝中形成柵電極，以及通過用所述柵電極作為掩模把雜質(zhì)引入第一區(qū)，來形成第二雜質(zhì)引入?yún)^(qū)的工序；通過在第一區(qū)和第二區(qū)的全部表面上形成第三絕緣膜并隨后回刻蝕所述第三絕緣膜，從而在第一區(qū)中的柵電極的側壁上形成由第三絕緣膜構成的單層膜的側壁以及在第二區(qū)中的柵電極的側壁上經(jīng)由第一和第二絕緣膜用第三絕緣膜形成側壁的工序；用柵電極和側壁作為掩模，通過在第一區(qū)和第二區(qū)中引入雜質(zhì)來形成第三雜質(zhì)引入?yún)^(qū)的工序；以及在第一區(qū)的第三雜質(zhì)引入?yún)^(qū)上或在所述第三雜質(zhì)引入?yún)^(qū)和柵電極上形成難熔金屬的金屬硅化物層的工序。
這時，在第二區(qū)的上述第一雜質(zhì)引入?yún)^(qū)例如在MOS晶體管的情況下成為低濃度的源/漏區(qū)，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為構成光電二極管的一個導電類型區(qū)。在第一區(qū)的上述第二雜質(zhì)引入?yún)^(qū)成為低濃度的源/漏區(qū)，例如，在MOS晶體管的情況下。第一和第二區(qū)的上述第三雜質(zhì)引入?yún)^(qū)例如在MOS晶體管的情況下成為高濃度的源/漏區(qū)，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為用于降低結漏電流的高濃度的半導體區(qū)。對于MOS晶體管，形成所謂LDD結構的源/漏區(qū)。
在這種情況下，還能夠用具有與第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第二絕緣膜。例如，能夠用氧化硅膜形成第一絕緣膜；能夠用氮化硅膜形成第二絕緣膜并且能夠用氧化硅膜形成第三絕緣膜。
依照本發(fā)明的第二半導體制造方法，通過使用3層結構的絕緣膜，由不包括氮化硅的第三絕緣膜構成的單層結構的側壁形成在第一區(qū)的柵電極的側壁上，以便在引入雜質(zhì)后當進行引入雜質(zhì)的活化退火時，能避免在柵電極中的雜質(zhì)尤其是在p溝道MOS晶體管的柵電極中的硼(B)擴散進入半導體襯底，以便能抑制像MOS晶體管的電流驅(qū)動能力惡化這樣的晶體管特性的惡化。對于其它方案，僅在MOS晶體管上形成難熔金屬的金屬硅化物并能制作精細結構的MOS晶體管，并且同時能夠制造在同一半導體芯片上包括第一區(qū)和第二區(qū)的半導體器件，第一區(qū)中包括具有降低的寄生電阻、具有高速操作和降低功耗的LDD結構的MOS晶體管，以及在第二區(qū)中形成有抑制了結漏電流的MOS晶體管，使得它具有與本發(fā)明上述的第一半導體器件相同的效果。
依照本發(fā)明的半導體器件的第三制造方法，包括經(jīng)由柵絕緣膜在襯底上將要形成難熔金屬的金屬硅化物層的第一區(qū)和不會形成難熔金屬的金屬硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理第二區(qū)的柵電極的材料膜來形成柵電極的工序；使用柵電極作為掩模通過把雜質(zhì)引入第二區(qū)來形成第一雜質(zhì)引入?yún)^(qū)的工序；在第一區(qū)和第二區(qū)的全部表面上堆疊第一絕緣膜和第二絕緣膜的工序；使用柵電極的第一和第二絕緣膜以及所述柵電極的側壁作為掩模，通過把雜質(zhì)引入到第二區(qū)中，來形成第二雜質(zhì)引入?yún)^(qū)的工序；通過掩蔽第二區(qū)的上表面，通過在除去第一區(qū)的柵電極的材料膜上的第一和第二絕緣膜并且構圖處理所述柵電極的材料膜的工藝中形成柵電極，以及通過用所述柵電極作為掩模把雜質(zhì)引入第一區(qū)，來形成第三雜質(zhì)引入?yún)^(qū)的工序；通過在第一區(qū)和第二區(qū)的全部表面上形成第三絕緣膜并隨后掩蔽第二區(qū)并回刻蝕第三絕緣膜，以及通過使用柵電極和側壁作為掩模把雜質(zhì)引入到第一區(qū)中，來形成第四雜質(zhì)引入?yún)^(qū)的工序；以及在第一區(qū)的柵電極的側壁上形成由第三絕緣膜構成的單層膜的側壁并且在第一區(qū)的第四雜質(zhì)引入?yún)^(qū)上或在所述第四雜質(zhì)引入?yún)^(qū)和柵電極上形成難熔金屬的金屬硅化物層的工序。
這時，在MOS晶體管的情況下，第二區(qū)的上述第一雜質(zhì)引入?yún)^(qū)成為源/漏區(qū)，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為構成光電二極管的導電類型區(qū)之一。在MOS晶體管的情況下，第二區(qū)的上述第二雜質(zhì)引入?yún)^(qū)成為高濃度的源/漏區(qū)，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為用于降低結漏電流的高濃度的半導體區(qū)。在MOS晶體管的情況下，第一區(qū)的上述第三雜質(zhì)引入?yún)^(qū)成為低濃度的源/漏區(qū)。在MOS晶體管的情況下，第一區(qū)的上述第四雜質(zhì)引入?yún)^(qū)成為高濃度的源/漏區(qū)。對于MOS晶體管，形成所謂的LDD結構的源/漏區(qū)。
在這種情況下，還能夠如上所述用氧化硅膜形成第一絕緣膜；能夠用氮化硅膜形成第二絕緣膜并且能夠用氧化硅膜形成第三絕緣膜。
依照本發(fā)明的第三半導體制造方法，通過使用3層結構的絕緣膜，由不包括氮化硅的第三絕緣膜構成的單層結構的側壁形成在第一區(qū)的柵電極的側壁上，以便在引入雜質(zhì)后當進行引入雜質(zhì)的活化退火時，能避免在柵電極中的雜質(zhì)尤其是在p溝道MOS晶體管的柵電極中的硼(B)擴散進入半導體襯底，以便能抑制像MOS晶體管的電流驅(qū)動能力惡化這樣的晶體管特性的惡化。另外，3層結構的絕緣膜在第二區(qū)中保持不變，以便能自由地選擇第二絕緣膜的膜厚。以這種方式，當例如形成光電轉(zhuǎn)換裝置時，能使相對于入射光的反射強度減少到最小。對于其它方案，僅在MOS晶體管上形成難熔金屬的金屬硅化物并能制作精細結構的MOS晶體管，并且同時能夠制造這樣一種在同一半導體芯片上含有第一區(qū)和第二區(qū)的半導體器件，第一區(qū)中包括具有降低的寄生電阻、具有高速操作和降低功耗的LDD結構的MOS晶體管，以及在第二區(qū)中形成有抑制了結漏電流的MOS晶體管，使得它具有與本發(fā)明上述的第一半導體器件相同的效果。
依照本發(fā)明的半導體器件的第四制造方法，包括經(jīng)由柵絕緣膜在襯底上將要形成難熔金屬的金屬硅化物層的第一區(qū)和不會形成難熔金屬的金屬硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理第二區(qū)的柵電極的材料膜來形成柵電極的工序；使用柵電極作為掩模把雜質(zhì)引入第二區(qū)形成第一雜質(zhì)引入?yún)^(qū)的工序；在第一區(qū)和第二區(qū)的全部表面上形成第一絕緣膜的工序；通過掩蔽第二區(qū)，通過在除去第一區(qū)的柵電極的材料膜上的第一絕緣膜并且構圖處理所述柵電極的材料膜的工藝中形成柵電極，以及通過用所述柵電極作為掩模把雜質(zhì)引入第一區(qū)，來形成第二雜質(zhì)引入?yún)^(qū)的工序；通過在第一區(qū)和第二區(qū)的全部表面上形成第二絕緣膜并隨后回刻蝕第二絕緣膜，來在第一區(qū)的柵電極的側壁上形成由第二絕緣膜構成的單層膜的側壁以及在第二區(qū)的柵電極的側壁上經(jīng)由第一絕緣膜用第二絕緣膜形成側壁的工序；通過使用柵電極和側壁作為掩模在第一區(qū)和第二區(qū)中引入雜質(zhì)，來形成第三雜質(zhì)引入?yún)^(qū)的工序；以及在第一區(qū)的第三雜質(zhì)引入?yún)^(qū)上或在所述第三雜質(zhì)引入?yún)^(qū)和柵電極上形成難熔金屬的金屬硅化物層的工序。在這種情況下，還能夠用具有與第二絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成第一絕緣膜。例如，能夠用氮化硅膜形成第一絕緣膜并且能夠用氧化硅膜形成第二絕緣膜。
這時，第二區(qū)的上述第一雜質(zhì)引入?yún)^(qū)成為低濃度的源/漏區(qū)，例如，在MOS晶體管的情況下，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為構成光電二極管的一個導電類型區(qū)。第一區(qū)的上述第二雜質(zhì)引入?yún)^(qū)成為低濃度的源/漏區(qū)，例如，在MOS晶體管的情況下。第一區(qū)的上述第三雜質(zhì)引入?yún)^(qū)成為高濃度的源/漏區(qū)，例如，在MOS晶體管的情況下，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為用于降低結漏電流的高濃度的半導體區(qū)。對于MOS晶體管，形成所謂的LDD結構的源/漏區(qū)。
依照本發(fā)明的第四半導體制造方法，通過使用2層結構的絕緣膜，由不包括氮化硅的第二絕緣膜構成的單層結構的側壁形成在第一區(qū)的柵電極的側壁上，以便在引入雜質(zhì)后當進行引入雜質(zhì)的活化退火時，能避免在柵電極中的雜質(zhì)尤其是在p溝道MOS晶體管的柵電極中的硼(B)擴散進入半導體襯底，以便能抑制像MOS晶體管的電流驅(qū)動能力惡化這樣的晶體管特性的惡化。對于其它方案，僅在MOS晶體管上形成難熔金屬的金屬硅化物并能制作精細結構的MOS晶體管，并且同時能夠制造這樣一種在同一半導體芯片上含有第一區(qū)和第二區(qū)的半導體器件，第一區(qū)中包括具有降低的寄生電阻、具有高速操作和降低功耗的LDD結構的MOS晶體管，以及在第二區(qū)中形成有抑制了結漏電流的MOS晶體管，使得它具有與本發(fā)明上述的第一半導體器件相同的效果。
依照本發(fā)明的半導體器件的第五制造方法，包括經(jīng)由柵絕緣膜在半導體襯底上將要形成難熔金屬的金屬硅化物層的第一區(qū)和不會形成難熔金屬的金屬硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理第二區(qū)的柵電極的材料膜來形成柵電極的工序；使用柵電極作為掩模把雜質(zhì)引入第二區(qū)形成第一雜質(zhì)引入?yún)^(qū)的工序；在第一區(qū)和第二區(qū)的全部表面上形成第一絕緣膜的工序；使用柵電極的第一絕緣膜和所述柵電極的側壁作為掩模，通過把雜質(zhì)引入到第二區(qū)中，來形成第二雜質(zhì)引入?yún)^(qū)的工序；通過掩蔽第二區(qū)，通過在除去第一區(qū)的柵電極的材料膜上的第一絕緣膜并且構圖處理所述柵電極的材料膜的處理中形成柵電極，以及通過用所述柵電極作為掩模把雜質(zhì)引入第一區(qū)，來形成第三雜質(zhì)引入?yún)^(qū)的工序；通過在第一區(qū)和第二區(qū)的全部表面上形成第二絕緣膜并隨后掩蔽第二區(qū)并回刻蝕第二絕緣膜，通過在第一區(qū)的柵電極的側壁上形成由第二絕緣膜構成的單層膜的側壁，以及通過使用柵電極和側壁作為掩模把雜質(zhì)引入到第一區(qū)中，來形成第四雜質(zhì)引入?yún)^(qū)的工序；以及在第一區(qū)的第四雜質(zhì)引入?yún)^(qū)上或在所述第四雜質(zhì)引入?yún)^(qū)和柵電極上形成難熔金屬的金屬硅化物層的工序。在這種情況下，還能夠如上所述用氮化硅膜形成第一絕緣膜并且能夠用氧化硅膜形成第二絕緣膜。
另外，例如，能夠用氧化硅膜形成第一絕緣膜并且能夠用氮化硅膜形成第二絕緣膜。
這時，第二區(qū)的上述第一雜質(zhì)引入?yún)^(qū)成為低濃度的源/漏區(qū)，例如，在MOS晶體管的情況下，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為構成光電二極管的一個導電類型區(qū)。第二區(qū)的上述第二雜質(zhì)引入?yún)^(qū)成為低濃度的源/漏區(qū)，例如，在MOS晶體管的情況下，并且在下文將要描述的成像區(qū)的傳感器部分的情況下成為用于降低結漏電流的高濃度的半導體區(qū)。第一區(qū)的上述第三雜質(zhì)引入?yún)^(qū)成為高濃度的源/漏區(qū)，例如，在MOS晶體管的情況下。第一區(qū)的上述第四雜質(zhì)引入?yún)^(qū)成為高濃度的源/漏區(qū)，例如，在MOS晶體管的情況下。對于MOS晶體管，形成所謂的LDD結構的源/漏區(qū)。
依照本發(fā)明的第五半導體制造方法，通過使用2層結構的絕緣膜，由不包括氮化硅的第二絕緣膜構成的單層結構的側壁形成在第一區(qū)的柵電極的側壁上，以便在引入雜質(zhì)后當進行引入雜質(zhì)的活化退火時，能避免在柵電極中的雜質(zhì)尤其是在p溝道MOS晶體管的柵電極中的硼(B)擴散進入半導體襯底，以便能抑制像MOS晶體管的電流驅(qū)動能力惡化這樣的晶體管特性的惡化。另外，2層結構的絕緣膜在第二區(qū)中保持不變，以便能自由地選擇第一絕緣膜的膜厚。以這種方式，當例如形成光電轉(zhuǎn)換裝置時，能使相對于入射光的反射強度減少到最小。對于其它方案，僅在MOS晶體管上形成難熔金屬的金屬硅化物并能制作精細結構的MOS晶體管，并且同時能夠制造這樣一種在同一半導體芯片上含有第一區(qū)和第二區(qū)的半導體器件，第一區(qū)中包括具有降低的寄生電阻、具有高速操作和降低功耗的LDD結構的MOS晶體管，以及在第二區(qū)中形成有抑制了結漏電流的MOS晶體管，使得它具有與本發(fā)明上述的第一半導體器件相同的效果。
對于上述半導體器件，能夠在第一區(qū)中形成構成邏輯電路的第一MOS晶體管，并能夠在第二區(qū)中形成信號電荷存儲裝置。
對于上述半導體器件，能夠在第一區(qū)中形成構成邏輯電路的第一MOS晶體管，并能夠在第二區(qū)中形成具有圖象元件和由第二MOS晶體管以及傳感器部分組成的成像區(qū)，以便其用作CMOS型固態(tài)成像器件。當應用于CMOS型固態(tài)成像器件時以及用3層膜結構形成多個絕緣膜時，借助于由第一氧化硅膜、第二氧化硅膜和在制作布線的工序中形成的上層絕緣膜，在成像區(qū)的傳感器部分上能形成反射阻止膜。在這種情況下，能夠選擇第一絕緣膜的氧化硅膜的膜厚為20nm以下，以及選擇第二絕緣膜的氮化硅膜和上層絕緣膜的氮化硅膜的總膜厚在150nm和20nm之間，并優(yōu)選在100nm和20nm之間。對于第一絕緣膜的氧化硅膜的膜厚，越薄越好并能夠使其為零厚度。通過設置或選擇每層絕緣膜的膜厚為上述值，能夠制作具有反射阻止功能的堆疊膜。當每層絕緣膜的膜厚變得厚于指示的值時，即，當膜厚變得太厚時，很難取得反射阻止功能并同時很難形成接觸孔。而且，當用2層膜結構形成多個絕緣膜時，還能夠在傳感器部分上制作相同的反射阻止功能。
能夠使用上述半導體器件作為具有嵌入式DRAM的邏輯半導體集成電路，其中在第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元。
在半導體器件的上述制造方法中，能夠制造CMOS型固態(tài)成像器件，其中在第一區(qū)中形成由柵電極和第一及第二雜質(zhì)引入?yún)^(qū)構成并構成邏輯電路的LDD結構型MOS晶體管；以及在第二區(qū)中形成由柵電極和第一及第二雜質(zhì)引入?yún)^(qū)構成的LDD結構型MOS晶體管和由傳感器部分構成的成像區(qū)，以便制造CMOS型固態(tài)成像器件。
在半導體器件的上述制造方法中，能夠制造具有嵌入式DRAM的邏輯電路的半導體集成電路，其中在第一區(qū)中形成由柵電極和第一及第二雜質(zhì)引入?yún)^(qū)構成并構成邏輯電路的LDD結構型MOS晶體管；以及在第二區(qū)中形成由包括柵電極和第一及第二雜質(zhì)引入?yún)^(qū)的LDD結構型MOS晶體管和電容器構成的存儲器。
依照本發(fā)明，能夠構成裝配有上述半導體器件的電子裝置。對于裝配在電子裝置中的半導體器件，能夠在第一區(qū)中形成構成邏輯電路的第一MOS晶體管，以及能夠在第二區(qū)中形成信號電荷存儲裝置。例如，通過使用半導體器件能獲得MOS型固態(tài)成像器件，其中在第一區(qū)中形成構成邏輯電路的第一MOS晶體管，以及在第二區(qū)中形成具有圖象元件和由第二MOS晶體管和傳感器部分組成的成像區(qū)，以便其用作用于MOS型固態(tài)成像器件的半導體器件。在另一個方案中，通過使用半導體器件能獲得具有嵌入式DRAM的邏輯半導體集成電路，其中在第一區(qū)中形成構成邏輯電路的第一MOS晶體管，以及在第二區(qū)中形成具有由第二MOS晶體管和電容器組成的存儲器的DRAM單元。
另外，通過裝配有上述半導體器件，能構成便攜型通信裝置的電子裝置。


圖1示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的一個示例性實施例的理論構造圖；圖2是沿圖1的CMOS型固態(tài)成像器件的A-A線截取的CMOS邏輯電路部分的截面圖；圖3是沿圖1的CMOS型固態(tài)成像器件的A-A線截取的圖象元件部分的截面圖；圖4至圖13是CMOS邏輯電路部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的一個示例性實施例；圖14至圖23是CMOS邏輯電路部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的一個示例性實施例；圖24示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的另一個示例性實施例的CMOS邏輯電路部分的截面圖；圖25示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的另一個示例性實施例的圖象元件部分的截面圖；圖26是示出另一個示例性實施例的、依照本發(fā)明的CMOS型固態(tài)成像器件的傳感器部分的截面圖；圖27示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例的CMOS邏輯電路部分的截面圖；圖28示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例的圖象元件部分的截面圖；圖29至圖41是對應于圖27的CMOS邏輯電路部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；圖42至圖54是對應于圖28的圖象元件部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；圖55是圖象元件部分的截面圖，示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例；圖56是圖象元件部分的截面圖，示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例；圖57至圖60是對應于圖55的CMOS邏輯電路部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；
圖61至圖64是對應于圖56的圖象元件部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；圖65是圖象元件部分的截面圖，示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例；圖66是圖象元件部分的截面圖，示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例；圖67至圖69是對應于圖65的CMOS邏輯電路部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；圖70至圖72是對應于圖66的圖象元件部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；圖73示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例的圖象元件部分的截面圖；圖74示出了應用于CMOS型固態(tài)成像器件的、依照本發(fā)明半導體器件的又一個示例性實施例的圖象元件部分的截面圖；圖75至圖78是對應于圖73的CMOS邏輯電路部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；圖79至圖82是對應于圖74的圖象元件部分的制造工序圖，示出了CMOS型固態(tài)成像器件的制造方法的又一個示例性實施例；以及圖83示出了應用于具有嵌入式DRAM的邏輯LSI的、依照本發(fā)明半導體器件的一個示例性實施例的理論構造圖。
具體實施例方式
下文參考附圖將描述本發(fā)明的示例性實施例。
圖1示出了依照本發(fā)明應用于CMOS型固態(tài)成像器件的半導體器件的一個示例性實施例。依照示例性實施例的固態(tài)成像器件1包括成像區(qū)3，其中由形成傳感器部分的光電二極管和多個MOS晶體管構成的圖象元件以矩陣形式排列；以及在成像區(qū)3的周圍部分形成的CMOS邏輯電路部分4、5和模擬電路部分6、7。針對構成圖象元件2的MOS晶體管，其總數(shù)隨著圖象元件的構造而不同，但是它們由用于至少驅(qū)動光電二極管的MOS晶體管形成，也就是，用于讀出光電二極管的信號電荷的MOS晶體管、用于輸出來自于光電二極管的信號的信號輸出MOS晶體管，等等。這些成像區(qū)3、CMOS邏輯電路部分4、5和模擬電路部分6、7一起作為在一共用襯底上的嵌入的一塊芯片構造，構成固態(tài)成像器件1。
圖2和圖3示出了圖1的CMOS邏輯電路部分4和成像區(qū)3的一個圖象元件2沿A-A線截取的截面結構。圖2示出了CMOS邏輯電路部分4，并且圖3示出了成像區(qū)3的一個圖象元件2的主要部分。
如圖2和圖3所示，在依照示例性實施例的CMOS型固態(tài)成像器件1中，元件隔離區(qū)12形成在第一導電類型(即本例子中的n型)共用半導體襯底11上，構成成像區(qū)3的圖象元件2被形成在半導體襯底11的預定區(qū)域中，并且CMOS邏輯電路部分4形成在半導體襯底11的另一個預定區(qū)域中。這樣構造使得沒有在圖象元件2一邊的MOS晶體管處形成難熔金屬的金屬硅化物層，以及在CMOS邏輯電路部分4一邊的MOS晶體管處形成難熔金屬的金屬硅化物層。
如圖2所示，在CMOS邏輯電路部分4中，第二導電類型即p型半導體阱區(qū)20形成在n型半導體襯底11深的位置處，并從第一MOS晶體管形成區(qū)13延伸至第四MOS晶體管形成區(qū)16，以便形成摻入第二導電類型即p型雜質(zhì)的p型半導體阱區(qū)20。另外，在第一和第三MOS晶體管形成區(qū)13和15中，形成了從襯底表面延伸到p型半導體阱區(qū)20的p型半導體阱區(qū)21和23。而且，在第二和第四MOS晶體管形成區(qū)14和16中，形成了從襯底表面延伸到p型半導體阱區(qū)20的n型半導體阱區(qū)22和24。在p型半導體阱區(qū)21和n型半導體阱區(qū)22上，經(jīng)由柵絕緣膜281，分別形成由例如多晶硅膜制成的柵電極301和302。在p型半導體阱區(qū)21中，形成由在柵電極301兩側的n-區(qū)311和n+區(qū)421構成的LDD結構的源/漏區(qū)，并形成n溝道MOS晶體管Tr1。在n型半導體阱區(qū)22中，形成由在柵電極302兩側的p-區(qū)312和p+區(qū)422構成的LDD結構的源/漏區(qū)，并形成p溝道MOS晶體管Tr2。n溝道MOS晶體管Tr1和p溝道MOS晶體管Tr2組成CMOS晶體管結構。經(jīng)由柵絕緣膜282，在p型半導體阱區(qū)23和n型半導體阱區(qū)24上形成例如由多晶硅膜制成的柵電極303和304。在p型半導體阱區(qū)23中，形成由在柵電極303兩側的n-區(qū)313和n+區(qū)423構成的LDD結構的源/漏區(qū)，并形成n溝道MOS晶體管Tr3。在n型半導體阱區(qū)24中，形成由在柵電極304兩側的p-區(qū)314和p+區(qū)424構成的LDD結構的源/漏區(qū)，并形成p溝道MOS晶體管Tr4。n溝道MOS晶體管Tr3和p溝道MOS晶體管Tr4組成CMOS晶體管結構。
另外，在MOS晶體管Tr1至Tr4的柵電極301至304的每個側壁上，形成第一絕緣膜35、第二絕緣膜36和第三絕緣膜38的3層結構的側壁39[35A、36A、38A]。例如，可以用氧化硅膜(SiO2膜)形成第一和第三絕緣膜35和38，以及例如可以用氮化硅膜形成第二絕緣膜36。使用柵電極301至304作為掩模，通過自對準工藝形成構成源/漏區(qū)的n-區(qū)311、313和p-區(qū)312、314。使用由3層結構的絕緣膜35、36、38構成的側壁39和柵電極301至304作為掩模，通過自對準工藝形成n+區(qū)421、423和p+區(qū)422、424。然后，難熔金屬的金屬硅化物層44分別形成在MOS晶體管Tr1至Tr4的柵電極301至304的表面上和源/漏區(qū)的n+區(qū)421、423和p+區(qū)422、424的表面上。應當注意，在CMOS邏輯電路部分5一邊的結構相類似。在這種情況下，在CMOS邏輯電路部分4、5的例子中連接電源的2通道。例如，用于由n溝道MOS晶體管Tr1和p溝道MOS晶體管Tr2組成的CMOS晶體管結構的電源電壓不同于用于由n溝道MOS晶體管Tr3和p溝道MOS晶體管Tr4組成的CMOS晶體管結構的電源電壓。
如圖3所示，關于圖象元件2，在n型半導體襯底11的深部分處，形成摻入有p型雜質(zhì)并延伸過傳感器部分形成區(qū)17和MOS晶體管形成區(qū)18的p型半導體阱區(qū)25。而且，在MOS晶體管形成區(qū)18中，形成從表面?zhèn)妊由斓絧型半導體阱區(qū)25的雙疊層p型半導體阱區(qū)26和27。在由p型半導體阱區(qū)25、26、27環(huán)繞的傳感器部分形成區(qū)17中，在n型半導體區(qū)11A的表面?zhèn)龋纬删哂斜葏^(qū)11A高的雜質(zhì)濃度的n型半導體區(qū)315。n型半導體區(qū)11A是由p型半導體區(qū)25分開的一部分半導體襯底11，p型半導體區(qū)25是通過離子注入形成在半導體襯底11的深位置。在襯底的表面處，為了降低結漏電流，形成具有高雜質(zhì)濃度的p+半導體區(qū)425，使其接觸n型半導體區(qū)11A。p型半導體阱區(qū)25、n型半導體阱區(qū)11A、315和p+半導體區(qū)425構成光電二極管的傳感器部分45，即HAD(空穴累積二極管)傳感器。另一方面，在MOS晶體管形成區(qū)18中，經(jīng)由柵絕緣膜283，形成例如由多晶硅膜制成的柵電極305、306、307；在柵電極的兩側，分別形成由n+區(qū)315、p+區(qū)425構成的LDD結構的源/漏區(qū)，和由n-區(qū)316和n+區(qū)426構成的LDD結構的源/漏區(qū)，以及由n-區(qū)317和n+區(qū)427構成的LDD結構的源/漏區(qū)；并形成多個n溝道MOS晶體管，例如，用于讀出的MOS晶體管Tr5和用于輸出信號的信號輸出MOS晶體管Tr6、Tr7。另外，在圖象元件2的區(qū)域中，堆疊第一絕緣膜35和第二絕緣膜36，用于覆蓋傳感器部分45的上側、MOS晶體管Tr5、Tr6、Tr7的柵電極305至307和源/漏區(qū)，以便分別在柵電極305至307的側壁上形成由第三絕緣膜38構成的側壁部分38A。使用柵電極305至307作為掩模，通過自對準工藝形成構成源/漏區(qū)的n-區(qū)316、317。使用絕緣膜35、36、38的3層結構的側壁40和柵電極305至307作為掩模，通過自對準工藝形成n+區(qū)426、427。這時，第一和第二絕緣膜35、36形成在源/漏區(qū)的n+區(qū)426、427上，但在注入雜質(zhì)時，通過使絕緣膜35、36的膜厚和加速能量(注入能量)最佳化，也可以在絕緣膜35、36下面形成n+區(qū)426、427。而且，3層結構的側壁40形成在柵電極305至307的側壁上，以便能形成類似于圖2所示的CMOS邏輯電路部分4的MOS晶體管Tr1至Tr4的LDD結構的源/漏區(qū)。對于MOS晶體管Tr5至Tr7，沒有在柵電極305至307和n+區(qū)426、427上形成難熔金屬的金屬硅化物層。
依照本示例性實施例的CMOS型固態(tài)成像器件1，利用由第一、第二和第三絕緣膜35、36和38構成的側壁39、40，難熔金屬的金屬硅化物層44能形成在CMOS邏輯電路部分4一邊的MOS晶體管Tr1至Tr4的柵電極301至304的表面上和LDD結構的源/漏區(qū)的高雜質(zhì)濃度區(qū)(n+區(qū)、p+區(qū))421至424的表面上。同時，能夠避免在圖象元件2的一邊形成用于MOS晶體管Tr5至Tr7的難熔金屬的金屬硅化物層。而且，圖象元件2一邊的MOS晶體管Tr5至Tr7可以構造成LDD結構的MOS晶體管。
在CMOS邏輯電路部分4、5中，形成難熔金屬的金屬硅化物層44，以便能設計具有精細結構和具有降低寄生電阻的器件，這樣能夠?qū)崿F(xiàn)高速工作和降低功耗。另一方面，在圖象元件2中，沒有形成難熔金屬的金屬硅化物層，以便抑制由MOS晶體管中的難熔金屬的金屬引起的結漏電流。另外，由于用第一和第二絕緣膜35、36保護傳感器部分的表面，因此抑制產(chǎn)生如等離子損傷和污染的缺陷。
因此，二者都可以是具有LDD結構的源/漏區(qū)的MOS晶體管，其中一個區(qū)域是具有由難熔金屬的金屬硅化物層形成的CMOS晶體管的CMOS邏輯電路區(qū)，以及另一個區(qū)域是具有未形成難熔金屬的金屬硅化物層的MOS晶體管的成像區(qū)，二者可以制作在同一半導體芯片中。
接著，將描述依照示例性實施例的固態(tài)成像器件1的制造方法。圖4至圖13示出了形成有難熔金屬的金屬硅化物層的CMOS邏輯電路4一邊的制造工序，以及圖14至圖23示出了未形成難熔金屬的金屬硅化物層的一個圖像元件2一邊的制造工序。關于工序，圖4至圖13的工序與圖14至圖23的工序彼此相對應。
首先，如圖4和圖14所示，提供第一導電類型(即本例中的n型)的共用硅半導體襯底11，并在半導體襯底11中形成元件隔離區(qū)12。元件隔離區(qū)12的形成過程是經(jīng)由形成在半導體襯底11上的、例如由氮化硅膜(SiN膜)制成的掩模，在對應于元件隔離區(qū)的部分處形成凹槽；在凹槽的內(nèi)壁上旋涂熱氧化物膜；其后用氧化硅膜(例如，CVD-SiO2膜)填埋凹槽；并隨后除去氮化硅膜。在CMOS邏輯電路部分4中，形成元件隔離區(qū)12以便形成第一MOS晶體管形成區(qū)13、第二MOS晶體管形成區(qū)14、第三MOS晶體管區(qū)15和第四MOS晶體管區(qū)16(參看圖4)。在圖象元件2中，形成元件隔離區(qū)12以便形成傳感器部分(光電二極管)形成區(qū)17和MOS晶體管形成區(qū)18。(參看圖14)接著，如圖5和圖15所示，用于離子注入的絕緣膜例如屏蔽氧化物膜(SiO2膜)19形成在半導體襯底11上，使用離子注入方法通過引入預期的雜質(zhì)，形成預定導電類型的半導體阱區(qū)。使用光致抗蝕劑方法，通過選擇待注入的雜質(zhì)和選擇注入條件(注入能量、雜質(zhì)濃度，等等)，將所選雜質(zhì)注入到每個區(qū)域13至18中，可以形成半導體阱區(qū)。在CMOS邏輯電路部分4的一邊，在例如每個MOS晶體管形成區(qū)13至16的深位置處，形成第二導電類型即p型和相同雜質(zhì)濃度的半導體阱區(qū)20。另外，在第一和第三MOS晶體管形成區(qū)13和15中，形成從襯底表面延伸到p型半導體阱區(qū)20的p型半導體阱區(qū)21和23，并在第二和第四MOS晶體管形成區(qū)中，形成n型半導體阱區(qū)22和24。在這種情況下，針對第一至第四MOS晶體管區(qū)13至16，允許用單個離子注入工藝同時地形成p型半導體阱區(qū)20，或針對每一個p型和n型半導體阱區(qū)21、22、23、24，允許獨立地形成它們。在后一種情況下，用于半導體阱區(qū)21、22、23、24的離子注入掩模是公共使用的，以便能節(jié)省一個用于離子注入的掩模(參看圖5)。在圖象元件2的一邊，在傳感器部分形成區(qū)17和MOS晶體管形成區(qū)18的深位置處，形成第二導電類型即p型和相同雜質(zhì)濃度的p型半導體阱區(qū)25。此外，將p型半導體阱區(qū)26、27形成到沿深度方向上的部分處，使MOS晶體管形成區(qū)18和傳感器部分形成區(qū)17的邊緣分離。在傳感器部分形成區(qū)17中，借助于n型半導體襯底11，形成由p型阱區(qū)25、26和27環(huán)繞的n型半導體阱區(qū)11A。(參看圖15)接著，如圖6和圖16所示，預期膜厚的絕緣膜28[281、282、283]分別地形成在CMOS邏輯電路部分4和圖象元件2的區(qū)域13至18上，以及柵電極材料膜29形成在柵絕緣膜28上。作為柵絕緣膜28，例如使用氧化硅膜(SiO2膜)。作為柵電極材料膜29，例如，使用多晶硅膜。在CMOS邏輯電路部分4的一邊，相同預期膜厚t1例如5nm厚的柵絕緣膜281形成在第一和第二MOS晶體管形成區(qū)13和14上；以及相同預期膜厚t2例如3nm厚的柵絕緣膜282形成在第三和第四MOS晶體管形成區(qū)15和16上(參看圖6)。在圖象元件2的一邊，相同預期膜厚t3例如3nm厚的柵絕緣膜283形成在傳感器部分形成區(qū)17和MOS晶體管形成區(qū)18上。(參看圖16)柵電極材料膜29的膜厚t4可以選擇例如200nm。
接著，如圖7和圖17所示，使用例如光致抗蝕劑方法和例如干刻蝕法的刻蝕方法，構圖處理柵電極材料膜29，形成柵電極30[301、302、303、304、305、306、307]。在CMOS邏輯電路部分4的一邊，分別在對應于第一MOS晶體管形成區(qū)13的位置處形成柵電極301，在對應于第二MOS晶體管形成區(qū)14的位置處形成柵電極302，在對應于第三MOS晶體管形成區(qū)15的位置處形成柵電極303，和在對應于第四MOS晶體管形成區(qū)16的位置處形成柵電極304。在本例中，考慮到性能設計，選擇第一和第二MOS晶體管形成區(qū)13和14中的柵電極301和302的柵極長度大于第三和第四MOS晶體管形成區(qū)中的柵電極303和304的柵極長度(參看圖7)。在圖象元件2的一邊，在對應于MOS晶體管形成區(qū)18的位置處形成柵電極305、306和307。(參看圖17)接著，如圖8和圖18所示，使用元件隔離區(qū)12和柵電極30[301至307]作為掩模，通過離子注入法，把預定雜質(zhì)分別引入到在CMOS邏輯電路部分4一邊和在圖象元件2一邊的區(qū)域，形成預定導電類型的雜質(zhì)引入?yún)^(qū)31[311、312、313、314、315、316、317]?？梢允褂霉庵驴刮g劑方法，選擇待注入雜質(zhì)和選擇注入條件(注入能量、雜質(zhì)濃度，等等)，將所選雜質(zhì)注入到每個區(qū)域中，從而形成雜質(zhì)引入?yún)^(qū)31。在CMOS邏輯電路部分4的一邊，在第一和第三p型半導體阱區(qū)21和23中，形成有構成LDD結構的、低雜質(zhì)濃度的雜質(zhì)引入?yún)^(qū)即n-區(qū)311、313，以及在第二和第四n型半導體阱區(qū)22和24中，形成有構成LDD結構的、低雜質(zhì)濃度的雜質(zhì)引入?yún)^(qū)即p-區(qū)312、314(參看圖8)。在圖象元件2的一邊，在傳感器部分形成區(qū)17的n區(qū)(對應于n型半導體襯底11的一部分)11A中，形成了構成光電二極管的雜質(zhì)引入?yún)^(qū)即n型半導體區(qū)315。另外，在p型半導體阱區(qū)27中，形成了構成LDD結構的、低雜質(zhì)濃度的雜質(zhì)引入?yún)^(qū)即n-區(qū)316、317。(參看圖18)接著，如圖9和圖19所示，在包括柵電極30[301至307]的半導體襯底11的整個表面上，連續(xù)地形成膜厚分別為t5、t6的第一絕緣膜35和第二絕緣膜36。能夠使用例如氧化硅膜(SiO2膜)作為第一絕緣膜35。能夠使用例如氮化硅膜作為第二絕緣膜36，氮化硅膜的刻蝕速率不同于氧化硅膜的刻蝕速率。能夠選擇第一絕緣膜35的膜厚t5例如為大約10nm，以及第二絕緣膜36的膜厚t6例如大約為30nm。
接著，如圖10和圖20所示，光致抗蝕劑掩模37選擇性地形成在圖象元件2一邊的第二絕緣膜36上，在這種條件下，使用回刻蝕法刻蝕處理在CMOS邏輯電路部分4一邊的第一和第二絕緣膜35和36，使得僅僅在柵電極301至304的側壁上分別地形成由第一絕緣膜35和第二絕緣膜36組成的側壁部分35A和36A(參看圖10)。在圖象元件2一邊的區(qū)域中，第一和第二絕緣膜35和36被光致抗蝕劑掩模37保護，并且留下來沒有被刻蝕除去。(參看圖20)接著，如圖11和圖21所示，除去在圖象元件2一邊的光致抗蝕劑掩模37。隨后，在CMOS邏輯電路部分4一邊和圖象元件2一邊的半導體襯底的全部表面上形成預定膜厚t6的第三絕緣膜38(未示出)。能夠使用例如氧化硅膜(SiO2膜)作為第三絕緣膜38，氧化硅膜的刻蝕速率不同于第二絕緣膜36的刻蝕速率。能夠選擇第三絕緣膜38的膜厚t7例如為大約100nm。使用回刻蝕法刻蝕處理第三絕緣膜38，以便在CMOS邏輯電路部分4的一邊和圖象元件2的一邊，在柵電極301至307的側壁上分別地形成側壁部分38A。通過這種方式，在CMOS邏輯電路部分4的一邊，分別地在柵電極301至304上形成由第一、第二和第三絕緣膜35A、36A和38A組成的3層結構的側壁39(參看圖11)。另外，在圖象元件2的一邊，因為第二絕緣膜36成為刻蝕終止層，使得第一和第二絕緣膜35和36未被除去，所以僅僅回刻蝕第三絕緣膜38。因此，在柵電極305至307的側壁上分別地形成由第一、第二和第三絕緣膜35、36和38A組成的3層結構的側壁40。(參看圖21)接著，如圖12和圖22所示，在CMOS邏輯電路部分4的一邊和圖象元件2的一邊的區(qū)域中，使用柵電極301至307和側壁39、40作為掩模，通過離子注入法引入預定的雜質(zhì)，形成將成為源/漏區(qū)的、預定導電類型的雜質(zhì)引入?yún)^(qū)42[421、422、423、424、425、426、427]和HAD(Hole AccumulationDiodes，空穴累積二極管)。使用光致抗蝕劑方法，選擇待注入的雜質(zhì)和選擇注入條件(注入能量、雜質(zhì)濃度，等等)，將所選雜質(zhì)注入到每個區(qū)域中，從而形成雜質(zhì)引入?yún)^(qū)42。在CMOS邏輯電路部分4的一邊，在p型半導體阱區(qū)21和23中形成高雜質(zhì)濃度的n+源/漏區(qū)421和423，以及在n型半導體阱區(qū)22和24中形成高雜質(zhì)濃度的p+源/漏區(qū)422和424。用p-區(qū)312和p+區(qū)422以及用p-區(qū)314和p+區(qū)424分別形成LDD結構的P型源/漏區(qū)。用n-區(qū)311和n+區(qū)421以及用n-區(qū)313和n+區(qū)423分別形成LDD結構的N型源/漏區(qū)(參看圖12)。在圖象元件2的一邊，為了大大降低結漏電流，在傳感器部分形成區(qū)17的表面上形成p+半導體區(qū)(空穴存儲區(qū))425，它是高濃度的雜質(zhì)引入?yún)^(qū)，用于形成埋入式光電二極管，即所謂的HAD(HoleAccumulation Diode，空穴累積二極管)。另外，在MOS晶體管形成區(qū)18中形成高雜質(zhì)濃度的n+源/漏區(qū)426、427。用n-區(qū)316和n+區(qū)426以及用n-區(qū)317和n+區(qū)427分別形成LDD結構的N型源/漏區(qū)。(參看圖22)在圖象元件2一邊的MOS晶體管形成區(qū)18中，在其表面上形成第一絕緣膜35和第二絕緣膜36，并且當例如選擇第一絕緣膜35的膜厚為10nm和選擇第二絕緣膜36的膜厚為30nm時，在注入的離子例如是磷(P)的情況下，能夠通過選擇用于形成高雜質(zhì)濃度的源/漏區(qū)的離子注入能量為20keV以上來形成n+源/漏區(qū)426、427。
接著，如圖13和圖23所示，在CMOS邏輯電路部分4一邊，通過自對準硅化物法，在由多晶硅構成的柵電極301至304上和P+源/漏區(qū)421至424上形成難熔金屬的金屬硅化物層44。換句話說，在CMOS邏輯電路部分4的一邊和圖象元件2的一邊的全部表面上，旋涂并形成難熔金屬的金屬膜。隨后，通過合金處理并隨后通過除去難熔金屬的未反應金屬，在CMOS邏輯電路部分4一邊的柵電極301至304的表面上和源/漏區(qū)421至424的表面上形成難熔金屬的金屬硅化物層44。另一方面，當在圖象元件2的一邊形成第一和第二絕緣膜35和36時，在此處將不會形成難熔金屬的金屬硅化物層44。關于難熔金屬的金屬，例如可以使用Co、Ti、Mo、Ni、W等等。在本例中，形成Co硅化物層。
在CMOS邏輯電路部分4的一邊，由形成在第一p型半導體阱區(qū)21中的n溝道MOS晶體管Tr1和形成在第二n型半導體阱區(qū)22中的p溝道MOS晶體管Tr2形成CMOS晶體管結構，以及由形成在第三p型半導體阱區(qū)23中的n溝道MOS晶體管Tr3和形成在第四n型半導體阱區(qū)24中的p溝道MOS晶體管Tr4形成CMOS晶體管結構。在圖象元件2的一邊，形成傳感器部分45。在本例中，由P+半導體區(qū)425和n型半導體區(qū)315以及由n型半導體阱區(qū)11A和p型半導體阱區(qū)5構成的傳感器部分45作為HAD傳感器。
隨后，依照涉及CMOS型固態(tài)成像器件的常規(guī)技術來執(zhí)行布線工藝、在芯片上形成透鏡的工藝(on-chip lens forming process)和濾色器形成工藝。依照上述工藝，可以得到期望的CMOS型固態(tài)成像器件1，其中僅在CMOS邏輯電路部分4的一邊形成具有難熔金屬的金屬硅化物層44的CMOS晶體管，而在圖象元件2的一邊未形成難熔金屬的金屬硅化物層44。
在上述例子中，使用n型半導體襯底作為共用半導體襯底11，但應該注意，在其它半導體器件的情況下可以使用p型共用半導體襯底11。而且，能夠形成分別與上述例子的半導體區(qū)相反的半導體區(qū)。
此外，在上述例子中，在CMOS邏輯電路部分4一邊，對于p溝道MOS晶體管Tr2，將源/漏區(qū)制作成LDD結構，但也能夠?qū)⒃?漏區(qū)制作成除LDD結構之外的結構，即具有消除p-區(qū)312的形式。
依照示例性的實施例，在圖象元件2中形成了未形成有難熔金屬的金屬硅化物層的柵電極305至307和高雜質(zhì)濃度的源/漏區(qū)426、427，并且同時，在CMOS邏輯電路部分4的一邊，在柵電極301至304處和在高雜質(zhì)濃度的源/漏區(qū)421至424中可以形成難熔金屬的金屬硅化物層44。
在CMOS邏輯電路部分4的一邊，其中可以在柵電極301至304處和在源/漏區(qū)的高雜質(zhì)濃度的區(qū)域421至424中形成難熔金屬的金屬硅化物層44，通過形成由3層結構的絕緣膜35、36和38組成的側壁39來制作LDD結構，并且同時，能夠形成具有難熔金屬的金屬硅化物源層44的CMOS晶體管Tr1至Tr4。在圖象元件2的一邊，其中在柵電極305至307處和在源/漏區(qū)的高濃度的區(qū)域426、427中，沒有形成難熔金屬的金屬硅化物層，能夠形成MOS晶體管Tr5至Tr7，其中第一和第二絕緣膜35、36保留在傳感器部分45上和源/漏區(qū)316、317、426、427上，即使當回刻蝕時也不被除去，并且通過僅回刻蝕第三絕緣膜38來形成側壁40，以便即使在其為LDD結構的情況下也不用形成難熔金屬的金屬硅化物層。
當回刻蝕第三絕緣膜38時，第二絕緣膜36作為刻蝕終止層，以便第二和第一絕緣膜36和35避免通過刻蝕被除去，使得繼續(xù)保留第一和第二絕緣膜35和36為原來的狀態(tài)。由于通過硅化物法形成難熔金屬的金屬硅化物層44，在圖象元件2的一邊，在傳感器部分45中以及在柵電極305至307處和在高雜質(zhì)濃度的區(qū)426、427中，第一絕緣膜35和第二絕緣膜36被保留，因此不會形成難熔金屬的金屬硅化物層；而在CMOS邏輯電路部分4、5的一邊，難熔金屬的金屬硅化物層44可以形成在第一絕緣膜35處、在除去了第二絕緣膜36的柵電極301至304處以及在源/漏區(qū)的高雜質(zhì)濃度的區(qū)421至424中。
在圖象元件2的一邊，當注入離子用于在源/漏區(qū)中形成高雜質(zhì)濃度的區(qū)426、427時，即使沒有除去第一和第二絕緣膜35和36，通過選擇第一和第二絕緣膜35和36的總厚度t4+t5為離子可以充分通過的厚度，也可以形成源/漏區(qū)中的高雜質(zhì)濃度的區(qū)426、427。另外，通過控制第三絕緣膜38的膜厚，可以優(yōu)化在向源/漏區(qū)中的區(qū)426、427注入雜質(zhì)時用作掩模的側壁40的厚度，以便能取得具有類似常規(guī)側壁法效果的側壁結構和源/漏區(qū)結構。
因此，可以獲得一種CMOS邏輯電路部分4，降低了寄生電容，工作速度高且功耗低。同時，能夠使圖象元件2的結漏電流小，即，將噪聲電平降低的高圖象質(zhì)量的成像部分集成在具有高速和低功耗的邏輯電路部分的同一半導體芯片中。此外，當形成側壁39、40時，能避免圖象元件2的傳感器部分形成區(qū)17的表面暴露到回刻蝕時的等離子氣氛中，使得其也能抑制由等離子損傷、污染等造成的傳感器部分中的缺陷。
在上述示例性實施例中，該側壁結構采用第一絕緣膜35、第二絕緣膜36和第三絕緣膜38的3層結構，但是可以使用2層結構。圖24和圖25示出了依照本發(fā)明的固態(tài)成像器件1的另一示例性實施例，其中側壁結構制作為2層結構。在依照本發(fā)明的固態(tài)成像器件1的這種示例性實施例中，在CMOS邏輯電路部分4的一邊，在構成MOS晶體管Tr1至Tr4的每個柵電極301至304的側壁上形成由第一絕緣膜51和第二絕緣膜52構成的2層結構的側壁53，第一絕緣膜51和第二絕緣膜52均被回刻蝕。另外，在圖象元件2的一邊，使第一絕緣膜51保留在圖象元件2一邊的全部表面上，而沒有回刻蝕第一絕緣膜51，使得通過僅僅回刻蝕第二絕緣膜52，在MOS晶體管Tr5至Tr7的每個柵電極305至307的側壁上形成由第二絕緣膜52組成的側壁54。使用彼此具有不同刻蝕速率的膜作為第一絕緣膜51和第二絕緣膜52。例如，能夠使用氮化硅膜作為第一絕緣膜51和氧化硅膜作為第二絕緣膜52。能夠選擇第一絕緣膜51的氮化硅膜的膜厚為30nm以下，以及能夠選擇第二絕緣膜52的氧化硅膜的膜厚為100nm以下。還能夠使用氧化硅膜作為第一絕緣膜51以及能夠使用氮化硅膜作為第二絕緣膜52。然而，針對回刻蝕，其類似于上述圖13和圖23的氧化硅膜的其它構造，以便省略重復說明。可選擇地，針對制造工序，將用第一絕緣膜51代替第一和第二絕緣膜35和36，以及將用第二絕緣膜52代替第三絕緣膜38。其它類似于圖4至圖23所示的工序。
在圖24和圖25的示例性實施例中，當?shù)枘び糜诘谝唤^緣膜51并且其直接堆疊在半導體襯底上時，如果存在界面能級上升的問題，那么把第一絕緣膜51換成氧化硅膜，或優(yōu)選換成上述圖11和圖21所示的第一、第二和第三絕緣膜35、36和38的3層結構。
此外，由于氧化硅膜的介電常數(shù)比氮化硅膜的介電常數(shù)低，對于一種器件，當由柵電極的側壁上的邊緣電容構成的寄生電容(即在柵電極的柵絕緣膜的一邊上的邊緣部分和源/漏區(qū)之間形成的寄生電容)成為一個問題時，最好選擇由氧化硅膜組成的絕緣膜作為3層結構的第一層。
在圖13和圖23的示例性實施例中，選擇第一絕緣膜35的膜厚t5為大約10nm，第二絕緣膜36的膜厚t6為大約30nm以及第三絕緣膜38的膜厚t7為大約100nm，但針對絕緣膜35、36、38的各個膜厚，應考慮有效地選擇，例如，第一絕緣膜35的膜厚t5為20nm以下，第二絕緣膜36的膜厚t6為30nm以下以及第三絕緣膜38的膜厚t7為100nm以下。
尤其是，對于圖象元件2的傳感器部分45，希望取得盡可能多的入射光而沒有反射。如圖26所示，經(jīng)由絕緣膜283，在傳感器部分45上形成作為第一絕緣膜的氧化硅膜35和通過低壓CVD方法形成的、作為第二絕緣膜的氮化硅膜(LPCVD-SiN膜)36，以及更進一步地，通過等離子CVD方法，在其上附加地形成氮化硅膜(等離子CVD-SiN膜)46。在這種情況下，選擇作為第一絕緣膜的氧化硅膜35的膜厚t4為20nm以下(越薄越好，并且包括0nm)，以及選擇作為第二絕緣膜的氮化硅膜36和其上的氮化硅膜46的總厚度t8為150nm至20nm，優(yōu)選為100nm至20nm，并且最佳值為大約60nm。通過選擇每個絕緣膜的膜厚為這樣的值，氧化硅膜35、氮化硅膜36和46的堆疊膜作為反射阻止膜，使得可以提高光入射到傳感器部分45上的效率。
具有這種反射阻止功能的膜結構可以應用于由圖24和圖25所示的絕緣膜51、52組成的2層膜結構中。
在上述示例性實施例中，用包括氮化硅膜的3層結構或2層結構的絕緣膜構造側壁。當要求MOS晶體管的特性以致于不能忽視上述氮化硅膜的影響時，希望消除氮化硅膜。例如，當制作CMOS晶體管結構時，通常通過離子注入把作為p型雜質(zhì)的硼(B)引入到用于p溝道MOS晶體管的多晶硅的柵電極。在注入離子后，進行高溫退火工藝用于其活化，但是如果那時柵絕緣膜薄，有可能出現(xiàn)多晶硅的柵電極中的硼(B)擴散并且進入硅襯底的現(xiàn)象。觀察到這種硼(B)容易擴散，使得認識到當?shù)枘?SiN膜)存在于側壁上時，硼增加擴散的速度。不能徹底地了解它的機理，但是原因之一是氮化硅膜的膜材料含有大量氫，并且假設當氫在柵電極中擴散時使硼的擴散速度更迅速。假設第二個原因是氮化硅膜具有大的應力，使得由于這種膜應力使氫的擴散速度更加迅速。至少用實驗方法認識到，當使用氮化硅膜時硼的擴散變得更快。
接著，將描述依照本發(fā)明的半導體器件的另一個示例性實施例及其制造方法，其中不使用氮化硅膜作為側壁的絕緣膜。與上述相類似，示例性實施例的半導體器件是具有共用半導體襯底的半導體器件，在半導體襯底上設置了具有形成了難熔金屬的金屬硅化物層的MOS晶體管的半導體區(qū)和具有未形成難熔金屬的金屬硅化物層的MOS晶體管的半導體區(qū)。
圖27和圖28示出了將依照本發(fā)明的半導體器件應用于圖1的CMOS型固態(tài)成像器件的另一個示例性實施例。圖27和圖28示出了對應于CMOS邏輯電路部分4和成像區(qū)3的一個圖象元件2沿圖1的A-A線截取的截面圖。圖27示出了CMOS邏輯電路部分4并且圖28示出了一個圖象元件2的主要部分。
如圖27和圖28所示，依照CMOS型固態(tài)成像器件的示例性實施例，元件隔離區(qū)12形成在第一導電類型(即本例中的n型)共用半導體襯底11中，構成成像區(qū)3的圖象元件2形成在半導體襯底11的預定區(qū)域中，并且CMOS邏輯電路部分4形成在半導體襯底11的另一預定區(qū)域中。這樣構造以便沒有在圖象元件2的一邊形成難熔金屬的金屬硅化物層，以及在CMOS邏輯電路部分4一邊的CMOS晶體管上形成難熔金屬的金屬硅化物層。
如圖27所示，在CMOS邏輯電路部分4中，在n型半導體襯底11的深度位置處，形成從第一MOS晶體管形成區(qū)13延伸至第四MOS晶體管形成區(qū)16的、第二導電類型即p型半導體阱區(qū)20，以便形成摻有第二導電類型即p型雜質(zhì)的p型半導體阱區(qū)20。另外，在第一和第三MOS晶體管形成區(qū)13和15中，形成從襯底表面延伸到p型半導體阱區(qū)20的p型半導體阱區(qū)21和23。而且，在第二和第四MOS晶體管形成區(qū)中，形成從襯底表面延伸到p型半導體阱區(qū)20的n型半導體阱區(qū)22和24。在p型半導體阱區(qū)21和n型半導體阱區(qū)22上，經(jīng)由柵絕緣膜281分別形成由例如多晶硅膜制成的柵電極301和302。在p型半導體阱區(qū)21中，形成由在柵電極301兩側的n-區(qū)311和n+區(qū)421構成的LDD結構的源/漏區(qū)，從而形成n溝道MOS晶體管Tr1。在n型半導體阱區(qū)22中，形成由在柵電極302兩側的p-區(qū)312和p+區(qū)422構成的LDD結構的源/漏區(qū)，從而形成p溝道MOS晶體管Tr2。n溝道MOS晶體管Tr1和p溝道MOS晶體管Tr2組成CMOS晶體管結構。例如由多晶硅膜制成的柵電極303和304經(jīng)由柵絕緣膜282形成在p型半導體阱區(qū)23和n型半導體阱區(qū)24上。在p型半導體阱區(qū)23中，形成由在柵電極303兩側的n-區(qū)313和n+區(qū)423構成的LDD結構的源/漏區(qū)，并形成n溝道MOS晶體管Tr3。在n型半導體阱區(qū)24中，形成由在柵電極304兩側的p-區(qū)314和p+區(qū)424構成的LDD結構的源/漏區(qū)，并形成p溝道MOS晶體管Tr4。n溝道MOS晶體管Tr3和p溝道MOS晶體管Tr4組成CMOS晶體管結構。
另外，根據(jù)本示例性實施例，在MOS晶體管Tr1至Tr4的每個柵電極301至304上具體地形成由絕緣膜73(對應于下文提到的第三絕緣膜)組成的單層側壁75，沒有使用氮化硅膜。例如可以用氧化硅膜(SiO2膜)形成絕緣膜73。按照由氧化硅膜構成的單層結構的側壁75，當通過離子注入到例如源/漏區(qū)的引入雜質(zhì)進行活化退火處理時，避免了硼(B)(下面說明的p溝道MOS晶體管Tr2、Tr4的柵電極302、304中的雜質(zhì))擴散并且避免其注入到硅襯底中。利用柵電極301至304作為掩模，通過自對準形成構成源/漏區(qū)的n-區(qū)311、313和p-區(qū)312、314。通過使用由單層結構的絕緣膜73制成的側壁75和柵電極301至304作為掩模，用自對準形成n+區(qū)421、423和p+區(qū)422、424。然后，難熔金屬的金屬硅化物層44分別形成在MOS晶體管Tr1至Tr4的柵電極301至304的表面上和源/漏區(qū)的n+區(qū)421、423和p+區(qū)422、424的表面上。應當注意，在CMOS邏輯電路部分5一邊的構造類似。在這種情況下，在CMOS邏輯電路部分4、5的例子中連接電源的2溝道。例如，使由n溝道MOS晶體管Tr1和p溝道MOS晶體管Tr2組成的CMOS晶體管結構的電源電壓不同于由MOS晶體管Tr3和p溝道MOS晶體管Tr4組成的CMOS晶體管結構的電源電壓。
如圖28所示，針對圖象元件2，在n型半導體襯底11的深度部分處，形成摻有p型雜質(zhì)的、并延伸過傳感器部分形成區(qū)17和MOS晶體管形成區(qū)18的p型半導體阱區(qū)25。而且，在MOS晶體管形成區(qū)18中，形成從表面?zhèn)妊由斓絧型半導體阱區(qū)25的雙疊層p型半導體阱區(qū)26和27。在由p型半導體阱區(qū)25、26、27環(huán)繞的傳感器部分形成區(qū)17中，在n型半導體區(qū)11A的表面?zhèn)?，形成具有比區(qū)11A高的雜質(zhì)濃度的n型半導體區(qū)315。n型半導體區(qū)11A是由p型半導體區(qū)25分開的一部分半導體襯底11，p型半導體區(qū)25是通過離子注入形成在半導體襯底11的深度位置。在襯底的表面處，為了降低結漏電流，形成具有高雜質(zhì)濃度的p+半導體區(qū)425使其接觸n型半導體區(qū)11A。由p型半導體阱區(qū)25、n型半導體阱區(qū)11A、315和p+半導體區(qū)425形成光電二極管的傳感器部分(所謂的HAD傳感器部分)45。另一方面，在MOS晶體管形成區(qū)18中，例如，經(jīng)由柵絕緣膜28形成由多晶硅膜制成的柵電極305、306、307；分別在柵電極的兩側形成由n-區(qū)315、p+區(qū)425構成的LDD結構的源/漏區(qū)，和由n-區(qū)316和n+區(qū)426構成的LDD結構的源/漏區(qū)，以及由n-區(qū)317和n+區(qū)427構成的LDD結構的源/漏區(qū)；并形成多個n溝道MOS晶體管，例如，形成用于讀出的MOS晶體管Tr5和用于輸出來自于傳感器部分45的信號的信號輸出用MOS晶體管Tr6、Tr7。另外，在圖象元件2的區(qū)域中，堆疊第一絕緣膜71和第二絕緣膜72用于覆蓋傳感器部分45的上側、MOS晶體管Tr5、Tr6、Tr7的柵電極305至307以及源/漏區(qū)，以便由第三絕緣膜73構成的側壁部分73A分別形成在柵電極305至307的側壁上。例如可以用氧化硅膜(SiO2膜)形成第一膜71并且例如可以用氮化硅膜(SiN膜)形成第二絕緣膜72。例如可以用上述的氧化硅膜(SiO2膜)形成第三膜73。通過使用柵電極305至307作為掩模，用自對準形成構成源/漏區(qū)的n-區(qū)316、317。通過使用由3層結構的絕緣膜71、72、73A構成的側壁76和柵電極305至307作為掩模，用自對準形成n+區(qū)426、427。這時，第一和第二絕緣膜71、72形成在源/漏區(qū)的n+區(qū)426、427上，但是在注入雜質(zhì)時，通過使絕緣膜71、72的膜厚和加速能量(注入能量)最佳化，也可以在絕緣膜71、72下面形成n+區(qū)426、427。而且，3層結構的側壁76形成在柵電極305至307的側壁上，以便能形成與圖27中所示的CMOS邏輯電路部分4的MOS晶體管Tr1至Tr4的源/漏區(qū)相類似的LDD結構的源/漏區(qū)。對于MOS晶體管Tr5至Tr7，難熔金屬的金屬硅化物層沒有形成在柵電極305至307和n+區(qū)426、427上。
依照本示例性實施例的CMOS型固態(tài)成像器件，在CMOS邏輯電路部分4、5的一邊，形成在柵電極301至304的側壁上的一絕緣膜，例如不使用氮化硅膜的單層結構的氧化硅膜被作為側壁，使得在將雜質(zhì)離子注入到源/漏區(qū)的高雜質(zhì)濃度區(qū)(n+區(qū)、p+區(qū))421、424、422、423中之后當執(zhí)行活化退火工藝時，抑制了硼(B)(它是p溝道MOS晶體管Tr2、Tr4的柵電極302、304中的雜質(zhì))的擴散，以便避免性能惡化。因此，能夠構成要求晶體管嚴格特性的CMOS晶體管結構。
此外，它具有類似于上述示例性實施例的效果。更具體地說，在CMOS邏輯電路部分4一邊，通過使用由第三絕緣膜73構成的單層結構的側壁75，在CMOS晶體管Tr1至Tr4的柵電極301至304上和在LDD結構的源/漏區(qū)中的高雜質(zhì)濃度區(qū)421至424的表面上，能形成難熔金屬的金屬硅化物層44。同時，能夠避免在圖象元件2的一邊形成用于MOS晶體管Tr5至Tr7的難熔金屬的金屬硅化物層。而且，可以將圖象元件2一邊的MOS晶體管Tr5至Tr7構造成LDD結構的MOS晶體管。
在CMOS邏輯電路部分4、5中，形成難熔金屬的金屬硅化物層44，以便能設計具有精細結構和具有降低寄生電阻的器件，這樣能夠?qū)崿F(xiàn)高速操作和降低功耗。另一方面，在圖象元件2中，沒有形成難熔金屬的金屬硅化物層，以便抑制由MOS晶體管中的難熔金屬的金屬引起的結漏電流。另外，由于傳感器部分的表面被第一和第二絕緣膜71、72保護，因此抑制了產(chǎn)生如等離子損傷和污染的缺陷。
因此，二者可以是具有LDD結構的源/漏區(qū)的MOS晶體管，其中一個區(qū)域是具有由難熔金屬的金屬硅化物層形成的CMOS晶體管的CMOS邏輯電路區(qū)，以及另一個區(qū)域是具有沒有形成難熔金屬的金屬硅化物層的MOS晶體管的成像區(qū)，二者可以制作在同一半導體芯片中。同時，避免了p溝道MOS晶體管的柵電極中的雜質(zhì)硼(B)的擴散，以便獲得實現(xiàn)晶體管嚴格特性的p溝道MOS晶體管。
接著，將描述依照示例性實施例的固態(tài)成像器件的制造方法。圖29至圖41示出了形成有難熔金屬的金屬硅化物層的CMOS邏輯電路4一邊的制造工序，以及圖42至圖53示出了沒有形成難熔金屬的金屬硅化物層的一個圖像元件2一邊的制造工序。針對工序，圖29至圖41的工序與圖42至圖53的工序彼此對應。
首先，如圖29和圖42所示，提供第一導電類型即在本例子中的n型共用硅半導體襯底11，并在半導體襯底11中形成元件隔離區(qū)12。元件隔離區(qū)12的形成方法與前述示例性實施例類似，即經(jīng)由形成在半導體襯底11表面上的例如氮化硅膜(SiN膜)制成的掩模，在對應元件隔離區(qū)的部分形成凹槽；在凹槽的內(nèi)壁上旋涂熱氧化物膜；其后用氧化硅膜(例如，CVD-SiO2膜)填埋凹槽；并隨后除去氮化硅膜。在CMOS邏輯電路部分4中，形成元件隔離區(qū)12以便形成第一MOS晶體管形成區(qū)13、第二MOS晶體管形成區(qū)14、第三MOS晶體管區(qū)15和第四MOS晶體管區(qū)16(參看圖29)。在圖象元件2中，形成元件隔離區(qū)12以便形成傳感器部分(光電二極管)形成區(qū)17和MOS晶體管形成區(qū)18。(參看圖42)接著，如圖30和圖43所示，用于離子注入的絕緣膜，例如，屏蔽氧化物膜(SiO2膜)19形成在半導體襯底11上，通過離子注入方法引入預期的雜質(zhì)，以形成預定導電類型的半導體阱區(qū)。形成半導體阱區(qū)的形成方法可以是使用光致抗蝕劑方法，選擇待注入的雜質(zhì)和選擇注入條件(注入能量、雜質(zhì)濃度，等等)，將所選雜質(zhì)注入到每個區(qū)域13至18中。在CMOS邏輯電路部分4的一邊，第二導電類型即p型和相同雜質(zhì)濃度的半導體阱區(qū)20形成在例如每個MOS晶體管形成區(qū)13至16的深度位置處。另外，在第一和第三MOS晶體管形成區(qū)13和15中，形成從襯底表面延伸到p型半導體阱區(qū)20的p型半導體阱區(qū)21和23；并在第二和第四MOS晶體管形成區(qū)中，形成n型半導體阱區(qū)22和24。在這種情況下，針對第一至第四MOS晶體管區(qū)13至16，允許通過單個離子注入工藝同時形成p型半導體阱區(qū)20，或針對每一個p型和n型半導體阱區(qū)21、22、23、24，允許獨立地形成它們。在后一種情況中，半導體阱區(qū)21、22、23、24的離子注入所用的掩模是通用的，以便其能節(jié)省一個用于離子注入的掩模(參看圖30)。在圖象元件2的一邊，第二導電類型即p型和相同雜質(zhì)濃度的半導體阱區(qū)25形成在傳感器部分形成區(qū)17和MOS晶體管形成區(qū)18的深度位置處。此外，p型半導體阱區(qū)26、27被形成到深度方向的部分處，其將MOS晶體管形成區(qū)18和傳感器形成區(qū)17的邊緣分開。在傳感器部分形成區(qū)17中，借助于n型半導體襯底11，形成由p型阱區(qū)25、26、27環(huán)繞的n型半導體阱區(qū)11A。(參看圖43)接著，如圖31和圖44所示，預期膜厚的絕緣膜28[281、282、283]分別形成在CMOS邏輯電路部分4和圖象元件2的區(qū)域13至18上，以及柵電極材料膜29形成在柵絕緣膜28上。作為柵絕緣膜28，例如使用氧化硅膜(SiO2膜)。作為柵電極材料膜29，例如，使用多晶硅膜。在CMOS邏輯電路部分4的一邊，相同預期膜厚t1例如5nm厚的柵絕緣膜281形成在第一和第二MOS晶體管形成區(qū)13和14上；以及相同預期膜厚t2例如3nm厚的柵絕緣膜282形成在第三和第四MOS晶體管形成區(qū)15和16上(參看圖31)。在圖象元件2的一邊，相同預期膜厚t3例如3nm厚的柵絕緣膜283形成在傳感器部分形成區(qū)17和MOS晶體管形成區(qū)18上。(參看圖44)柵電極材料膜29的膜厚t4可以選擇例如200nm。
接著，如圖32和圖45所示，使用例如光致抗蝕劑方法和例如干刻蝕法的刻蝕方法來構圖處理柵電極材料膜29，并有選擇地在圖象元件2一邊形成待形成的MOS晶體管的柵電極30[305、306、307]。在圖象元件2的一邊，在對應MOS晶體管形成區(qū)18的位置處形成柵電極305、306和307(參看圖45)。在CMOS邏輯電路部分4的一邊，光致抗蝕劑掩模77保留在柵電極材料膜29上，以便不刻蝕柵電極材料膜29。(參看圖32)接著，如圖33和圖46所示，使用元件隔離區(qū)12和柵電極30[305至307]作為掩模，通過離子注入法把預定雜質(zhì)分別引入到圖象元件2一邊的區(qū)域，并形成預定導電類型的雜質(zhì)引入?yún)^(qū)31[315、316、317]。在圖象元件2的一邊，在傳感器部分形成區(qū)17的n區(qū)(對應于n型半導體襯底)11A中形成構成光電二極管的雜質(zhì)引入?yún)^(qū)，即n型半導體區(qū)315。另外，在p型半導體阱區(qū)27中形成構成LDD結構的低雜質(zhì)濃度的雜質(zhì)引入?yún)^(qū)，即n-區(qū)316、317(參看圖46)。在CMOS邏輯電路部分4的一邊，旋涂并形成光致抗蝕劑掩模77，使得不引入雜質(zhì)。(參看圖33)接著，如圖34和圖47所示，在CMOS邏輯電路部分4一邊的柵電極材料膜29的上表面上和在圖象元件2一邊包括柵電極30[305至307]的半導體襯底11的全部表面上，連續(xù)地形成膜厚分別為t5、t6的第一絕緣膜71和第二絕緣膜72。能夠使用例如氧化硅膜(SiO2膜)作為第一絕緣膜71。能夠使用例如具有不同于氧化硅膜的刻蝕速率的氮化硅膜作為第二絕緣膜72。能夠選擇第一絕緣膜71的膜厚t5例如為大約10nm以及第二絕緣膜72的膜厚t6例如大約為30nm。
接著，如圖35和圖48所示，光致抗蝕劑掩模78選擇性地形成在圖象元件2一邊的第二絕緣膜72上，并在這種條件下，使用回刻蝕法刻蝕處理在CMOS邏輯電路部分4一邊的第一和第二絕緣膜71和72，以便暴露柵電極材料膜29(參看圖35)。在圖象元件2一邊的區(qū)域中，第一和第二絕緣膜71和72被光致抗蝕劑掩模78保護，并且留下沒有被刻蝕除去。(參看圖48)接著，如圖36和圖49所示，使用例如光致抗蝕劑法和例如干刻蝕法的刻蝕法構圖處理CMOS邏輯電路部分4一邊的柵電極材料膜29，并且形成柵電極30[301至304]。在CMOS邏輯電路部分4的一邊，分別在對應第一MOS晶體管形成區(qū)13的位置處形成柵電極301，在對應第二MOS晶體管形成區(qū)14的位置處形成柵電極302，在對應第三MOS晶體管形成區(qū)15的位置處形成柵電極303，以及在對應第四MOS晶體管形成區(qū)16的位置處形成柵電極304。在本例中，類似于前述示例性實施例，考慮到性能設計，選擇第一和第二MOS晶體管形成區(qū)13和14中的柵電極301和302的柵極長度大于第三和第四MOS晶體管形成區(qū)中的柵電極303和304的柵極長度。(參看圖36)接著，如圖37和圖50所示，針對在CMOS邏輯電路部分4的一邊，使用元件隔離區(qū)12和使用柵電極30[301至304]作為掩模，用離子注入法分別引入預期的雜質(zhì)，并形成預定導電類型的雜質(zhì)引入?yún)^(qū)311、312、313、314。雜質(zhì)引入?yún)^(qū)311至314可以如下形成使用光致抗蝕劑方法，選擇被注入的雜質(zhì)和選擇注入條件(注入能量、雜質(zhì)濃度，等等)，將所選雜質(zhì)引入到每個區(qū)域。在CMOS邏輯電路部分4的一邊，在第一和第三p型半導體阱區(qū)21和23中形成了構成LDD結構的低雜質(zhì)濃度的雜質(zhì)引入?yún)^(qū)，即n-區(qū)311、313，以及在第二和第四n型半導體阱區(qū)22和24中形成了構成LDD結構的低雜質(zhì)濃度的雜質(zhì)引入?yún)^(qū)，即p-區(qū)312、314(參看圖37)。在圖象元件2的一邊，因為用光致抗蝕劑掩模78保護，所以不進行刻蝕。(參看圖50)接著，如圖38和圖51所示，在CMOS邏輯電路部分4一邊和在圖象元件2一邊的半導體襯底的全部表面上形成第三絕緣膜73。能夠使用例如具有與第二絕緣膜72的材料不同的刻蝕速率的氧化硅膜(SiO2膜)作為第三絕緣膜73。能夠選擇第三絕緣膜73的膜厚t7例如為大約100nm。
接著，如圖39和圖52所示，使用回刻蝕法刻蝕處理第三絕緣膜73，以便在CMOS邏輯電路部分4的一邊和圖象元件2的一邊的柵電極301至307的側壁上分別地形成側壁部分73A。以這種方式，在CMOS邏輯電路部分4的一邊，在柵電極301至304上分別形成由第三絕緣膜73A組成的單層結構的側壁75(參看圖39)。另外，在圖象元件2的一邊，因為第二絕緣膜72成為刻蝕終止層以便將不會除去第一和第二絕緣膜71和72，所以僅僅回刻蝕第三絕緣膜73。因此，在柵電極305至307的側壁上，分別地形成由第一、第二和第三絕緣膜71、72和73A組成的3層結構的側壁76。(參看圖52)接著，如圖40和圖53所示，在CMOS邏輯電路部分4一邊和在圖象元件2一邊的區(qū)域中，使用柵電極301至307和側壁75、76作為掩模，用離子注入法引入預期的雜質(zhì)，并形成將成為源/漏區(qū)的預定導電類型的雜質(zhì)引入?yún)^(qū)42[421、422、423、424、425、426、427]和HAD(Hole AccumulationDiodes，空穴累積二極管)。雜質(zhì)引入?yún)^(qū)42可以如下形成使用光致抗蝕劑方法，選擇被注入的雜質(zhì)和選擇注入條件(注入能量、雜質(zhì)濃度，等等)，將所選雜質(zhì)引入到每個區(qū)域。在CMOS邏輯電路部分4的一邊，在p型半導體阱區(qū)21和23中形成高雜質(zhì)濃度的n+源/漏區(qū)421和423，以及在n型半導體阱區(qū)22和24中形成高雜質(zhì)濃度的p+源/漏區(qū)422和424。用p-區(qū)312和p+區(qū)422以及用p-區(qū)314和p+區(qū)424分別形成LDD結構的P型源/漏區(qū)。用n-區(qū)311和n+區(qū)421以及用n-區(qū)313和n+區(qū)423分別形成LDD結構的N型源/漏區(qū)(參看圖40)。當引入雜質(zhì)時，也在多晶硅的柵電極301至304中引入雜質(zhì)，以便給出導電率。例如，把硼(B)引入到p溝道MOS晶體管一邊的柵電極302、304中，以及把磷(P)引入到n溝道MOS晶體管一邊的柵電極301、303中。在圖象元件2的一邊，為了大大降低結漏電流，在傳感器部分形成區(qū)17的表面上形成p+半導體區(qū)(空穴存儲區(qū))425，它是用于形成埋入式光電二極管即所謂的HAD(空穴累積二極管)的高濃度雜質(zhì)引入?yún)^(qū)。另外，在MOS晶體管形成區(qū)18中，形成高雜質(zhì)濃度的n+源/漏區(qū)426、427。用n-區(qū)316和n+區(qū)426以及用n-區(qū)317和n+區(qū)427分別形成LDD結構的N型源/漏區(qū)。(參看圖53)在圖象元件2一邊的MOS晶體管形成區(qū)18中，在其表面上形成第一絕緣膜71和第二絕緣膜72，并且當例如選擇第一絕緣膜71的膜厚為10nm和選擇第二絕緣膜72的膜厚為30nm時，在注入離子例如是磷(P)的情況下，通過選擇用于形成高雜質(zhì)濃度的源/漏區(qū)的離子注入能量例如為20keV以上，可以形成n+源/漏區(qū)426、427。
接著，如圖41和圖54所示，在CMOS邏輯電路部分4一邊，通過自對準硅化物法，在由多晶硅構成的柵電極301至304上和在源/漏區(qū)421至424上，形成難熔金屬的金屬硅化物層44(參看圖41)。另一方面，當在圖象元件2的一邊形成第一和第二絕緣膜71和72時，那里將不會形成難熔金屬的金屬硅化物層44。關于難熔金屬的金屬，例如可以使用Co、Ti、Mo、Ni、W等等。在本例中，形成Co硅化物層。
在CMOS邏輯電路部分4的一邊，用在第一p型半導體阱區(qū)21中形成的n溝道MOS晶體管Tr1和在第二n型半導體阱區(qū)22中形成的p溝道MOS晶體管Tr2形成CMOS晶體管結構，以及用在第三p型半導體阱區(qū)23中形成的n溝道MOS晶體管Tr3和在第四n型半導體阱區(qū)24中形成的D溝道MOS晶體管Tr4形成CMOS晶體管結構。在圖象元件2的一邊，形成傳感器部分45。在本例中，由用P+半導體區(qū)425和n型半導體區(qū)315以及用n型半導體阱區(qū)11A和p型半導體阱區(qū)425構成作為HAD傳感器的傳感器部分45。
隨后，根據(jù)涉及CMOS型固態(tài)成像器件的常規(guī)技術執(zhí)行布線工藝、在芯片上形成透鏡工藝和濾色器形成工藝。根據(jù)上述工藝，可以取得目標CMOS型固態(tài)成像器件，其中僅在CMOS邏輯電路部分4的一邊形成具有難熔金屬的金屬硅化物層44的CMOS晶體管，而在圖象元件2的一邊沒有形成難熔金屬的金屬硅化物層44。
在上述例子中，使用n型半導體襯底作為共用半導體襯底11，但應該注意到，在其它半導體器件的情況下可以使用p型共用半導體襯底11。而且，能夠分別地形成與上述例子的半導體區(qū)相反的半導體區(qū)。
此外，在上述例子中，在CMOS邏輯電路部分4一邊，將p溝道MOS晶體管Tr2的源/漏區(qū)制作為LDD結構，但還能夠?qū)⒃?漏區(qū)制作為除LDD結構外的結構，即采取消除p-區(qū)312的形式。
依照示例性的實施例，在CMOS邏輯電路部分4一邊的LDD結構的各MOS晶體管上，形成了單層結構的側壁75，側壁75由除氮化硅外的絕緣膜制成，在本例中是氧化硅膜73(第三絕緣膜)。另外，把高濃度的雜質(zhì)離子注入到多晶硅的柵電極中。例如，硼(B)雜質(zhì)被離子注入到p溝道MOS晶體管的一邊以及磷(P)雜質(zhì)被離子注入到n溝道MOS晶體管的一邊。以這種方式形成氧化硅膜而不是氮化硅膜的側壁75，以便當在引入雜質(zhì)后執(zhí)行活化退火處理時，針對引入硼(B)的柵電極，能抑制硼(B)擴散到襯底中。因此，能形成具有極好晶體管特性的p溝道MOS晶體管。至于引入磷(P)的柵電極，很難使磷(P)擴散到襯底中。
而且，本示例性實施例還具有與上述那些實施例相同的效果。更詳細地，能夠制造一種CMOS型固態(tài)成像器件，其中在圖象元件2一邊不形成難熔金屬的金屬硅化物層44，并且僅僅在CMOS邏輯電路部分4、5一邊形成難熔金屬的金屬硅化物層。此外，在CMOS邏輯電路部分4、5一邊的MOS晶體管和在圖象元件2一邊的MOS晶體管都能形成在LDD結構的源/漏區(qū)中。在圖象元件2的一邊，當形成難熔金屬的金屬硅化物層44時，第一和第二絕緣膜71、72的表面被保護，以便可以避免在圖象元件2的一邊形成難熔金屬的金屬硅化物層。當回刻蝕圖象元件2一邊的第三絕緣膜73時，可以將第二絕緣膜72作為刻蝕終止層，以便使傳感器部分的硅襯底表面不暴露到等離子中，使得硅襯底能避免如等離子損傷的損傷和缺陷并且抑制產(chǎn)生污染。而且，類似于結合上述圖26的說明，通過選擇例如具有第一絕緣膜71、第二絕緣膜72、其上的布線等的層間絕緣膜(氮化硅膜)的膜結構的膜厚這樣的條件，能獲得抑制反射的效果。因此，可以獲得具有高速操作和具有低功耗的、降低了寄生電容的CMOS邏輯電路部分4。同時，可使圖象元件2的結漏電流小，即將降低了噪聲電平的高圖象質(zhì)量的成像部分集成在具有高速和低功耗的邏輯電路部分的同一半導體芯片中。
圖55和圖56示出了依照本發(fā)明的半導體器件應用于圖1的CMOS型固態(tài)成像器件的另一個示例性實施例。該例是圖27和圖28所示的CMOS型固態(tài)成像器件的修改例子。
依照示例性實施例的固態(tài)成像器件，使CMOS邏輯電路部分4的一邊構造成類似于上述圖27，其中在MOS晶體管Tr1至Tr4的每個柵電極301至304處的側壁75被形成為單層結構，由例如氧化硅膜(SiO2膜)73的第三絕緣膜構成(參看圖55)。另一方面，圖象元件2的一邊被如下構造，例如氧化硅膜(SiO2膜)71、氮化硅膜(SiN膜)72和氧化硅膜(SiO2膜)73的第一、第二和第三絕緣膜保留在包括傳感器部分45的表面、柵電極304至307和源/漏區(qū)的區(qū)域的整個表面上，沒有被回刻蝕(參看圖56)。然而，其它結構類似于圖27和圖28的結構，以便相同參考數(shù)字放在對應圖27和圖28的部分上，并且省略重復說明。
接著，將使用圖57至圖64描述這種CMOS固態(tài)成像器件的制造方法。圖57至圖60示出了CMOS邏輯電路部分4一邊的制造工序，以及圖61至圖64示出了圖像元件一邊的制造工序，其中沒有形成難熔金屬的金屬硅化物層。圖57至圖60的工序分別對應圖61至圖64的工序。
在該示例性實施例中，首先執(zhí)行與上述圖29至圖34的工藝以及圖42至圖47的工藝相同的工藝。圖57的工藝對應圖34的工藝，以及圖61的工藝對應圖42的工藝。
接著，如圖58和圖62所示，使用柵電極305至307和由沒有被回刻蝕的第一絕緣膜71和第二絕緣膜72組成的側壁作為掩模，通過光致抗蝕劑法和離子注入法，在圖象元件2的一邊形成MOS晶體管的n+源/漏區(qū)426、427。而且，為了更加降低結漏電流，在傳感器部分的n型半導體區(qū)11A的表面上形成p+半導體區(qū)425(參看圖62)。在CMOS邏輯電路部分4的一邊，借助于光致抗蝕劑掩模81，沒有引入雜質(zhì)。(參看圖58)接著，在CMOS邏輯電路部分4的一邊，在進行與圖35至圖37的工序相同的工序之后，形成每個柵電極301至304，以及另外，形成源/漏區(qū)的n-和p-區(qū)311至314。在圖象元件2的一邊，在執(zhí)行與圖48至圖50相同的工序之后，除去光致抗蝕劑掩模78。
接著，如圖59和圖63所示，在CMOS邏輯電路部分4和圖象元件2的全部表面上，形成第三絕緣膜73(與上述相同的氧化硅膜)。
接著，如圖60和圖64所示，在圖象元件的一邊旋涂光致抗蝕劑掩模82，僅回刻蝕在CMOS邏輯電路部分4一邊的第三絕緣膜73，并且形成由第三絕緣膜的氧化硅膜73構成的單層結構的側壁75。
此后，通過執(zhí)行與圖40至圖41的工序相同的工序，在CMOS邏輯電路部分4的一邊形成具有難熔金屬的金屬硅化物層44的CMOS晶體管，以便形成CMOS邏輯電路部分4。另一方面，除去圖象元件2一邊的光致抗蝕劑掩模，以便執(zhí)行圖象元件的形成工序。(參看圖55和圖56)該示例性實施例也具有與上述結合圖27和圖28的CMOS型固態(tài)成像器件及其制造方法相同的操作效果。而且，所述結構是可以自由選擇第二絕緣膜72的膜厚的結構，以便使傳感器部分45的反射光相對于入射光的強度(它取決于第一、第二和第三絕緣膜71、72和73的結構)減少到最小。
圖65和圖66示出了依照本發(fā)明的半導體器件應用于圖1的CMOS型固態(tài)成像器件的另一個示例性實施例。該例是圖27和圖28所示的CMOS型固態(tài)成像器件的修改例子。
依照示例性實施例的固態(tài)成像器件，使CMOS邏輯電路部分4的一邊構造成類似于上述圖27，其中將MOS晶體管Tr1至Tr4的每個柵電極301至304的側壁86形成為單層結構，它由最新形成的第二絕緣膜75(例如氧化硅膜對應第三絕緣膜73)構成(參看圖65)。另一方面，如下構造圖象元件2的一邊，消除第一絕緣膜71(例如，氧化硅膜)，在全部表面上重新旋涂第一絕緣膜84(氮化硅膜對應上述的第二絕緣膜72)，并且同時形成由第二絕緣膜85(氧化硅膜對應第三絕緣膜73)組成的側壁87(參看圖66)。然而，其它結構類似于圖27和圖28的結構，以便相同參考數(shù)字放在對應圖27和圖28的部分上，并且省略重復說明。
接著，將使用圖67至圖72描述這種CMOS固態(tài)成像器件的制造方法。圖67至圖69示出了CMOS邏輯電路4一邊的制造工序，以及圖70至圖72示出了圖像元件一邊的制造工序，不形成難熔金屬的金屬硅化物層。圖67至圖69的工序分別對應圖70至圖72的工序。
在該示例性實施例中，在消除第一絕緣膜71(例如SiO2膜)的條件下，首先執(zhí)行與上述圖29至圖34的工藝以及圖42至圖47的工藝相同的工藝。圖67的工藝對應圖34的工藝。以及圖70的工藝對應圖47的工藝，但是第一絕緣膜84(例如，氮化硅膜)最新堆疊在柵絕緣膜283和柵電極305至307上。選擇如氮化硅膜的第一絕緣膜84的膜厚為大約40nm。
接著，執(zhí)行與圖35至圖38的工序相同的工序，即，在CMOS邏輯電路部分4的一邊形成柵電極301至304，另外，形成源/漏區(qū)的n-和p-區(qū)311至314，以及在全部表面上堆疊第二絕緣膜85(例如，氧化硅膜)。選擇如氧化硅膜的第二絕緣膜85的膜厚為大約100nm。在圖象元件2的一邊，執(zhí)行與圖49至圖51的工序相同的工序。
接著，如圖68和圖71所示，通過回刻蝕在CMOS邏輯電路部分4的一邊和圖象元件2一邊的第二絕緣膜85，分別在柵電極301至307的側壁上形成由第二絕緣膜85構成的側壁86。
接著，如圖69和圖72所示(對應上述圖40和圖53)，在CMOS邏輯電路部分4的一邊和圖象元件2的一邊，通過離子注入預定導電類型的高濃度的雜質(zhì)，形成n+和p+源/漏區(qū)421至424、p+半導體區(qū)425和n+源/漏區(qū)426、427。針對圖象元件2上的離子注入，在磷(P)的離子注入的情況下，用例如20keV以上的能量進行注入。此后，通過執(zhí)行與圖41和圖54的工序相同的工序，形成難熔金屬的金屬硅化物層44，以便執(zhí)行CMOS邏輯電路部分4的形成工序。另一方面，在執(zhí)行圖象元件2的形成工序時，沒有形成難熔金屬的金屬硅化物層。
該示例性實施例也具有與上述結合圖27和圖28的CMOS型固態(tài)成像器件及其制造方法相同的操作效果。針對氧化硅膜和氮化硅膜的2層結構，當能夠更加降低光接收傳感器部分45上的反射光相對于入射光的強度時，可以改變該示例性實施例的結構。
圖73和圖74示出了依照本發(fā)明的半導體器件應用于圖1的CMOS型固態(tài)成像器件的另一個示例性實施例。該例是圖27和圖28所示的CMOS型固態(tài)成像器件的修改例子。
依照示例性實施例的固態(tài)成像器件，使CMOS邏輯電路部分4的一邊構造成類似于上述圖27，其中將在MOS晶體管Tr1至Tr4的每個柵電極301至304上的側壁75形成為單層結構，它由例如氧化硅膜(SiO2膜)73的第三絕緣膜構成(參看圖73)。另一方面，如下構造圖象元件2的一邊，堆疊第一絕緣膜84(氮化硅膜對應上述的第二絕緣膜72)第二絕緣膜85(氧化硅膜對應第三絕緣膜73)，以便覆蓋包括柵絕緣膜283的表面和柵電極305至307的整個表面。(參看圖74)然而，其它結構類似于圖27和圖28的結構，以便相同參考數(shù)字放在對應圖27和圖28的部分上，并且省略重復說明。
接著，將使用圖75至圖82描述這種CMOS固態(tài)成像器件的制造方法。圖75至圖78示出了CMOS邏輯電路4一邊的制造工序，以及圖79至圖82示出了不形成難熔金屬的金屬硅化物層的圖像元件一邊的制造工序。圖75至圖78的工序分別對應圖79至圖82的工序。
在該示例性實施例中，在消除第一絕緣膜71(例如SiO2膜)的條件下，首先執(zhí)行與上述圖29至圖34的工藝以及圖42至圖47的工藝相同的工藝。圖75的工藝對應圖34的工藝，以及圖79的工藝對應圖47的工藝，但是第一絕緣膜84(例如，氮化硅膜)最新堆疊在柵絕緣膜283和柵極305至307上。選擇如氮化硅膜的第一絕緣膜84的膜厚為大約40nm。
接著，如圖76和圖80所示，在圖象元件2的一邊，使用柵電極305至307和由未被回刻蝕的第一絕緣膜84構成的側壁作為掩模，用光致抗蝕劑法和離子注入法形成MOS晶體管的n+源/漏區(qū)426，427。而且，為了更加降低結漏電流，在傳感器部分的n型半導體區(qū)11A的表面上形成p+半導體區(qū)425(參看圖80)。在CMOS邏輯電路部分4的一邊，借助于光致抗蝕劑掩模88，未引入雜質(zhì)。(參看圖76)接著，在CMOS邏輯電路部分4的一邊，在執(zhí)行與圖35至圖37的工藝相同的工藝后，形成每個柵電極301至304，以及另外，形成源/漏區(qū)的n-和p-區(qū)311至314。在圖象元件2的一邊，在執(zhí)行與圖48至圖50的工序相同的工序之后，除去光致抗蝕劑掩模78。
接著，如圖77和圖81所示，在CMOS邏輯電路部分4和圖象元件2的整個表面上形成第二絕緣膜85(如氧化硅膜)。
接著，如圖78和圖82所示，用光致抗蝕劑掩模89旋涂圖象元件2的一邊，僅回刻蝕在CMOS邏輯電路部分4的一邊的第二絕緣膜85，并且形成由第二絕緣膜的氧化硅膜85構成的單層結構的側壁86。
此后，通過執(zhí)行與圖40至圖41的工序相同的工序，在CMOS邏輯電路部分4的一邊，形成具有難熔金屬的金屬硅化物層44的CMOS晶體管，以便形成CMOS邏輯電路部分4。另一方面，除去圖象元件一邊的光致抗蝕劑掩模82，以便執(zhí)行圖象元件2的形成工序。(參看圖73和圖74)該示例性實施例也具有與上述結合圖27和圖28的CMOS型固態(tài)成像器件及其制造方法相同的操作效果。而且，所述結構是可以自由選擇第一絕緣膜84的膜厚的結構，以便使傳感器部分45上的反射光相對于入射光的強度(它取決于第一絕緣膜84的結構)減少到最小。
上述示例性的實施例涉及應用于CMOS型固態(tài)成像器件的情況，但是本發(fā)明不局限于這種CMOS型固態(tài)成像器件。例如，如圖83所示，本發(fā)明還可適用于半導體器件61，即，具有嵌入式DRAM的所謂邏輯半導體集成電路(LSI)，它由DRAM單元62以及設置在DRAM單元62周圍的CMOS邏輯電路部分63、64和模擬電路部分65、66構成，其中一個存儲器單元由MOS晶體管和電容器構成。在這種情況下，在DRAM單元62的一邊，在MOS晶體管上不形成難熔金屬的金屬硅化物層，以及在CMOS邏輯電路部分63、64的一邊，在CMOS晶體管上形成難熔金屬的金屬硅化物層。這種帶有嵌入式DRAM61的邏輯LSI也設計為具有高品質(zhì)特性。
而且，用于選擇地形成難熔金屬的金屬硅化物層的區(qū)域不受上述例子的限制。例如，考慮到邏輯電路部分內(nèi)部的例如I/O單元的靜電擊穿，不必在形成保護晶體管或保護二極管的區(qū)域中形成難熔金屬的金屬硅化物層。換句話說，這種情況中的邏輯電路落入在依照本發(fā)明未形成難熔金屬的金屬硅化物層的區(qū)域的范圍內(nèi)。
而且，本發(fā)明可廣泛地適用于在一塊半導體芯片內(nèi)的區(qū)域中選擇地形成難熔金屬的金屬硅化物層的各種器件。
因此，本發(fā)明可適用于裝配有這些各種器件的各種電子裝置。依照本發(fā)明，通過采用實現(xiàn)小尺寸和高性能的半導體器件，可以促使各種電子裝置具有小尺寸和具有高性能。尤其是，通過使其應用于例如手機的移動通訊終端，可以獲得非常大的效果。這樣的電子裝置包括在本發(fā)明的范圍內(nèi)。
而且，上述絕緣膜35、36、38或絕緣膜51、52的材料不局限于上述的組合，并且根據(jù)需要在任何時候可以進行改變。
權利要求
1.一種半導體裝置，具有在襯底上形成有硅化物層的第一區(qū)和沒有形成硅化物層的第二區(qū)，其中在形成于所述第一區(qū)中的第一場效應晶體管的柵電極的側壁上形成由多個絕緣膜構成的側壁，在所述第一場效應晶體管的源/漏區(qū)中形成所述硅化物層，用所述多個絕緣膜的下層絕緣膜覆蓋所述第二區(qū)和形成在所述第二區(qū)中的第二場效應晶體管；以及對應所述第二場效應晶體管的柵電極的側壁形成由所述多層絕緣膜的上層絕緣膜構成的側壁。
2.根據(jù)權利要求1的半導體裝置，其中在形成于所述第一區(qū)中的第一場效應晶體管的柵電極上形成硅化物層。
3.根據(jù)權利要求1的半導體裝置，其中用第一絕緣膜、第二絕緣膜和第三絕緣膜形成所述多個絕緣膜；用所述第一和第二絕緣膜形成覆蓋所述第二區(qū)的下層；以及用所述第三絕緣膜形成所述上層。
4.根據(jù)權利要求3的半導體裝置，其中用具有與所述第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第二絕緣膜。
5.根據(jù)權利要求3的半導體裝置，其中用氧化硅膜形成所述第一和第三絕緣膜以及用氮化硅膜形成所述第二絕緣膜。
6.根據(jù)權利要求3的半導體裝置，其中選擇形成所述第一絕緣膜的氧化硅膜的膜厚為20nm以下，選擇形成所述第二絕緣膜的氮化硅膜的膜厚為30nm以下，以及選擇形成所述第三絕緣膜的氧化硅膜的膜厚為100nm以下。
7.根據(jù)權利要求1的半導體裝置，其中用第一絕緣膜和第二絕緣膜形成所述多個絕緣膜，用所述第一絕緣膜形成覆蓋所述第二區(qū)的下層，以及用所述第二絕緣膜形成所述上層絕緣膜。
8.根據(jù)權利要求7的半導體裝置，其中用具有與所述第一絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第二絕緣膜。
9.根據(jù)權利要求7的半導體裝置，其中用氮化硅膜形成所述第一絕緣膜并用氧化硅膜形成所述第二絕緣膜。
10.根據(jù)權利要求7的半導體裝置，其中選擇形成所述第一絕緣膜的氮化硅膜的膜厚為30nm以下，以及選擇形成所述第二絕緣膜的氧化硅膜的膜厚為100nm以下。
11.根據(jù)權利要求1的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的所述第一場效應晶體管以及在所述第二區(qū)中形成信號電荷存儲裝置。
12.根據(jù)權利要求1的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有圖象元件和由第二場效應晶體管和傳感器部分組成的成像區(qū)，使其用作CMOS型固態(tài)成像器件。
13.根據(jù)權利要求12的半導體裝置，其中在所述成像區(qū)上堆疊第一絕緣膜的氧化硅膜、第二絕緣膜的氮化硅膜以及上層絕緣膜的氮化硅膜；選擇所述第一絕緣膜的氧化硅膜的膜厚為20nm以下；以及選擇所述第二絕緣膜的氮化硅膜和所述上層絕緣膜的氮化硅膜的總膜厚在150nm和20nm之間。
14.根據(jù)權利要求1的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元，使其用作具有嵌入式DRAM的邏輯半導體集成電路。
15.一種半導體裝置的制造方法，包括經(jīng)由絕緣膜在襯底上將要形成硅化物層的第一區(qū)和不會形成硅化物層的第二區(qū)上形成柵電極的工序；使用所述柵電極作為掩模通過把雜質(zhì)引入到所述襯底而形成第一雜質(zhì)引入?yún)^(qū)的工序；在包括所述柵電極的所述襯底的全部表面上形成作為下層的絕緣膜的工序；通過僅僅選擇性地回刻蝕在所述第一區(qū)上成為所述下層的絕緣膜，來在柵電極的側壁上形成側壁的工序；在所述第一和第二區(qū)上形成成為上層的絕緣膜，通過回刻蝕成為所述上層的所述絕緣膜在對應所述柵電極的側壁的部分上形成側壁，以及使用所述側壁和所述柵電極作為掩模來引入雜質(zhì)，從而形成第二雜質(zhì)引入?yún)^(qū)的工序；以及選擇地在所述第一區(qū)的第二雜質(zhì)引入?yún)^(qū)上或在所述第二雜質(zhì)引入?yún)^(qū)和所述柵電極上形成硅化物層的工序。
16.根據(jù)權利要求15的半導體裝置的制造方法，其中用第一絕緣膜、第二絕緣膜和第三絕緣膜的3層膜形成構成所述下層和上層絕緣膜的所述多個絕緣膜；用所述第一和第二絕緣膜形成該下層膜；以及用所述第三絕緣膜形成所述上層膜。
17.根據(jù)權利要求16的半導體裝置的制造方法，其中用具有與所述第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第二絕緣膜。
18.根據(jù)權利要求16的半導體裝置的制造方法，其中用氧化硅膜形成所述第一絕緣膜；用氮化硅膜形成所述第二絕緣膜以及用氧化硅膜形成所述第三絕緣膜。
19.根據(jù)權利要求15的半導體裝置的制造方法，其中用第一絕緣膜和第二絕緣膜的2層膜形成構成所述下層和上層絕緣膜的所述多個絕緣膜；用所述第一絕緣膜形成所述下層膜；以及用所述第二絕緣膜形成所述上層膜。
20.根據(jù)權利要求19的半導體裝置的制造方法，其中用具有與所述第二絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第一絕緣膜。
21.根據(jù)權利要求19的半導體裝置的制造方法，其中用氧化硅膜形成所述第一絕緣膜以及用氮化硅膜形成所述第二絕緣膜。
22.根據(jù)權利要求15的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的場效應晶體管和由傳感器部分組成的成像區(qū)，以便制造CMOS型固態(tài)成像器件。
23.根據(jù)權利要求15的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由包括所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)的場效應晶體管和電容器構成的存儲器，以便制造具有嵌入式DRAM的邏輯半導體集成電路。
24.一種電子設備，裝配有具有在襯底上形成有硅化物層的第一區(qū)和沒有形成硅化物層的第二區(qū)的半導體裝置，其中在形成于所述第一區(qū)中的第一場效應晶體管的柵電極的側壁上形成由多個絕緣膜構成的側壁，在所述第一場效應晶體管的源/漏區(qū)中或源/漏區(qū)和柵電極中形成所述硅化物層，用所述多個絕緣膜的下層絕緣膜覆蓋所述第二區(qū)和形成在所述第二區(qū)中的第二場效應晶體管；以及對應所述第二場效應晶體管的柵電極的側壁形成由所述多個絕緣膜的上層絕緣膜構成的側壁。
25.根據(jù)權利要求24的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成信號電荷存儲裝置。
26.根據(jù)權利要求24的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有圖象元件和由第二場效應晶體管及傳感器部分組成的成像區(qū)，使其用作CMOS型固態(tài)成像器件。
27.根據(jù)權利要求24的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元，使其用作用于具有嵌入式DRAM的邏輯半導體集成電路的半導體裝置。
28.根據(jù)權利要求24的電子設備，其中所述電子設備是便攜型通訊裝置。
29.一種半導體裝置，具有在襯底上形成有硅化物層的第一區(qū)和沒有形成硅化物層的第二區(qū)，其中用多個絕緣膜的下層絕緣膜覆蓋所述第二區(qū)和在所述第二區(qū)中形成的第二場效應晶體管，對應所述第二場效應晶體管的柵電極的側壁形成由所述多個絕緣膜的上層絕緣膜構成的單層膜的側壁，在形成于所述第一區(qū)的第一場效應晶體管的柵電極的側壁上形成由不包括氮化硅的所述單層膜構成的側壁，以及在所述第一場效應晶體管的源/漏區(qū)中或源/漏區(qū)和柵電極中形成所述硅化物層。
30.一種半導體裝置，具有在襯底上形成有硅化物層的第一區(qū)和沒有形成硅化物層的第二區(qū)，其中用多個絕緣膜覆蓋所述第二區(qū)和在所述第二區(qū)中形成的第二場效應晶體管，在形成于所述第一區(qū)中的所述第一場效應晶體管的柵電極的側壁上形成由不包括氮化硅的所述多個絕緣膜的上層絕緣膜構成的單層膜的側壁，以及在所述第一場效應晶體管的源/漏區(qū)中或在源/漏區(qū)和柵電極中形成所述硅化物層。
31.根據(jù)權利要求29的半導體裝置，其中用第一絕緣膜、第二絕緣膜和第三絕緣膜形成所述多個絕緣膜；用所述第一和第二絕緣膜形成覆蓋所述第二區(qū)的下層；以及用所述第三絕緣膜形成所述上層。
32.根據(jù)權利要求31的半導體裝置，其中用氧化硅膜形成所述第一和第三絕緣膜以及用氮化硅膜形成所述第二絕緣膜。
33.根據(jù)權利要求32的半導體裝置，其中選擇形成所述第一絕緣膜的氧化硅膜的膜厚為20nm以下，選擇形成所述第二絕緣膜的氮化硅膜的膜厚為30nm以下，以及選擇形成所述第三絕緣膜的氧化硅膜的膜厚為100nm以下。
34.根據(jù)權利要求29的半導體裝置，其中用第一絕緣膜和第二絕緣膜形成所述多個絕緣膜，用所述第一絕緣膜形成覆蓋所述第二區(qū)的下層，以及用所述第二絕緣膜形成所述上層絕緣膜。
35.根據(jù)權利要求34的半導體裝置，其中用氮化硅膜形成所述第一絕緣膜以及用氧化硅膜形成所述第二絕緣膜。
36.根據(jù)權利要求35的半導體裝置，其中選擇形成所述第一絕緣膜的氮化硅膜的膜厚為100nm以下，以及選擇形成所述第二絕緣膜的氧化硅膜的膜厚為100nm以下。
37.根據(jù)權利要求30的半導體裝置，其中用第一絕緣膜、第二絕緣膜和第三絕緣膜形成所述多個絕緣膜；以及用所述第三絕緣膜形成所述上層絕緣膜。
38.根據(jù)權利要求37的半導體裝置，其中用氧化硅膜形成所述第一和第三絕緣膜以及用氮化硅膜形成所述第二絕緣膜。
39.根據(jù)權利要求38的半導體裝置，其中選擇形成所述第一絕緣膜的氧化硅膜的膜厚為20nm以下，選擇形成所述第二絕緣膜的氮化硅膜的膜厚為30nm以下，以及選擇形成所述第三絕緣膜的氧化硅膜的膜厚為100nm以下。
40.根據(jù)權利要求30的半導體裝置，其中用第一絕緣膜和第二絕緣膜形成所述多個絕緣膜；以及用所述第二絕緣膜形成所述上層絕緣膜。
41.根據(jù)權利要求40的半導體裝置，其中用氮化硅膜形成所述第一絕緣膜以及用氧化硅膜形成所述第二絕緣膜。
42.根據(jù)權利要求41的半導體裝置，其中選擇形成所述第一絕緣膜的氮化硅膜的膜厚為100nm以下，以及選擇形成所述第二絕緣膜的氧化硅膜的膜厚為100nm以下。
43.根據(jù)權利要求29的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的所述第一場效應晶體管以及在所述第二區(qū)中形成信號電荷存儲裝置。
44.根據(jù)權利要求30的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的所述第一場效應晶體管以及在所述第二區(qū)中形成信號電荷存儲裝置。
45.根據(jù)權利要求29的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有圖象元件并由第二場效應晶體管和傳感器部分組成的成像區(qū)，使其用作CMOS型固態(tài)成像器件。
46.根據(jù)權利要求45的半導體裝置，其中在所述成像區(qū)上堆疊第一絕緣膜的氧化硅膜、第二絕緣膜的氮化硅膜以及上層絕緣膜的氮化硅膜；選擇所述第一絕緣膜的氧化硅膜的膜厚為20nm以下；以及選擇所述第二絕緣膜的氮化硅膜和所述上層絕緣膜的氮化硅膜的總膜厚在150nm和20nm之間。
47.根據(jù)權利要求29的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元，使其用作具有嵌入式DRAM的邏輯半導體集成電路。
48.根據(jù)權利要求30的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有圖象元件并由第二場效應晶體管和傳感器部分組成的成像區(qū)，使其用作CMOS型固態(tài)成像器件。
49.根據(jù)權利要求30的半導體裝置，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元，使其用作具有嵌入式DRAM的邏輯半導體集成電路。
50.一種半導體裝置的制造方法，包括經(jīng)由柵絕緣膜在襯底上將要形成硅化物層的第一區(qū)和不會形成硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理所述第二區(qū)的所述柵電極的材料膜來形成柵電極的工序；使用所述柵電極作為掩模通過把雜質(zhì)引入第二區(qū)來形成第一雜質(zhì)引入?yún)^(qū)的工序；在所述第一區(qū)和所述第二區(qū)的全部表面上堆疊第一絕緣膜和第二絕緣膜的工序；掩蔽所述第二區(qū)的上表面，在除去所述第一區(qū)的所述柵電極的所述材料膜上的所述第一和第二絕緣膜并且構圖處理所述柵電極的材料膜的工序中形成柵電極，以及使用所述柵電極作為掩模把雜質(zhì)引入所述第一區(qū)，來形成第二雜質(zhì)引入?yún)^(qū)的工序；通過在所述第一區(qū)和所述第二區(qū)的全部表面上形成所述第三絕緣膜并隨后回刻蝕所述第三絕緣膜，從而在所述第一區(qū)中的柵電極的側壁上形成由第三絕緣膜制成的單層膜的側壁以及在所述第二區(qū)中的所述柵電極的側壁上經(jīng)由第一和第二絕緣膜用所述第三絕緣膜形成側壁的工序；使用所述柵電極和所述側壁作為掩模通過在所述第一區(qū)和所述第二區(qū)中引入雜質(zhì)來形成第三雜質(zhì)引入?yún)^(qū)的工序；以及在所述第一區(qū)的第三雜質(zhì)引入?yún)^(qū)上或在所述第三雜質(zhì)引入?yún)^(qū)和柵電極上形成硅化物層的工序。
51.一種半導體裝置的制造方法，包括經(jīng)由柵絕緣膜在襯底上將要形成硅化物層的第一區(qū)和不會形成硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理所述第二區(qū)的所述柵電極的材料膜來形成柵電極的工序；使用所述柵電極作為掩模通過把雜質(zhì)引入所述第二區(qū)來形成第一雜質(zhì)引入?yún)^(qū)的工序；在所述第一區(qū)和所述第二區(qū)的全部表面上堆疊第一絕緣膜和第二絕緣膜的工序；使用所述柵電極的所述第一和第二絕緣膜以及所述柵電極的側壁作為掩模，通過把雜質(zhì)引入到所述第二區(qū)中來形成第二雜質(zhì)引入?yún)^(qū)的工序；掩蔽所述第二區(qū)的上表面，在除去所述第一區(qū)的所述柵電極的所述材料膜上的所述第一和第二絕緣膜并且構圖處理所述柵電極的所述材料膜的工藝中形成柵電極，以及使用所述柵電極作為掩模把雜質(zhì)引入所述第一區(qū)，從而形成第三雜質(zhì)引入?yún)^(qū)的工藝；以及在所述第一區(qū)和所述第二區(qū)的全部表面上形成第三絕緣膜并隨后掩蔽所述第二區(qū)并回刻蝕所述第三絕緣膜，在所述第一區(qū)中的所述柵電極的側壁上形成由第三絕緣膜構成的單層膜的側壁，以及使用所述柵電極和所述側壁作為掩模把雜質(zhì)引入到所述第一區(qū)中，來形成第四雜質(zhì)引入?yún)^(qū)的工序；以及在所述第一區(qū)的所述第四雜質(zhì)引入?yún)^(qū)上或在所述第四雜質(zhì)引入?yún)^(qū)和所述柵電極上形成硅化物層的工序。
52.一種半導體裝置的制造方法，包括經(jīng)由柵絕緣膜在襯底上將要形成硅化物層的第一區(qū)和不會形成硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理所述第二區(qū)的所述柵電極的材料膜來形成柵電極的工序；使用所述柵電極作為掩模通過把雜質(zhì)引入所述第二區(qū)來形成第一雜質(zhì)引入?yún)^(qū)的工序；在所述第一區(qū)和所述第二區(qū)的全部表面上形成第一絕緣膜的工序；掩蔽所述第二區(qū)，在除去所述第一區(qū)的所述柵電極的所述材料膜上的所述第一絕緣膜并且構圖處理所述柵電極的所述材料膜的工藝中形成柵電極，以及用所述柵電極作為掩模把雜質(zhì)引入所述第一區(qū)，來形成第二雜質(zhì)引入?yún)^(qū)的工序；通過在所述第一區(qū)和所述第二區(qū)的全部表面上形成第二絕緣膜并隨后回刻蝕所述第二絕緣膜，在所述第一區(qū)的柵電極的側壁上形成由第二絕緣膜構成的單層膜的側壁以及在所述第二區(qū)中的所述柵電極的側壁上經(jīng)由所述第一絕緣膜用所述第二絕緣膜形成側壁的工序；使用所述柵電極和所述側壁作為掩模，通過在所述第一區(qū)和所述第二區(qū)中引入雜質(zhì)，來形成第三雜質(zhì)引入?yún)^(qū)的工序；以及在所述第一區(qū)的第三雜質(zhì)引入?yún)^(qū)上或在所述第三雜質(zhì)引入?yún)^(qū)和柵電極上形成硅化物層的工序。
53.一種半導體裝置的制造方法，包括經(jīng)由柵絕緣膜在半導體襯底上將要形成硅化物層的第一區(qū)和不會形成硅化物層的第二區(qū)上形成柵電極的材料膜的工序；通過僅選擇性地構圖處理所述第二區(qū)的所述柵電極的材料膜來形成柵電極的工序；使用所述柵電極作為掩模通過把雜質(zhì)引入所述第二區(qū)來形成第一雜質(zhì)引入?yún)^(qū)的工序；在所述第一區(qū)和所述第二區(qū)的全部表面上形成第一絕緣膜的工序；使用所述柵電極的所述第一絕緣膜和所述柵電極的側壁作為掩模，通過把雜質(zhì)引入到所述第二區(qū)中，來形成第二雜質(zhì)引入?yún)^(qū)的工序；掩蔽所述第二區(qū)，在除去所述第一區(qū)的所述柵電極的所述材料膜上的所述第一絕緣膜并且構圖處理所述柵電極的材料膜的處理中形成柵電極，以及使用所述柵電極作為掩模把雜質(zhì)引入所述第一區(qū)，來形成第三雜質(zhì)引入?yún)^(qū)的工序；在所述第一區(qū)和所述第二區(qū)的全部表面上形成第二絕緣膜并隨后掩蔽第二區(qū)并回刻蝕所述第二絕緣膜，在所述第一區(qū)的柵電極的側壁上形成由第二絕緣膜構成的單層膜的側壁，以及使用所述柵電極和所述側壁作為掩模把雜質(zhì)引入到所述第一區(qū)中，來形成第四雜質(zhì)引入?yún)^(qū)的工序；以及在所述第一區(qū)的所述第四雜質(zhì)引入?yún)^(qū)上或在所述第四雜質(zhì)引入?yún)^(qū)和柵電極上形成硅化物層的工序。
54.根據(jù)權利要求50的半導體裝置的制造方法，其中用具有與所述第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第二絕緣膜。
55.根據(jù)權利要求54的半導體裝置的制造方法，其中用氧化硅膜形成所述第一絕緣膜；用氮化硅膜形成所述第二絕緣膜以及用氧化硅膜形成所述第三絕緣膜。
56.根據(jù)權利要求51的半導體裝置的制造方法，其中用具有與所述第三絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第二絕緣膜。
57.根據(jù)權利要求56的半導體裝置的制造方法，其中用氧化硅膜形成所述第一絕緣膜；用氮化硅膜形成所述第二絕緣膜以及用氧化硅膜形成所述第三絕緣膜。
58.根據(jù)權利要求52的半導體裝置的制造方法，其中用具有與所述第二絕緣膜的刻蝕特性不同的刻蝕特性的絕緣膜形成所述第一絕緣膜。
59.根據(jù)權利要求58的半導體裝置的制造方法，其中用氮化硅膜形成所述第一絕緣膜以及用氧化硅膜形成所述第二絕緣膜。
60.根據(jù)權利要求53的半導體裝置的制造方法，其中用具有與所述第二絕緣膜的刻蝕特性不同的絕緣膜形成所述第一絕緣膜。
61.根據(jù)權利要求60的半導體裝置的制造方法，其中用氮化硅膜形成所述第一絕緣膜以及用氧化硅膜形成所述第二絕緣膜。
62.根據(jù)權利要求50的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的場效應晶體管和由傳感器部分組成的成像區(qū)，以便制造CMOS型固態(tài)成像器件。
63.根據(jù)權利要求50的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由包括所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)的場效應晶體管和電容器構成的存儲器，以便制造具有嵌入式DRAM的邏輯半導體集成電路。
64.根據(jù)權利要求51的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的場效應晶體管和由傳感器部分組成的成像區(qū)，以便制造CMOS型固態(tài)成像器件。
65.根據(jù)權利要求51的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由包括所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)的場效應晶體管和電容器構成的存儲器，以便制造具有嵌入式DRAM的邏輯半導體集成電路。
66.根據(jù)權利要求52的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的場效應晶體管和由傳感器部分組成的成像區(qū)，以便制造CMOS型固態(tài)成像器件。
67.根據(jù)權利要求52的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由包括所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)的場效應晶體管和電容器構成的存儲器，以便制造具有嵌入式DRAM的邏輯半導體集成電路。
68.根據(jù)權利要求53的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的場效應晶體管和由傳感器部分組成的成像區(qū)，以便制造CMOS型固態(tài)成像器件。
69.根據(jù)權利要求53的半導體裝置的制造方法，其中在所述第一區(qū)中形成由所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)組成的并構成邏輯電路的場效應晶體管，以及在所述第二區(qū)中形成由包括所述柵電極和所述第一及第二雜質(zhì)引入?yún)^(qū)的場效應晶體管和電容器構成的存儲器，以便制造具有嵌入式DRAM的邏輯半導體集成電路。
70.一種電子設備，裝配有具有在襯底上形成有硅化物層的第一區(qū)和沒有形成硅化物層的第二區(qū)的半導體裝置，其中用多個絕緣膜的下層絕緣膜覆蓋所述第二區(qū)和在所述第二區(qū)中形成的第二場效應晶體管，對應所述第二場效應晶體管的柵電極的側壁形成由所述多個絕緣膜的上層絕緣膜構成的單層膜的側壁，在形成于所述第一區(qū)中的第一場效應晶體管的柵電極的側壁上形成由不包括氮化硅的所述單層膜構成的側壁；以及在所述第一場效應晶體管的源/漏區(qū)中或在源/漏區(qū)和柵電極中形成所述硅化物層。
71.根據(jù)權利要求70的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的所述第一場效應晶體管以及在所述第二區(qū)中形成信號電荷存儲裝置。
72.根據(jù)權利要求70的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有圖象元件并由第二場效應晶體管和傳感器部分組成的成像區(qū)，使其用作CMOS型固態(tài)成像器件。
73.根據(jù)權利要求70的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元，使其用作用于具有嵌入式DRAM的邏輯半導體集成電路的半導體裝置。
74.根據(jù)權利要求70的電子設備，其中所述電子設備是便攜型通訊裝置。
75.一種電子設備，裝配有具有在襯底上形成有硅化物層的第一區(qū)和沒有形成硅化物層的第二區(qū)的半導體裝置，其中用多個絕緣膜覆蓋所述第二區(qū)和在所述第二區(qū)中形成的第二場效應晶體管，在形成于所述第一區(qū)中的所述第一場效應晶體管的柵電極的側壁上形成由多個絕緣膜的上層絕緣膜構成并不包括氮化硅的側壁，以及在所述第一場效應晶體管的源/漏區(qū)中或在源/漏區(qū)和柵電極中形成所述硅化物層。
76.根據(jù)權利要求75的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的所述第一場效應晶體管以及在所述第二區(qū)中形成信號電荷存儲裝置。
77.根據(jù)權利要求75的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有圖象元件并由第二場效應晶體管和傳感器部分組成的成像區(qū)，使其用作CMOS型固態(tài)成像器件。
78.根據(jù)權利要求75的電子設備，其中在所述第一區(qū)中形成構成邏輯電路的第一場效應晶體管，以及在所述第二區(qū)中形成具有由第二場效應晶體管和電容器組成的存儲器的DRAM單元，使其用作用于具有嵌入式DRAM的邏輯半導體集成電路的半導體裝置。
79.根據(jù)權利要求76的電子設備，其中所述電子設備是便攜型通訊裝置。
全文摘要
本發(fā)明提出一種半導體裝置、其制造方法以及提出一種裝配有這樣半導體裝置的電子設備，可制成CMOS型固態(tài)成像裝置，在單個半導體芯片中集成由不具有難熔金屬的金屬硅化物層的LDD結構的MOS晶體管形成的成像區(qū)、DRAM單元的區(qū)域等等。依照本發(fā)明，如下構造半導體裝置使用具有多層的絕緣膜；在形成有金屬硅化物層的區(qū)域和未形成金屬硅化物層的區(qū)域中，通過回刻蝕多層或單層絕緣膜形成在柵電極上的側壁；在其表面被涂覆的下層絕緣膜上形成由上層絕緣膜構成的側壁，或保持多層的絕緣膜不變。
文檔編號H01L27/092GK1552100SQ0380096
公開日2004年12月1日 申請日期2003年5月14日 優(yōu)先權日2002年5月14日
發(fā)明者永野隆史, 森田靖 申請人:索尼株式會社