專利名稱：一種高速信元傳輸的實現方法
技術領域：
本發(fā)明涉及高速信元傳輸技術，特別是指一種在數字芯片之間進行高速信元傳輸的實現方法。
針對提高芯片管腳的數據傳輸速度問題，目前業(yè)界存在多種解決方案，較常見的有下面幾種1、在芯片內集成串行器/解串行器(SerDes)的方案。
這種方案的原理如

圖1所示，在芯片A內部有一個并行/串行轉換器(P/S)11和一個時鐘倍頻電路12，在芯片B內部有一個串行/并行轉換器(S/P)13和一個時鐘恢復電路14，在芯片A和芯片B之間由一根高速串行數據線連接。芯片A和芯片B在進行數據傳輸時，芯片A首先將內部的并行數據經并行/串行轉換器11轉換為串行數據后傳輸至芯片B，隨后芯片B將接收到的串行數據經串行/并行轉換器13轉換后恢復為并行數據。時鐘倍頻電路和時鐘恢復電路用于提供時鐘并保證時鐘同步。
這種方案被應用在很多現場可編程門陣列(FPGA)或專用集成電路(ASIC)的設計上。它的優(yōu)點在于能夠用非常少的PIN實現很高的數據吞吐量，而且在傳輸數據時，可以采用特定的編碼方式，使時鐘信號可以在接收端被提取出來，無需單獨傳遞時鐘信號。缺點是需要專門的時鐘倍頻電路和時鐘提取電路，工藝要求高，而且還需要使用特殊的便于提取時鐘和同步信號的數據編碼。
2、使用2倍數據傳輸速率的輸入輸出緩沖(DDR IOB)方式傳輸數據的方案。
這種方案的原理如圖2所示，在芯片A和芯片B內部分別有一個2倍數據傳輸速率的輸入輸出緩沖器(DDR IOB)21和22，芯片A和芯片B之間通過一根DDR數據線和一根數據隨路時鐘線連接。數據的具體傳輸過程如下所述芯片A內部的2路并行數據經過DDR IOB21編碼后形成一路串行數據傳輸至芯片B，串行數據傳輸速率相當于原并行數據傳輸率的2倍，芯片B接收到的串行數據再經過一個DDR IOB22解碼后恢復為2路并行數據。在這種方案中，芯片A和芯片B之間通過一根數據隨路時鐘線保持時鐘同步。
這種做法的優(yōu)點是電路簡單，因為很多芯片都支持DDR IOB，所以只要求芯片具有DDR IOB即可，無需時鐘倍頻和恢復電路；缺點是數據傳輸速率低，同樣的管腳數目，只能將數據傳輸速率提高1倍，同時還需要額外的隨路時鐘信號線。圖2中的DDR數據線可以不止一根，例如，如果需要傳輸32bit的并行數據，可以使用16根DDR數據線和1根數據隨路時鐘信號線。
3、擴展到4倍數據傳輸速率的DDR IOB方式傳輸數據的方案。
這種方案的原理如圖3所示，芯片A和芯片B之間通過一根高速串行數據線、一根數據隨路時鐘線和一根Frame指示信號線連接。在芯片A內部有兩個P/S31、一個DDR IOB32和一個時鐘倍頻器33，在芯片B內部有兩個S/P35、一個DDR IOB34和一個時鐘分頻器36。在芯片A內部，并行數據先經兩個P/S31兩兩復用，再進入DDR IOB32編碼后進行傳輸。芯片B將接收到的串行數據先經過DDR IOB34解碼，再經兩個S/P35解復用就恢復為并行數據。
這種方案的電路比第2種稍稍復雜，需要將并行數據兩兩復用后再經過DDR IOB編碼進行傳輸，并且芯片A和B之間傳輸串行數據所需的時鐘頻率為系統(tǒng)時鐘頻率的2倍，但優(yōu)點是數據傳輸速度比第2種方案提高了一倍。為了能夠在并行/串行轉換(P/S)電路中保持數據復用的順序，以及在串行/并行轉換(S/P)電路中按照復用的相反順序解復用，需要額外傳遞一根Frame指示信號線。圖3中的高速串行數據線可以不止一根，例如，如果需要傳輸32bit的并行數據，可以使用8根高速數據線，1根Frame指示信號線和1根數據隨路時鐘線。
這種方案的缺點是需要額外的Frame指示信號線，當需要傳輸信元的Soc、Prty等信號時，增加的信號線比較多。例如，當傳遞32位的信元時，需要8根信元線，一根Soc信號線，一根Prt信號線，一根Frame指示信號線，一根時鐘信號線，共計12根信號線。另外，Frame指示信號線不經過DDRIOB，所以它的生成方式與數據線不一致，難以保證Frame指示信號線與數據線的時序的一致性，有時需要單獨調整Frame指示信號線的延時。
為達到上述目的，本發(fā)明的技術方案是這樣實現的一種高速信元傳輸的實現方法，當數字芯片之間進行高速信元傳輸時，在發(fā)送端將一個以上的控制信號編碼于一根復合信號指示線中傳輸，接收端從復合信號指示線中恢復出所有的控制信號，并根據控制信號的指示從高速串行數據線中恢復出并行數據。
其中，所述的控制信號至少包括幀同步信號(Frame)、信元同步信號(Soc)和奇偶校驗信號(Prty)。設定該幀同步信號由兩比特位表示，且其中1位取0，1位取1。
在上述方法中，發(fā)送端進行控制信號編碼時，幀同步信號的兩個比特位間隔出現。而且，發(fā)送端進行控制信號編碼時，控制信號的編碼順序與高速串行數據線上數據位的編碼順序是一一對應的。
在接收端，幀同步信號只輸出兩個比特位中的一位，該輸出值為恒定的1，或為恒定的0。
接收端根據幀同步信號的輸出值恢復并行數據和控制信號，當幀同步信號輸出1時，數據位順序發(fā)生交叉；當幀同步信號輸出0時，數據位順序正常。
由于本發(fā)明技術方案將幀同步信號(Frame)、信元同步信號(Soc)和奇偶校驗信號(Prty)編碼在一根復合信號指示線中傳輸，且編碼的順序與普通高速數據線上數據位的編碼順序相同，那么，與現有技術方案1相比，省去了時鐘倍頻電路和時鐘恢復電路；與現有技術方案2相比，提高了數據的傳輸速率；與現有技術方案3相比，既減少了信號線的數量，又容易保證Frame信號線與高速數據線的時序的一致性，無需單獨調整Frame信號線的延時即可工作。
圖2為采用DDR IOB在芯片間實現高速數據傳輸的原理圖。
圖3為擴展到4倍數據速率的DDR IOB傳輸系統(tǒng)的原理圖。
圖4為本發(fā)明中采用復合指示信號線的多路高速數據傳輸原理圖。
圖5為本發(fā)明中復合指示信號和數據隨路時鐘之間的時序關系原理圖。
圖6為本發(fā)明中采用復合指示信號線的單路高速數據傳輸原理圖。
對于芯片A，它將待傳輸的數據以4bit為單位分成一組，然后將每組4bit數據經過多路復用器41編碼后在一根數據線上串行傳輸。同時芯片A將Frame信號、Soc信號和Prty信號經多路復用器46編碼在一根復合指示信號線上串行傳輸，編碼的順序和數據線上數據位編碼的順序相同。為了編碼方便，在本實施例中，Frame信號的值用兩位表示，即Frame
和Frame[1]，且Frame
和Frame[1]中1位取值為0，1位取值為1。芯片B將復合指示信號線的信號經解復用器47解復用后恢復出Frame信號，該Frame信號的兩個比特位分別對應芯片的兩個管腳，為了判別方便，只固定輸出該芯片這兩個管腳中一個指定管腳的值作為恢復信號順序指示，因此Frame信號的輸出值為恒定的1或是恒定的0，可預先規(guī)定輸出1表示數據位發(fā)生交叉，輸出0表示數據位順序正常。在Frame信號的指示下，數據調整器48恢復出Soc信號和Prty信號，同時芯片B將接收到的(n+1)路串行傳輸數據分別經過(n+1)個解復用器43的解復用，以及(n+1)個數據調整器44進行數據順序調整后輸出(n+1)*4位并行數據，從而正確地將數據解碼。在芯片A和芯片B的內部分別有一個時鐘倍頻器42和時鐘分頻器45，時鐘倍頻器42將芯片A的工作時鐘倍頻后作為芯片A和芯片B之間的數據隨路時鐘，時鐘分頻器45將數據隨路時鐘分頻后作為芯片B的工作時鐘。
參見圖5，圖5示出采用上述技術方案的時序關系。由圖可見，復合指示信號線中Frame信號、Soc信號和Prty信號的編碼順序和普通數據線上數據位的編碼順序相同。例如，當普通數據線上數據位按照bit3，bit1，bit2，bit0的順序編碼時，則復合指示線的編碼順序應該是Soc，1，Prty，0。另外，從圖中可以看出數據隨路時鐘頻率為芯片A工作時鐘頻率的2倍。
圖6為本發(fā)明的一具體實施例，是基于圖4所示技術方案的一個具體運用，采用復合指示信號線的單路高速數據傳輸，下面詳細介紹其工作原理。
如圖6所示，芯片A內部有2個多路復用器61和62、一個時鐘倍頻器63，芯片B內部有2個解復用器64和65、2個數據調整器66和67、1個時鐘調整器68、一個時鐘分頻器69。另外，芯片A和芯片B之間通過1根高速串行數據線、1根復合指示信號線、1根數據隨路時鐘信號線相互連接。
當芯片A和芯片B之間傳輸數據時，在芯片A內部，4bit并行數據經過多路復用器61編碼后在1根高速串行數據線上傳輸，同時芯片A將Frame信號、Soc信號和Prty信號經多路復用器62編碼在一根復合指示信號線內串行傳輸，本實施例中，Frame
和Frame[1]信號的值1或0相互間隔出現。如果數據線按照bit3，bit1，bit2，bit0的順序編碼，則復合指示線的編碼順序是Soc，1，Prty，0。
芯片B先將復合指示信號經解復用器65解復用后恢復出Frame信號，Frame信號對應芯片的兩個管腳，指定輸出這兩個管腳中一個管腳的值，該值為恒定的1或是恒定的0。在Frame信號的指示下，數據調整器67恢復出Soc信號和Prty信號，同時芯片B將接收到的串行傳輸數據經解復用器64解復用和數據調整器66進行數據順序調整后，輸出4位并行數據，從而正確地將數據解碼。由于規(guī)定輸出1時表示數據位發(fā)生交叉，輸出0時表示數據位順序正常。因此，當Frame信號的輸出值為1時，說明芯片B內部的數據位發(fā)生交叉，也就是說，如果復用前并行數據的順序為bit0、bit1、bit2、bit3時，由于發(fā)生數據為交叉，當前經解復用后得到的并行數據應該為bit1、bit0、bit3、bit2，串行復合指示信號經解復用后形成的并行數據為Soc、Prty，它們分別再經過數據調整單元調整后輸出的并行數據為bit0、bit1、bit2、bit3和Prty、Soc。這里需要指明的是，在以4bit為一組編碼時，是先將bit0和bit1組成一組，bit2和bit3組成一組分別進行復用編碼，然后將這兩組編碼后的數據再編碼，所以如果數據位發(fā)生交叉，則只能是bit0和bit1發(fā)生交叉，bit2和bit3發(fā)生交叉。當Frame信號的輸出值為0時，說明芯片B內部的數據位順序正常，也就是說，如果復用前并行數據的順序為bit0、bit1、bit2、bit3時，當前經解復用后得到的并行數據也應為bit0、bit1、bit2、bit3，串行復合指示信號經解復用后得到的并行數據為Prty、Soc，它們分別再經數據調整單元調整后輸出的并行數據仍為bit0、bit1、bit2、bit3和Prty、Soc。
時鐘倍頻器63將芯片A的工作時鐘倍頻后作為芯片A和芯片B之間的數據隨路時鐘，芯片B將接收到的數據隨路時鐘經時鐘調整器68調整和時鐘分頻器69分頻后作為芯片B的工作時鐘。
可見，本發(fā)明所采用的技術方案將Frame指示信號、Soc信號和Prty信號編碼在一根復合指示信號線內傳輸，采用與數據編碼相同的編碼方式，既減少了信號線的數量，又容易保證復合指示信號線與高速數據線的一致性，無需調整即可工作。
總之，以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
權利要求
1.一種高速信元傳輸的實現方法，其特征在于當數字芯片之間進行高速信元傳輸時，在發(fā)送端將一個以上的控制信號編碼于一根復合信號指示線中傳輸，接收端從復合信號指示線中恢復出所有的控制信號，并根據控制信號的指示從高速串行數據線中恢復出并行數據。
2.根據權利要求1所述的高速信元傳輸方法，其特征在于所述的控制信號至少包括幀同步信號(Frame)、信元同步信號(Soc)和奇偶校驗信號(Prty)。
3.根據權利要求2所述的高速信元傳輸方法，其特征在于設定幀同步信號由兩比特位表示，且其中1位取0，1位取1。
4.根據權利要求1或3所述的高速信元傳輸方法，其特征在于在發(fā)送端進行控制信號編碼時，幀同步信號的兩個比特位間隔出現。
5.根據權利要求1所述的高速信元傳輸方法，其特征在于在發(fā)送端進行控制信號編碼時，控制信號的編碼順序與高速串行數據線上數據位的編碼順序一一對應。
6.根據權利要求3所述的高速信元傳輸方法，其特征在于在接收端幀同步信號只輸出兩個比特位中的一位，該輸出值為恒定的1，或為恒定的0。
7.根據權利要求1或6所述的高速信元傳輸方法，其特征在于該方法進一步包括接收端根據幀同步信號的輸出值恢復并行數據和控制信號，當幀同步信號輸出1時，數據位順序發(fā)生交叉；當幀同步信號輸出0時，數據位順序正常。
全文摘要
本發(fā)明公開了一種高速信元傳輸的實現方法，該方法包括在數字芯片之間進行高速信元傳輸時，在發(fā)送端將幀同步信號(Frame)、信元同步信號(Soc)和奇偶校驗信號(Prty)編碼在一根復合信號指示線中傳輸，且編碼的順序與普通高速數據線的編碼順序相同。接收端從復合信號指示線中恢復Frame信號、Soc信號和Prty信號，Frame信號的狀態(tài)或者是恒定的1，或者是恒定的0，這兩種狀態(tài)分別對應兩種解碼狀態(tài)，接收端可以很容易地根據Frame信號的指示從高速串行數據中恢復出并行數據。采用該方法可簡化電路設計，提高數據傳輸率，而且也減少了信號線的數量。
文檔編號H01L21/70GK1466185SQ0212138
公開日2004年1月7日 申請日期2002年6月18日 優(yōu)先權日2002年6月18日
發(fā)明者王新建, 臧大軍, 余進, 葉錦華, 蒲正杰, 王少勇 申請人:華為技術有限公司